專利名稱：用于地震勘探的級聯(lián)采集站高效流水線數(shù)傳系統(tǒng)及方法
技術領域：
本發(fā)明涉及地球物理勘探儀器中的地震數(shù)據(jù)傳輸技術，特別涉及到用于地震勘探的數(shù)據(jù)傳輸系統(tǒng)及數(shù)據(jù)傳輸方法。
背景技術：
目前國內(nèi)外較為常見的地震勘探儀器中的數(shù)據(jù)傳輸系統(tǒng)屬法國Sercel公司的428XL陸上地震數(shù)據(jù)傳輸系統(tǒng)，中石油ES109萬道陸上地震儀系統(tǒng)中的數(shù)傳系統(tǒng)，國家海洋局第一海洋研究所申請的“深水淺層高分辨率多道地震勘探數(shù)據(jù)傳輸系統(tǒng)”專利(CN201010226156. 3)。
法國Sercel公司在陸上地震儀器研制方面積累了多年經(jīng)驗，其最新推出的428系列，在其408的基礎上改進后功能更加強大。428系列儀器中數(shù)據(jù)傳輸系統(tǒng)分為兩級，第一級為采集站間的傳輸系統(tǒng)，由于其未公開具體細節(jié)，無從知道其采用的具體傳輸技術；第二級為交叉站間的傳輸系統(tǒng)，其采用了基于TCP/IP協(xié)議的百兆以太網(wǎng)傳輸方式?；谝蕴W(wǎng)協(xié)議的傳輸方式需要底層網(wǎng)絡棧軟件作為支撐，而這通常需要底層嵌入式操作系統(tǒng)軟件支持，這樣數(shù)據(jù)傳輸?shù)膶崟r性較差，傳輸效率低；對于交叉站而言，這還會增加交叉站復雜度以及功耗等。中石油ES109萬道陸上地震儀系統(tǒng)中的數(shù)傳系統(tǒng)采用并行RS485傳輸方式，且第201110221626. I號發(fā)明專利申請公開了一種采用并行RS485傳輸方式的用于地震勘探的數(shù)據(jù)傳輸系統(tǒng)。由于系統(tǒng)需要的數(shù)據(jù)率較高，而通常RS485在長距離傳輸下數(shù)據(jù)率又較低，故其采用了多路并行傳輸?shù)姆绞絹頋M足系統(tǒng)高數(shù)據(jù)傳輸率的需要。采用RS485傳輸技術，底層硬件電路實現(xiàn)簡單，結構簡潔，但是由于需要進行多路數(shù)據(jù)傳輸之間的切割和調(diào)度以及接收數(shù)據(jù)的重組，整個系統(tǒng)復雜度增加，且通常的RS485芯片功耗都較高，多路并行的結果造成傳輸系統(tǒng)消耗功耗很高，對于大規(guī)模地震勘探儀器，這種傳輸技術會對整個地震勘探儀器的供電系統(tǒng)提出很高的要求。國家海洋局第一海洋研究所申請的第201010226156. 3號專利，名稱為“深水淺層高分辨率多道地震勘探數(shù)據(jù)傳輸系統(tǒng)”中采用了一種直接基于網(wǎng)絡物理層芯片的傳輸方式，本質(zhì)上也是一種網(wǎng)絡傳輸方法，然而由于丟掉了 TCP/IP協(xié)議層，故無需底層驅動軟件支持，直接由硬件單元加控制邏輯即可完成數(shù)據(jù)的高速傳輸，但是這種傳輸方法無法實現(xiàn)整個系統(tǒng)的高精度同步采集。綜上，地震勘探系統(tǒng)中數(shù)據(jù)傳輸系統(tǒng)，一方面由于底層采集站或者交叉站的資源限制，需要實時的將每次采集的數(shù)據(jù)傳輸?shù)街骺卣荆室筝^高的數(shù)據(jù)傳輸率，另一方面由于數(shù)據(jù)傳輸系統(tǒng)是整個勘探儀器系統(tǒng)的核心之一，故要求數(shù)據(jù)傳輸系統(tǒng)盡量結構簡單，傳輸誤碼率低。目前地震勘探系統(tǒng)中的數(shù)據(jù)傳輸系統(tǒng)采用較多的技術是基于以太網(wǎng)的傳輸技術，如法國Sercel公司的428系列儀器，其交叉線就采用了基于TCP/IP協(xié)議的以太網(wǎng)傳輸技術，這種傳輸方案技術成熟，但相對復雜，需要底層軟件的支撐；另一種常用的數(shù)傳方法基于RS485技術，這也是工業(yè)界較為成熟的傳輸技術，然而由于RS485在長距離情況下數(shù)據(jù)率較低，故為應對地震勘探系統(tǒng)中的高數(shù)據(jù)率要求，通常要求多路RS485并行傳輸，造成整個傳輸系統(tǒng)消耗功耗較大；對于直接驅動網(wǎng)絡物理層芯片進行傳輸?shù)募夹g本質(zhì)上也是基于網(wǎng)絡傳輸?shù)募夹g，由于跳過了 TCP/IP協(xié)議層，故其結構較為簡單，但是由于本質(zhì)上還是基于網(wǎng)絡技術，故系統(tǒng)同步精度差，無法實現(xiàn)整個系統(tǒng)的高精度同步采集。

發(fā)明內(nèi)容
本發(fā)明要解決的技術問題之一是提供一種數(shù)據(jù)傳輸率高、結構較簡單、傳輸誤碼率低的用于地震勘探的級聯(lián)采集站高效流水線數(shù)傳系統(tǒng)數(shù)據(jù)傳輸系統(tǒng)。本發(fā)明要解決的技術問題之二是提供一種數(shù)據(jù)傳輸率高、結構較簡單、傳輸誤碼率低的用于地震勘探的級聯(lián)采集站高效流水線數(shù)傳系統(tǒng)數(shù)據(jù)傳輸方法。本發(fā)明采用以下技術方案解決上述技術問題之一的一種用于地震勘探的級聯(lián) 采集站高效流水線數(shù)傳系統(tǒng)，包括主控站、多個交叉站、多個采集站，以及檢波器，所述主控站連接到交叉站，多個交叉站相互級聯(lián)，每個交叉站的左右兩側分別級聯(lián)多個采集站，且每個采集站上連接一個或多個檢波器，交叉站之間以及交叉站和主控站之間的數(shù)據(jù)傳輸由大線完成，支線完成采集站之間以及采集站和交叉站之間的數(shù)據(jù)傳輸，所述主控站使用兩個LVDS接口，分別連接到交叉站，每個交叉站使用四個LVDS接口，分別為上行接口、下行接口、左側接口和右側接口，其中上行接口為至主控站的方向，下行接口連接到下一級的交叉站，左側接口和右側接口分別連接采集站，每個采集站分別使用兩個LVDS接口，分別為左側接口以及右側接口，大線和支線采用相同的傳輸技術，即基于LVDS的高速數(shù)據(jù)傳輸技術。本發(fā)明可優(yōu)化為所述每個主控站、交叉站、采集站中設置有高速數(shù)據(jù)傳輸電路，該高速數(shù)據(jù)傳輸電路包括兩個通路上行數(shù)據(jù)傳輸通路以及下行命令傳輸通路；所述交叉站和采集站中的上行數(shù)據(jù)傳輸通路以及下行命令傳輸通路均包括FPGA、自適應電纜均衡器、串并轉換器、并串轉換器、串行數(shù)字電纜驅動器，所述自適應電纜均衡器、串并轉換器、FPGA,并串轉換器、串行數(shù)字電纜驅動器依序連接，其中FPGA完成串并轉換器、并串轉換器的驅動，自適應電纜均衡器接收來自LVDS接口的信號輸入，完成輸入信號的濾波，其輸出信號接至串并轉換器完成信號的串并轉換，最終輸入到FPGA完成數(shù)據(jù)的接收；在驅動端，F(xiàn)PGA將并行數(shù)據(jù)發(fā)送給并串轉換器，首先完成數(shù)據(jù)的并串轉換，而后并串轉換器輸出信號到串行數(shù)字電纜驅動器，最終變換成LVDS信號從另一個LVDS接口輸出；所述主控站內(nèi)設置的數(shù)據(jù)傳輸電路包括LVDS輸入電路、FPGA和LVDS輸出電路，所述LVDS輸入電路包括自適應電纜均衡器和串并轉換器，LVDS輸出電路包括并串轉換器和串行數(shù)字電纜驅動器，F(xiàn)PGA內(nèi)設置輸入驅動模塊、輸出驅動模塊以及存儲器，所述輸入驅動模塊連接到LVDS輸入電路的串并轉換器，輸出驅動模塊連接到LVDS輸出電路的并串轉換器，輸入驅動模塊和輸出驅動模塊均連接到所述存儲器。本發(fā)明可進一步優(yōu)化為所述每個交叉站和采集站的FPGA中設置有實現(xiàn)流水線式數(shù)據(jù)傳輸方法的電路；所述采集站的FPGA內(nèi)的實現(xiàn)流水線式數(shù)據(jù)傳輸方法的電路包括如下模塊1)本地幀構建模塊，連接到本級采集站，該模塊完成每次采集數(shù)據(jù)的幀創(chuàng)建工作；2)本地FIFO緩存器和下級FIFO緩存器，這些FIFO緩存器完成數(shù)據(jù)的緩存，本地FIFO緩存器輸入端連接到本地幀構建模塊，下級FIFO緩存器的輸入端連接到輸入驅動模塊，本地FIFO緩存器和下級FIFO緩存器的輸出端均連接到輸出驅動模塊，輸出驅動模塊讀取本地FIFO緩存器和下級FIFO緩存器中的數(shù)據(jù)進行發(fā)送，同樣的，輸入驅動模塊從下級接收的數(shù)據(jù)存入到下級FIFO緩存器中；3)輸入驅動模塊和輸出驅動模塊，完成外部硬件電路的驅動，即分別連接到所述串并轉換器和并串轉換器，分別用來驅動串并轉換器和并串轉換器；4)控制邏輯，控制邏輯分別連接到輸入驅動模塊和輸出驅動模塊，給出輸入驅動模塊和輸出驅動模塊讀取本地FIFO緩存器和下級FIFO緩存器的時序；所述交叉站的FPGA內(nèi)的實現(xiàn)流水線式數(shù)據(jù)傳輸方法的電路包括如下模塊1)下級FIFO緩存器，這些FIFO緩存器完成數(shù)據(jù)的緩存，下級FIFO緩存器的輸入端連接到輸入驅動模塊，輸出端均連接到輸出驅動模塊，輸出驅動模塊讀取下級FIFO緩存器中的數(shù)據(jù)進行發(fā)送，同樣的，輸入驅動模塊從下級接收的數(shù)據(jù)存入到下級FIFO緩存器中；2)輸入驅動 模塊和輸出驅動模塊，完成外部硬件電路的驅動，即分別連接到所述串并轉換器和并串轉換器，分別用來驅動串并轉換器和并串轉換器；3)控制邏輯，控制邏輯分別連接到輸入驅動模塊和輸出驅動模塊，給出輸入驅動模塊和輸出驅動模塊讀取下級FIFO緩存器的時序。本發(fā)明可再進一步優(yōu)化為所述采集站及交叉站內(nèi)的FPGA中設置有數(shù)據(jù)傳輸?shù)男孰娐?，所述校準電路在該用于地震勘探的級?lián)采集站高效流水線數(shù)傳系統(tǒng)的每次初始化過程中執(zhí)行一次，完成數(shù)據(jù)傳輸時刻的同步校準工作，所述校準電路包括計數(shù)模塊以及連接到到計數(shù)模塊的延遲寄存器，所述計數(shù)模塊分別連接到下行命令傳輸通道的FPGA內(nèi)輸入驅動模塊和上行數(shù)據(jù)傳輸通道的FPGA內(nèi)輸出驅動模塊，下行命令傳輸通道的輸入驅動模塊接收到同步校準命令后，啟動計數(shù)模塊，上行數(shù)據(jù)傳輸通道的輸出驅動模塊向上級回送同步校準命令后，停止計數(shù)模塊，計數(shù)模塊中保存的數(shù)值除以2，保存到延遲寄存器中，也就得到了本站的單向延遲時間，完成校準工作后，每次當采集站或交叉站接收到其他命令后，均按延遲寄存器中保存的時間值延遲一段時間后才執(zhí)行。本發(fā)明采用以下技術方案解決上述技術問題之二的一種上述用于地震勘探的級聯(lián)采集站高效流水線數(shù)傳系統(tǒng)所使用的數(shù)據(jù)傳輸方法，包括下述步驟步驟I :系統(tǒng)上電后進行初始化工作，在初始化過程中，完成各采集站命令執(zhí)行時刻的同步校準，這由主控站發(fā)送同步校準命令完成，從系統(tǒng)層面，同步校準分為兩個階段完成1)完成大線上各交叉站的同步校準，2)完成各支線上各采集站的同步校準，同步校準完成后，每個交叉站和采集站內(nèi)部延遲寄存器均保存了本站每次執(zhí)行命令之前的固定延遲時間；步驟2 :初始化完成后，各采集站、交叉站進入到命令循環(huán)檢測階段，執(zhí)行用戶配置的各種任務；步驟3 :當用戶配置啟動正常采集命令后，采集站進入到正常采集模式，采集檢波器進入的信號；步驟4 :每次采集完成后，進行數(shù)據(jù)傳送；步驟6 :當交叉站和采集站收到主控站的停止采集命令后，即返回步驟2，繼續(xù)等待命令，否則，返回步驟4，繼續(xù)傳送數(shù)據(jù)。該技術方案進一步具體為所述步驟I中的大線上各交叉站的同步校準和支線上各采集站的同步校準使用的方法相同，以采集站為例，所述校準方法包括如下步驟每個采集站接收到同步校準命令后，啟動計數(shù)，同時將命令轉發(fā)到下一級采集站，下級采集站完成相同的動作，直到最后一級采集站，最后一級采集站接收到同步校準命令后，由于是最后一級，其并不進行轉發(fā)，而是向上級回送該同步校準命令，當向上級回送同步校準命令后，停止計數(shù)，啟動計數(shù)與停止計數(shù)的差值就是此最后一級采集站的內(nèi)部延遲時間，將這個數(shù)值除以2并保存，就表示此最后一級采集站的單向延遲時間，中間級和第一級采集站同樣在接收到最后一次回送的同步校準命令后，在轉發(fā)給上級的同時，停止計數(shù)，并將內(nèi)部延遲時間數(shù)值除以2并保存，也就得到了本采集站的單向延遲時間，完成校準工作后，每次當采集站接收到其他命令后均按保存的單向延遲時間值延遲一段時間后才執(zhí)行，達到各采集站執(zhí)行命令時刻的同時性。該技術方案再進一步具體為所述步驟4中的數(shù)據(jù)傳送為本地數(shù)據(jù)的傳送，所述數(shù)據(jù)傳輸方法還包括步驟4和步驟6之間的步驟5 :下級數(shù)據(jù)的轉發(fā)；所述步驟4具體包括采集站采用單次采集，單次傳輸工作方式，即每次采集的數(shù)據(jù)在下次采集時刻到來之前完成上傳，以某次采集為例，采集站的檢波器完成采集后，將采 集得到的純數(shù)據(jù)發(fā)送給采集站內(nèi)的FPGA，F(xiàn)PGA內(nèi)的本地幀構建模塊完成本次發(fā)送幀的創(chuàng)建，并將按協(xié)議規(guī)定格式創(chuàng)建后的幀寫入本地FIFO緩存器中，上行數(shù)據(jù)傳輸通道的輸出驅動模塊接收到本次數(shù)據(jù)上傳命令后，啟動數(shù)據(jù)傳送，首先優(yōu)先發(fā)送本地FIFO緩存器中的數(shù)據(jù)；所述步驟5具體包括優(yōu)先發(fā)送本地FIFO緩存器中的數(shù)據(jù)的同時上行數(shù)據(jù)傳輸通道的輸入驅動模塊從下級接收下級采集站上傳的下級本地幀，并預存入下級FIFO緩存器中，當本地FIFO緩存器中的一幀數(shù)據(jù)被發(fā)送完畢時，下級FIFO緩存器中也完成下級一幀數(shù)據(jù)的接收工作，此時上行數(shù)據(jù)傳輸通道的輸出驅動模塊切換到下級FIFO緩存器，進行下級幀的轉發(fā)工作，同時上行數(shù)據(jù)傳輸通道的輸入驅動模塊繼續(xù)接收由下級采集站轉發(fā)的一幀數(shù)據(jù)，下級FIFO緩存器有兩個，采用乒乓式方式進行幀的轉發(fā)工作，本地FIFO緩存器和下級FIFO緩存器的切換時序由控制邏輯進行控制；所述每個交叉站內(nèi)也使用上述步驟4和步驟5的傳送數(shù)據(jù)的方法，只是其中的交叉站內(nèi)沒有本地數(shù)據(jù)需要發(fā)送。該技術方案再進一步具體為每個采樣點為3字節(jié)，其中8道數(shù)據(jù)封裝為一幀，每個幀的長度為208字節(jié)，封裝格式如下第O字節(jié)幀ID ;第I字節(jié)纜號；第2 3字節(jié)包號；第4 5字節(jié)巾貞計數(shù)；第6 13字節(jié)狀態(tài)數(shù)據(jù)；第14 205字節(jié)地震數(shù)據(jù)；第206 207字節(jié)校驗，其中有效載荷即狀態(tài)數(shù)據(jù)為192字節(jié)。本發(fā)明的優(yōu)點在于I.設計一種級聯(lián)米集站高速數(shù)據(jù)傳輸方法,該傳輸方法基于LVDS傳輸技術，由FPGA控制邏輯直接驅動硬件，可滿足地震勘探系統(tǒng)中高數(shù)據(jù)率的要求，并且結構較簡單、傳輸誤碼率低。2.設計一種流水線式的數(shù)據(jù)傳輸方法，該方法基于各采集站傳輸時刻的同步性，各采集站在相同時間點進行傳輸，每個采集站在傳輸本級數(shù)據(jù)的同時，緩存來自下級采集站的數(shù)據(jù)，整個系統(tǒng)完成流水線式的數(shù)據(jù)傳輸，增加了數(shù)據(jù)傳輸效率。3.設計一種數(shù)據(jù)傳輸?shù)耐椒椒ǎ摲椒榱魉€式數(shù)據(jù)傳輸提供保證，利用該同步方法，各采集站將在相同的時間點進行數(shù)據(jù)的傳輸。


圖I所示為本發(fā)明地震勘探的數(shù)據(jù)傳輸系統(tǒng)總體拓撲結構圖。圖2所示為本發(fā)明用于地震勘探的級聯(lián)采集站高效流水線數(shù)傳系統(tǒng)的基于LVDS的高速數(shù)據(jù)傳輸電路原理圖。圖3所示為本發(fā)明使用的流水線式數(shù)據(jù)傳輸方法的電路原理圖。圖4所示為采集站內(nèi)數(shù)據(jù)傳輸時刻的校準電路原理圖。圖5所示為采集站內(nèi)數(shù)據(jù)傳輸同步校準效果圖。圖6所示是主控站內(nèi)的數(shù)據(jù)傳輸電路結構圖。
圖7是本發(fā)明用于地震勘探的級聯(lián)采集站高效流水線數(shù)傳系統(tǒng)的數(shù)據(jù)傳輸方法執(zhí)行流程圖。
具體實施例方式地震勘探儀器中的數(shù)據(jù)傳輸系統(tǒng)是整個勘探儀器的核心之一，完成采集數(shù)據(jù)的無損上傳工作。通常由于底層采集站資源的有限性，無法完成數(shù)據(jù)的大容量存儲，故每次采集的數(shù)據(jù)都要實時的上傳到主控站進行數(shù)據(jù)緩存，基于地震勘探儀器的高精度(24-bit)以及采樣率(典型lksps)要求，系統(tǒng)通常必須支持較高的數(shù)據(jù)傳輸率，且要求較低的誤碼率和較高的實時性，這對數(shù)據(jù)傳輸系統(tǒng)的設計提出了較高的要求。圖I所示為本發(fā)明地震勘探的數(shù)據(jù)傳輸系統(tǒng)總體拓撲結構圖。從圖I中可以看至|J，本發(fā)明地震勘探的數(shù)據(jù)傳輸系統(tǒng)包括主控站10、多個交叉站20、多個采集站30，以及檢波器40。所述主控站10兩側級聯(lián)交叉站20，用于向交叉站20發(fā)送命令并且接收來自交叉站20的數(shù)據(jù)，所述主控站10使用兩個LVDS(Low Voltage Differential Signaling,低壓差分信號)接口，分別連接到交叉站20。多個交叉站20相互級聯(lián)，每個交叉站20使用四個LVDS接口，分別為上行接口、下行接口、左側接口和右側接口。其中上行接口為至主控站10的方向，下行接口連接到下一級的交叉站20，左側接口和右側接口分別連接采集站30，每個交叉站20的左右兩側分別級聯(lián)多個采集站30，交叉站20用于向采集站30或鄰近的其他交叉站20轉發(fā)主控站10的命令，同時接收來自采集站30或鄰近的其他交叉站20的數(shù)據(jù)，并上傳給主控站10。每個采集站30分別使用兩個LVDS接口，分別為左側接口以及右側接口，且每個采集站30上連接一個或多個檢波器40，用來采集信號，采集站30和檢波器40之間采用差分電纜連接，采集站30用于接收檢波器40采集的地震數(shù)據(jù)信號并上傳給交叉站20以及執(zhí)行主控站10下發(fā)的命令。交叉站20之間以及交叉站20和主控站10之間的數(shù)據(jù)傳輸由大線12完成，支線32完成采集站30之間以及采集站30和交叉站20之間的數(shù)據(jù)傳輸，越靠近頂層數(shù)據(jù)傳輸率需求越高，頂層也就是指主控站20的方向，最靠近主控站20的那一個交叉站20和主控站10之間的數(shù)據(jù)傳輸率最高。在本發(fā)明中，大線12和支線32采用相同的傳輸技術，即基于LVDS的高速數(shù)據(jù)傳輸技術。作為一個具體實施的例子，大線12和支線32均采用非屏蔽雙絞線。
請參閱圖2，圖2所示為本發(fā)明用于地震勘探的級聯(lián)采集站高效流水線數(shù)傳系統(tǒng)的基于LVDS的高速數(shù)據(jù)傳輸電路原理圖。該高速數(shù)據(jù)傳輸電路設置于每個交叉站20和采集站30中。數(shù)據(jù)傳輸均需要兩個通道上行數(shù)據(jù)通道以及下行命令通道，上行數(shù)據(jù)通道以及下行命令通道所需的硬件完全相同。該高速數(shù)據(jù)傳輸電路包括FPGA (Field —Programmable Gate Array,現(xiàn)場可編程門陣列)50、下行LVDS輸入電路52、下行LVDS輸出電路54，上行LVDS輸入電路56，以及上行LVDS輸出電路58。所述下行LVDS輸入電路52和上行LVDS輸入電路56結構完全相同，下行LVDS輸出電路54和上行LVDS輸出電路58結構完全相同，下面以下行命令通道為例介紹該高速數(shù)據(jù)傳輸電路。所述下行LVDS輸入電路52包括自適應電纜均衡器522和串并轉換器524，下行LVDS輸出電路54包括并串轉換器542和串行數(shù)字電纜驅動器544。所述自適應電纜均衡器522、串并轉換器524、FPGA 50、并串轉換器542、串行數(shù)字電纜驅動器544依序連接。其中FPGA 50完成串并轉換器524、并串轉換器542的驅動。自適應電纜均衡器·522接收來自LVDS接口的信號輸入，完成輸入信號的濾波，增加輸入信號的完整性，其輸出信號接至串并轉換器524完成信號的串并轉換，最終輸入到FPGA50完成數(shù)據(jù)的接收；在驅動端，F(xiàn)PGA 50將并行數(shù)據(jù)發(fā)送給并串轉換器542，首先完成數(shù)據(jù)的并串轉換，而后并串轉換器542輸出信號到串行數(shù)字電纜驅動器544，最終變換成LVDS信號從另一個LVDS接口輸出，通過非屏蔽雙絞線傳送到下級。串并轉換器524和并串轉換器542的驅動時鐘范圍為10MHz-66MHz，可完成IOOMbps到660Mbps范圍內(nèi)的數(shù)據(jù)傳輸任務，可滿足基本所有地震勘探儀器的高速數(shù)據(jù)傳輸要求。作為一個具體實施的例子，所述串并轉換器524的型號為SN65LV1224，并串轉換器542的型號為56SN65LV1023，自適應電纜均衡器522的型號為CLC012，串行數(shù)字電纜驅動器544的型號為CLC001，當然，該領域一般技術人員均熟知，這些設備均可以采用其他型號的設備來替代，同樣可以達到相同的功能。圖3所示為本發(fā)明使用的流水線式數(shù)據(jù)傳輸方法的電路。該電路在每個采集站的FPGA 50內(nèi)部實現(xiàn)。FPGA 50內(nèi)部的流水線式數(shù)據(jù)傳輸方法的電路包括如下模塊1)本地幀構建模塊502，連接到本級采集站30，該模塊完成每次采集數(shù)據(jù)的幀創(chuàng)建工作，每次采集的數(shù)據(jù)必須標志數(shù)據(jù)采集站30的位置以及采集站30的其他信息，如當前采集站溫度，電壓等，這些信息連同檢波器40采集的數(shù)據(jù)必須封裝在一起進行上傳；2) —個本地FIFO(先入先出)緩存器504和四個下級FIFO緩存器505，這些FIFO緩存器完成數(shù)據(jù)的緩存，本地FIFO緩存器504輸入端連接到本地幀構建模塊502，其中兩個下級FIFO緩存器505的輸入端連接到上行輸入驅動模塊506，本地FIFO緩存器504和上述兩個下級FIFO緩存器505的輸出端均連接到上行輸出驅動模塊507，另兩個下級FIFO緩存器505的輸入端和本地FIFO緩存器504的輸入端連接到下行輸入驅動模塊，該另兩個下級FIFO緩存器505的輸出端連接到下行輸出驅動模塊，上行輸出驅動模塊507將讀取本地FIFO緩存器504和下級FIFO緩存器505中的數(shù)據(jù)進行發(fā)送，同樣的，上行輸入驅動模塊506將從下級接收的數(shù)據(jù)存入到下級FIFO緩存器505中，下行輸出驅動模塊將讀取下級FIFO緩存器505中的命令進行發(fā)送，同樣的，下行輸入驅動模塊將從上級接收命令存入到本地FIFO緩存器504和下級FIFO緩存器505中；3)上行輸入驅動模塊506、上行輸出驅動模塊507、下行輸入驅動模，以及下行輸出驅動模塊，完成外部硬件電路的驅動，所述下行輸入驅動模塊和上行輸入驅動模塊506分別連接到所述下行LVDS輸入電路52和上行LVDS輸入電路56，下行輸出驅動模塊和上行輸出驅動模塊507分別連接到下行LVDS輸出電路58和上行LVDS輸出電路，即輸入驅動模塊分別連接到對應的串并轉換器，輸出驅動模塊分別連接到對應的并串轉換器，分別用來驅動串并轉換器和并串轉換器；4)上行控制邏輯508和下行控制邏輯，上行控制邏輯508分別連接到上行輸入驅動模塊506和上行輸出驅動模塊507，給出上行輸入驅動模塊506和上行輸出驅動模塊507讀寫FIFO緩存器的時序，下行控制邏輯分別連接到下行輸入驅動模塊和下行輸出驅動模塊，給出下行輸入驅動模塊和下行輸出驅動模塊讀寫FIFO緩存器的時序。該流水線式數(shù)據(jù)傳輸方法實現(xiàn)如下采集站30采用單次采集，單次傳輸工作方式，即每次采集的數(shù)據(jù)在下次采集時刻到來之前完成上傳。以某次采集為例，采集站30中的AD變換電路完成檢波器40給出的模擬信號采集后，將采集得到的純數(shù)據(jù)發(fā)送給FPGA50，F(xiàn)PGA 50內(nèi)的本地幀構建模塊502完成本次發(fā)送幀的創(chuàng)建，并將按協(xié)議規(guī)定格式創(chuàng)建后 的幀寫入本地FIFO緩存器504中，上行輸出驅動模塊507接收到本次數(shù)據(jù)上傳命令后，啟動數(shù)據(jù)傳送，首先優(yōu)先發(fā)送本地FIFO緩存器504中的數(shù)據(jù)，本地FIFO緩存器504中數(shù)據(jù)發(fā)送完畢后，才進行下級FIFO緩存器505中數(shù)據(jù)的發(fā)送工作。由于各采集站30的數(shù)據(jù)發(fā)送都是同步的，即每次啟動數(shù)據(jù)上傳時，各采集站30首先發(fā)送本地FIFO緩存器504中存儲的本地幀，同時上行輸入驅動模塊506從下級接收下級采集站30上傳的下級本地幀，并預存入下級FIFO緩存器505中，當本地FIFO緩存器504中的一幀數(shù)據(jù)被發(fā)送完畢時，下級FIFO緩存器505中也完成下級一幀數(shù)據(jù)的接收工作，此時上行輸出驅動模塊507切換到下級FIFO緩存器505，進行下級幀的轉發(fā)工作。同時上行輸入驅動模塊506繼續(xù)接收由下級采集站30轉發(fā)的一幀數(shù)據(jù)，所以下級FIFO緩存器505有兩個，采用乒乓式方式進行幀的轉發(fā)工作。本地FIFO緩存器504和下級FIFO緩存器505的切換時序由控制邏輯508進行控制。下行命令發(fā)送的實現(xiàn)類似于上述流水線式數(shù)據(jù)傳輸方法的實現(xiàn)，不再贅述。當然，所述每個交叉站20的FPGA 50內(nèi)也具有所述流水線式數(shù)據(jù)傳輸方法的電路，但是因為交叉站20不需要數(shù)據(jù)的采集，只是下級數(shù)據(jù)的轉發(fā)，因此，交叉站20的FPGA50內(nèi)的實現(xiàn)流水線式數(shù)據(jù)傳輸方法的電路不包括上述本地幀構建模塊502以及本地FIFO緩存器504，其他結構與上述采集站30內(nèi)的實現(xiàn)流水線式數(shù)據(jù)傳輸方法的電路完全相同。圖4所示為交叉站20以及采集站30內(nèi)數(shù)據(jù)傳輸時刻的校準電路，所述校準電路也在每個交叉站20和采集站30的FPGA 50內(nèi)部實現(xiàn)。校準電路每次初始化過程中執(zhí)行一次，完成數(shù)據(jù)傳輸時刻的同步校準工作。所述校準電路包括連接到上行輸入驅動模塊506和下行輸出驅動模塊的計數(shù)模塊60，以及連接到到計數(shù)模塊60的延遲寄存器70。同步傳輸時刻的校準由校準命令完成。以采集站為例，該校準電路的工作過程如下。每個采集站30的下行輸入驅動模塊接收到同步校準命令后，啟動計數(shù)模塊60，同時將命令通過下行輸出驅動模塊轉發(fā)到下一級米集站30,下級米集站30完成相冋的動作，直到最后一級米集站30。最后一級米集站30接收到同步校準命令后，由于是最后一級，其并不進行轉發(fā)，而是通過上行輸出驅動模塊507向上級回送該同步校準命令，當最后一級采集站30的下行輸入驅動模塊接收到同步校準命令后，啟動計數(shù)模塊60開始計數(shù)，上行輸出驅動模塊507向上級回送同步校準命令后，停止計數(shù)模塊60，此時計數(shù)模塊60中保存的數(shù)值就是此最后一級采集站30的內(nèi)部延遲時間，將這個數(shù)值除以2，保存到延遲寄存器70中，就表示此最后一級采集站30的單向延遲時間，中間級和第一級采集站30同樣在接收到最后一次回送的同步校準命令后，在轉發(fā)給上級的同時，停止計數(shù)模塊60計數(shù)，并將計數(shù)模塊60中保存的數(shù)值除以2，保存到自身的延遲寄存器70中，也就得到了本采集站30的單向延遲時間。完成校準工作后，每次當采集站30接收到其他命令后(非同步校準命令)，均按延遲寄存器70中保存的時間值延遲一段時間后才執(zhí)行，以達到各采集站30執(zhí)行命令時刻的同時性，基于每次數(shù)據(jù)傳輸都是由主控站10發(fā)送的上傳命令觸發(fā)，進而完成傳輸時刻的同步性。圖5為采集站數(shù)據(jù)傳輸時刻同步校準效果圖。以與交叉站20連接的單邊采集站30陣列為例，圖5中節(jié)點I表示與交叉站20直連的第一個采集站30，節(jié)點2為第一個采集站30直連的第二個采集站30，以此類推，節(jié)點η為本側線的最后一個采集站30。數(shù)據(jù)同步傳輸?shù)耐瓿捎蓛蓚€條件保證1)命令執(zhí)行的同步校準；2)每次數(shù)據(jù)傳輸?shù)拿钣|發(fā)。命令執(zhí)行的同步校準在系統(tǒng)初始化階段完成，每次數(shù)據(jù)傳輸?shù)拿钣|發(fā)由每次數(shù)據(jù)采集后的上傳命令完成。如圖5所示，每個采集站30接收到命令后，并不立刻執(zhí)行，而是延遲一段時間后才執(zhí)行，延遲的時間由圖4中實現(xiàn)的校準電路獲取，保存到本采集站30內(nèi)部的延遲寄存 器70中。這樣可以達到各采集站30執(zhí)行命令時刻的同步性。采集站30采用單次采集，單次傳輸?shù)姆绞?，每次傳輸均由按采集間隔時間(即采樣周期)發(fā)送的上傳命令進行觸發(fā)，從而達到各采集站30數(shù)據(jù)傳輸?shù)耐叫?，從而完成采集?0之間流水線式的高效數(shù)據(jù)傳輸方法。經(jīng)過實測，校準前四個采集站之間存在一個固定延遲，這主要是命令傳輸延遲加采集站內(nèi)部邏輯延遲的結果，校準后四個采集站30之間基本完成了同步，僅存在一個時鐘的抖動誤差。由于主控站10不需要緩存下一級傳送的數(shù)據(jù)，也不需要同步校準，因此圖6所示是主控站10內(nèi)的數(shù)據(jù)傳輸電路結構圖，主控站10內(nèi)設置的數(shù)據(jù)傳輸電路包括LVDS輸入電路102、FPGA 104和LVDS輸出電路106。所述LVDS輸入電路102包括自適應電纜均衡器1022和串并轉換器1024，LVDS輸出電路106包括并串轉換器1062和串行數(shù)字電纜驅動器1064。FPGA 104內(nèi)設置輸入驅動模塊1042、輸出驅動模塊1044以及存儲器1046，所述輸入驅動模塊1042連接到LVDS輸入電路102的串并轉換器1024，輸出驅動模塊1044連接到LVDS輸出電路106的并串轉換器1062，輸入驅動模塊1042和輸出驅動模塊1044均連接到所述存儲器1046，輸入驅動模塊1042將收集的數(shù)據(jù)放入存儲器1046進行存儲，存儲器1046內(nèi)的命令通過輸出驅動模塊1044下發(fā)。所述存儲器1046通過網(wǎng)口或者USB接口連接到系統(tǒng)工作站。主控站10內(nèi)的電路模塊的工作原理均與交叉站20和采集站30內(nèi)的相同電路模塊的工作原理相同。上述用于地震勘探的級聯(lián)采集站高效流水線數(shù)傳系統(tǒng)的數(shù)據(jù)傳輸方法執(zhí)行流程圖如圖7所示，包括下述步驟步驟I :系統(tǒng)上電后進行初始化工作，在初始化過程中，完成各交叉站20和采集站30命令執(zhí)行時刻的同步校準，這由主控站10發(fā)送同步校準命令完成，從系統(tǒng)層面，同步校準分為兩個階段完成1)完成大線12上各交叉站20的同步校準，交叉站20的同步校準過程同采集站30，具體實施過程見上述結合圖4的說明；2)完成各支線32上各采集站30的同步校準，同步校準完成后，每個交叉站20和采集站30內(nèi)部延遲寄存器70均保存了本站每次執(zhí)行命令(非同步校準命令之外的所有其他命令)之前的固定延遲時間；步驟2 :初始化完成后，各采集站30、交叉站20進入到命令循環(huán)檢測階段，執(zhí)行用戶配置的各種任務；步驟3 :當用戶配置啟動正常采集命令后，采集站30進入到正常采集模式，采集檢波器40進入的信號；步驟4 :每次采集完成后，本地幀構建模塊502創(chuàng)建本地幀并存入本地FIFO緩存器504中等待上傳，數(shù)據(jù)上傳的觸發(fā)由主控站10按固定間隔(即采樣間隔)發(fā)送上傳命令完成，由于命令執(zhí)行時刻已做校準，故各采集站30每次上傳時刻均保持相同的時刻，從而構建了一種基于流水線式的數(shù)據(jù)傳輸方法，每個采集站30在發(fā)送一幀數(shù)據(jù)到上一級的同時，接收通過上行輸入驅動模塊506從下一級上傳的一幀數(shù)據(jù)，并保存在下級FIFO緩存器505中，采集站每次采樣都會接收到一個數(shù)據(jù)上傳命令，在接收到該命令后，采集站才進行幀的傳送工作，由于各采集站命令執(zhí)行時刻的同時性，從而保證了數(shù)據(jù)上傳時刻的同時性，可以滿足各采集站之間同步傳輸?shù)男枨螅徊襟E5 :當本地FIFO緩存器504中的一幀數(shù)據(jù)被發(fā)送完畢時，下級FIFO緩存器505中也完成下級一幀數(shù)據(jù)的接收工作，此時上行輸出驅動模塊507切換到下級FIFO緩存器505，進行下級幀的轉發(fā)工作。同時上行輸入驅動模塊506繼續(xù)接收由下級采集站30轉發(fā)的一巾貞數(shù)據(jù)；步驟6 :當交叉站20和采集站30收到主控站10的停止采集命令后，即返回步驟2，繼續(xù)等待命令，否則，返回步驟4，繼續(xù)傳送數(shù)據(jù)。綜上，本發(fā)明設計了一種級聯(lián)采集站高速數(shù)據(jù)傳輸方法，該傳輸方法基于LVDS傳輸技術，由FPGA控制邏輯直接驅動硬件，可滿足地震勘探系統(tǒng)中100Mbps-660Mbps范圍內(nèi)高數(shù)據(jù)傳輸率的要求。圖I中所示地震儀使用的數(shù)據(jù)傳輸率為110Mbps，典型采樣率為lksps，每個采樣點為3字節(jié)，采用下表I中封裝格式，其中8道數(shù)據(jù)封裝為一幀，每個幀的長度為208字節(jié)，其中有效載荷數(shù)據(jù)為192字節(jié)，有效載荷即ADC采集得到的純數(shù)據(jù)，其他字段為標識字段，狀態(tài)信息以及校驗字段。表I 數(shù)據(jù)幀格式
權利要求
1.一種用于地震勘探的級聯(lián)采集站高效流水線數(shù)傳系統(tǒng)，包括主控站、多個交叉站、多個采集站，以及檢波器，所述主控站連接到交叉站，多個交叉站相互級聯(lián)，每個交叉站的左右兩側分別級聯(lián)多個采集站，且每個采集站上連接一個或多個檢波器，交叉站之間以及交叉站和主控站之間的數(shù)據(jù)傳輸由大線完成，支線完成采集站之間以及采集站和交叉站之間的數(shù)據(jù)傳輸，其特征在于所述主控站使用兩個LVDS接口，分別連接到交叉站，每個交叉站使用四個LVDS接口，分別為上行接口、下行接口、左側接口和右側接口，其中上行接口為至主控站的方向，下行接口連接到下一級的交叉站，左側接口和右側接口分別連接采集站，每個采集站分別使用兩個LVDS接口，分別為左側接口以及右側接口，大線和支線采用相同的傳輸技術，即基于LVDS的高速數(shù)據(jù)傳輸技術。
2.如權利要求I所述的用于地震勘探的級聯(lián)采集站高效流水線數(shù)傳系統(tǒng)，其特征在于所述每個主控站、交叉站、采集站中設置有高速數(shù)據(jù)傳輸電路，該高速數(shù)據(jù)傳輸電路包括兩個通路上行數(shù)據(jù)傳輸通路以及下行命令傳輸通路； 所述交叉站和采集站中的上行數(shù)據(jù)傳輸通路以及下行命令傳輸通路均包括FPGA、自適應電纜均衡器、串并轉換器、并串轉換器、串行數(shù)字電纜驅動器，所述自適應電纜均衡器、串并轉換器、FPGA、并串轉換器、串行數(shù)字電纜驅動器依序連接，其中FPGA完成串并轉換器、并串轉換器的驅動，自適應電纜均衡器接收來自LVDS接口的信號輸入，完成輸入信號的濾波，其輸出信號接至串并轉換器完成信號的串并轉換，最終輸入到FPGA完成數(shù)據(jù)的接收；在驅動端，F(xiàn)PGA將并行數(shù)據(jù)發(fā)送給并串轉換器，首先完成數(shù)據(jù)的并串轉換，而后并串轉換器輸出信號到串行數(shù)字電纜驅動器，最終變換成LVDS信號從另一個LVDS接口輸出； 所述主控站內(nèi)設置的數(shù)據(jù)傳輸電路包括LVDS輸入電路、FPGA和LVDS輸出電路，所述LVDS輸入電路包括自適應電纜均衡器和串并轉換器，LVDS輸出電路包括并串轉換器和串行數(shù)字電纜驅動器，F(xiàn)PGA內(nèi)設置輸入驅動模塊、輸出驅動模塊以及存儲器，所述輸入驅動模塊連接到LVDS輸入電路的串并轉換器，輸出驅動模塊連接到LVDS輸出電路的并串轉換器，輸入驅動模塊和輸出驅動模塊均連接到所述存儲器。
3.如權利要求2所述的用于地震勘探的級聯(lián)采集站高效流水線數(shù)傳系統(tǒng)，其特征在于所述每個交叉站和采集站的FPGA中設置有實現(xiàn)流水線式數(shù)據(jù)傳輸方法的電路； 所述采集站的FPGA內(nèi)的實現(xiàn)流水線式數(shù)據(jù)傳輸方法的電路包括如下模塊1)本地幀構建模塊，連接到本級采集站，該模塊完成每次采集數(shù)據(jù)的幀創(chuàng)建工作；2)本地FIFO緩存器和下級FIFO緩存器，這些FIFO緩存器完成數(shù)據(jù)的緩存，本地FIFO緩存器輸入端連接到本地幀構建模塊，下級FIFO緩存器的輸入端連接到輸入驅動模塊，本地FIFO緩存器和下級FIFO緩存器的輸出端均連接到輸出驅動模塊，輸出驅動模塊讀取本地FIFO緩存器和下級FIFO緩存器中的數(shù)據(jù)進行發(fā)送，同樣的，輸入驅動模塊從下級接收的數(shù)據(jù)存入到下級FIFO緩存器中；3)輸入驅動模塊和輸出驅動模塊，完成外部硬件電路的驅動，即分別連接到所述串并轉換器和并串轉換器，分別用來驅動串并轉換器和并串轉換器；4)控制邏輯，控制邏輯分別連接到輸入驅動模塊和輸出驅動模塊，給出輸入驅動模塊和輸出驅動模塊讀取本地FIFO緩存器和下級FIFO緩存器的時序； 所述交叉站的FPGA內(nèi)的實現(xiàn)流水線式數(shù)據(jù)傳輸方法的電路包括如下模塊1)下級FIFO緩存器，這些FIFO緩存器完成數(shù)據(jù)的緩存，下級FIFO緩存器的輸入端連接到輸入驅動模塊，輸出端均連接到輸出驅動模塊，輸出驅動模塊讀取下級FIFO緩存器中的數(shù)據(jù)進行發(fā)送，同樣的，輸入驅動模塊從下級接收的數(shù)據(jù)存入到下級FIFO緩存器中；2)輸入驅動模塊和輸出驅動模塊，完成外部硬件電路的驅動，即分別連接到所述串并轉換器和并串轉換器，分別用來驅動串并轉換器和并串轉換器；3)控制邏輯，控制邏輯分別連接到輸入驅動模塊和輸出驅動模塊，給出輸入驅動模塊和輸出驅動模塊讀取下級FIFO緩存器的時序。
4.如權利要求3所述的用于地震勘探的級聯(lián)采集站高效流水線數(shù)傳系統(tǒng)，其特征在于所述采集站及交叉站內(nèi)的FPGA中設置有數(shù)據(jù)傳輸?shù)男孰娐?，所述校準電路在該用于地震勘探的級?lián)采集站高效流水線數(shù)傳系統(tǒng)的每次初始化過程中執(zhí)行一次，完成數(shù)據(jù)傳輸時刻的同步校準工作，所述校準電路包括計數(shù)模塊以及連接到到計數(shù)模塊的延遲寄存器，所述計數(shù)模塊分別連接到下行命令傳輸通道的FPGA內(nèi)輸入驅動模塊和上行數(shù)據(jù)傳輸通道的FPGA內(nèi)輸出驅動模塊，下行命令傳輸通道的輸入驅動模塊接收到同步校準命令后，啟動計數(shù)模塊，上行數(shù)據(jù)傳輸通道的輸出驅動模塊向上級回送同步校準命令后，停止計數(shù)模塊，計數(shù)模塊中保存的數(shù)值除以2，保存到延遲寄存器中，也就得到了本站的單向延遲時間，完成校準工作后，每次當采集站或交叉站接收到其他命令后，均按延遲寄存器中保存的時間值延遲一段時間后才執(zhí)行。
5.如權利要求2至4任一項所述的用于地震勘探的級聯(lián)采集站高效流水線數(shù)傳系統(tǒng)，其特征在于所述串并轉換器和并串轉換器的驅動時鐘范圍為10MHz-66MHz。
6.如權利要求I至4任一項所述的用于地震勘探的級聯(lián)采集站高效流水線數(shù)傳系統(tǒng)，其特征在于所述大線和支線均采用非屏蔽雙絞線。
7.—種上述權利要求I至6中任一項所述的用于地震勘探的級聯(lián)采集站高效流水線數(shù)傳系統(tǒng)所使用的數(shù)據(jù)傳輸方法，其特征在于，包括下述步驟 步驟I :系統(tǒng)上電后進行初始化工作，在初始化過程中，完成各采集站命令執(zhí)行時刻的同步校準，這由主控站發(fā)送同步校準命令完成，從系統(tǒng)層面，同步校準分為兩個階段完成O完成大線上各交叉站的同步校準，2)完成各支線上各采集站的同步校準，同步校準完成后，每個交叉站和采集站內(nèi)部延遲寄存器均保存了本站每次執(zhí)行命令之前的固定延遲時間； 步驟2:初始化完成后，各采集站、交叉站進入到命令循環(huán)檢測階段，執(zhí)行用戶配置的各種任務； 步驟3 :當用戶配置啟動正常采集命令后，采集站進入到正常采集模式，采集檢波器進入的信號； 步驟4 :每次采集完成后，進行數(shù)據(jù)傳送； 步驟6 :當交叉站和采集站收到主控站的停止采集命令后，即返回步驟2，繼續(xù)等待命令，否則，返回步驟4，繼續(xù)傳送數(shù)據(jù)。
8.如權利要求7所述的數(shù)據(jù)傳輸方法，其特征在于，所述步驟I中的大線上各交叉站的同步校準和支線上各采集站的同步校準使用的方法相同，以采集站為例，所述校準方法包括如下步驟每個采集站接收到同步校準命令后，啟動計數(shù)，同時將命令轉發(fā)到下一級采集站，下級采集站完成相同的動作，直到最后一級采集站，最后一級采集站接收到同步校準命令后，由于是最后一級，其并不進行轉發(fā)，而是向上級回送該同步校準命令，當向上級回送同步校準命令后，停止計數(shù)，啟動計數(shù)與停止計數(shù)的差值就是此最后一級采集站的內(nèi)部延遲時間，將這個數(shù)值除以2并保存，就表示此最后一級采集站的單向延遲時間，中間級和第一級采集站同樣在接收到最后一次回送的同步校準命令后，在轉發(fā)給上級的同時，停止計數(shù)，并將內(nèi)部延遲時間數(shù)值除以2并保存，也就得到了本采集站的單向延遲時間，完成校準工作后，每次當采集站接收到其他命令后均按保存的單向延遲時間值延遲一段時間后才執(zhí)行,達到各采集站執(zhí)行命令時刻的同時性。
9.如權利要求7或8所述的數(shù)據(jù)傳輸方法，其特征在于，所述步驟4中的數(shù)據(jù)傳送為本地數(shù)據(jù)的傳送，所述數(shù)據(jù)傳輸方法還包括步驟4和步驟6之間的步驟5 :下級數(shù)據(jù)的轉發(fā)； 所述步驟4具體包括采集站采用單次采集，單次傳輸工作方式，即每次采集的數(shù)據(jù)在下次采集時刻到來之前完成上傳，以某次采集為例，采集站的檢波器完成采集后，將采集得到的純數(shù)據(jù)發(fā)送給采集站內(nèi)的FPGA，F(xiàn)PGA內(nèi)的本地幀構建模塊完成本次發(fā)送幀的創(chuàng)建，并將按協(xié)議規(guī)定格式創(chuàng)建后的幀寫入本地FIFO緩存器中，上行數(shù)據(jù)傳輸通道的輸出驅動模塊接收到本次數(shù)據(jù)上傳命令后，啟動數(shù)據(jù)傳送，首先優(yōu)先發(fā)送本地FIFO緩存器中的數(shù)據(jù)； 所述步驟5具體包括優(yōu)先發(fā)送本地FIFO緩存器中的數(shù)據(jù)的同時上行數(shù)據(jù)傳輸通道的輸入驅動模塊從下級接收下級采集站上傳的下級本地幀，并預存入下級FIFO緩存器中，當本地FIFO緩存器中的一幀數(shù)據(jù)被發(fā)送完畢時，下級FIFO緩存器中也完成下級一幀數(shù)據(jù)的接收工作，此時上行數(shù)據(jù)傳輸通道的輸出驅動模塊切換到下級FIFO緩存器，進行下級幀的轉發(fā)工作，同時上行數(shù)據(jù)傳輸通道的輸入驅動模塊繼續(xù)接收由下級采集站轉發(fā)的一幀數(shù)據(jù)，下級FIFO緩存器有兩個，采用乒乓式方式進行幀的轉發(fā)工作，本地FIFO緩存器和下級FIFO緩存器的切換時序由控制邏輯進行控制； 所述每個交叉站內(nèi)也使用上述步驟4和步驟5的傳送數(shù)據(jù)的方法，只是其中的交叉站內(nèi)沒有本地數(shù)據(jù)需要發(fā)送。
10.如權利要求9所述的數(shù)據(jù)傳輸方法，其特征在于，每個采樣點為3字節(jié)，其中8道數(shù)據(jù)封裝為一幀，每個幀的長度為208字節(jié)，封裝格式如下第O字節(jié)幀ID ;第I字節(jié)纜號；第2 3字節(jié)包號；第4 5字節(jié)巾貞計數(shù)；第6 13字節(jié)狀態(tài)數(shù)據(jù)；第14 205字節(jié)地震數(shù)據(jù);第206 207字節(jié)校驗，其中有效載荷即狀態(tài)數(shù)據(jù)為192字節(jié)。
全文摘要
本發(fā)明提供了一種用于地震勘探的級聯(lián)采集站高效流水線數(shù)傳系統(tǒng)，其中，主控站使用兩個LVDS接口，分別連接到交叉站，每個交叉站使用四個LVDS接口，其中上行接口為至主控站的方向，下行接口連接到下一級的交叉站，左側接口和右側接口分別連接采集站，每個采集站分別使用兩個LVDS接口，采集站之間、采集站與交叉站之間，以及交叉站與主控站之間采用基于LVDS的高速數(shù)據(jù)傳輸技術。本發(fā)明還提供了一種基于LVDS的高速數(shù)據(jù)傳輸方法。本發(fā)明的優(yōu)點在于基于LVDS傳輸技術，由FPGA控制邏輯直接驅動硬件，可滿足地震勘探系統(tǒng)中高數(shù)據(jù)率的要求，并且結構較簡單、傳輸誤碼率低。
文檔編號G01V1/22GK102841372SQ20121031334
公開日2012年12月26日 申請日期2012年8月30日 優(yōu)先權日2012年8月30日
發(fā)明者曹桂平, 宋克柱, 楊俊峰, 商林峰, 吳增海, 陳靜, 王映初 申請人:合肥國為電子有限公司