一種用于三維成像微波高度計的Chirp信號發(fā)生方法及發(fā)生器的制造方法
【專利摘要】本發(fā)明提供了一種用于三維成像微波高度計的Chirp信號發(fā)生方法及發(fā)生器，用于為三維成像微波高度計系統(tǒng)產(chǎn)生直接數(shù)字頻率合成和直接波形存儲雙模式的寬帶數(shù)字chirp信號，所述信號發(fā)生器依次包含串聯(lián)連接的：波形數(shù)據(jù)生成單元，該單元基于FPGA芯片，用于采用直接頻率合成方法或直接波形存儲方法生成波形數(shù)據(jù)，且將生成的波形數(shù)據(jù)分成兩路正交的波形數(shù)據(jù)進行輸出；雙通道數(shù)模轉(zhuǎn)換單元，該單元基于一片雙通道數(shù)模轉(zhuǎn)換器，該數(shù)模轉(zhuǎn)換器用于接收來自波形數(shù)據(jù)生成單元輸出的波形數(shù)據(jù)，將其進行數(shù)模轉(zhuǎn)化，產(chǎn)生兩路基帶信號并進行輸出；和正交調(diào)制單元，用于接收所述雙通道數(shù)模轉(zhuǎn)換單元輸出的兩路基帶信號并進行正交調(diào)制，產(chǎn)生用于三維成像微波高度計的Chirp信號。
【專利說明】—種用于三維成像微波高度計的Chirp信號發(fā)生方法及發(fā)生器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及雷達信號發(fā)生器的硬件設(shè)計及軟件設(shè)計領(lǐng)域，特別涉及寬帶的高性能的適用于三維成像微波高度計系統(tǒng)的數(shù)字Chirp信號產(chǎn)生方法，能同時根據(jù)參數(shù)要求自動生成波形，或者讀取出預(yù)先存儲的數(shù)據(jù)并生成波形，即本發(fā)明提供了一種用于三維成像微波高度計的Chirp信號發(fā)生方法及發(fā)生器。
【背景技術(shù)】
[0002]產(chǎn)生寬帶的Chirp信號對提高三維成像微波高度計系統(tǒng)的距離分辨率具有非常重要的意義。數(shù)字化方式具有可編程性，波形參數(shù)配置非常方便，電路靈活且便于集成，已被廣泛應(yīng)用。數(shù)字chirp技術(shù)主要有基于相位累加器的直接數(shù)字頻率合成法和基于波形存儲直讀的直接數(shù)字波形合成法兩種基本的實現(xiàn)方式。它們在帶寬、頻率分辨率、頻率轉(zhuǎn)換時間、相位連續(xù)性上，都有很好的性能。直接數(shù)字頻率合成法從1971年被提出，至今已經(jīng)有近40年的發(fā)展，隨著微電子技術(shù)的迅速發(fā)展，已經(jīng)在波形生成領(lǐng)域得到了廣泛的應(yīng)用。隨著高速大容量存儲器件的發(fā)展，直接波形存儲技術(shù)逐漸進入實用化，它能夠方便地實現(xiàn)各種復(fù)雜波形，同時還能采用預(yù)失真技術(shù)改善波形，提高系統(tǒng)性能，廣泛應(yīng)用于需要產(chǎn)生非規(guī)律波形的場合。
[0003]現(xiàn)場可編程門陣列(FPGA)器件的飛速發(fā)展，使得利用高性能的FPGA器件結(jié)合其它芯片設(shè)計符合自己需要的電路成為很好的思路。無論在直接頻率合成技術(shù)中生成相位累加器及查表的表格，還是給專用直接頻率合成芯片提供頻率控制字，還是在直接波形存儲中把數(shù)據(jù)從存儲芯片讀到DAC中，F(xiàn)PGA都發(fā)揮了很大的作用。隨著芯片工藝的飛速發(fā)展，數(shù)字化方式產(chǎn)生Chirp信號有著巨大的成長空間，它向著工作頻率越高，分辨率越高，穩(wěn)定性越好，帶寬會增加，雜散噪聲將越來越小的方向發(fā)展著。本設(shè)計硬件方面涵蓋了正交調(diào)制電路、時鐘產(chǎn)生及分配系統(tǒng)和電源分配系統(tǒng)，軟件方面包括DDFS和DDWS兩種模式下不同的軟件運行流程圖，F(xiàn)PGA資源的使用情況以及仿真結(jié)果。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于，為克服現(xiàn)有技術(shù)的上述問題，從而提出了一種用于三維成像微波高度計的Chirp信號發(fā)生方法及發(fā)生器。
[0005]本發(fā)明的設(shè)計可以同時實現(xiàn)直接頻率合成方法與直接波形存儲方法的高性能的帶寬為220MHz的數(shù)字Chirp信號源，包括其硬件、軟件設(shè)計。
[0006]為了實現(xiàn)上述目的，本發(fā)明提供了一種用于三維成像微波高度計的Chirp信號發(fā)生器，用于為三維成像微波高度計系統(tǒng)產(chǎn)生直接數(shù)字頻率合成和直接波形存儲雙模式的寬帶數(shù)字chirp信號，其特征在于，所述信號發(fā)生器依次包含串聯(lián)連接的:
[0007]波形數(shù)據(jù)生成單元，該單元基于FPGA芯片，用于采用直接頻率合成方法或直接波形存儲方法生成波形數(shù)據(jù)，且將生成的波形數(shù)據(jù)分成兩路正交的波形數(shù)據(jù)進行輸出；[0008]雙通道數(shù)模轉(zhuǎn)換單元，該單元基于一片雙通道數(shù)模轉(zhuǎn)換器，該數(shù)模轉(zhuǎn)換器用于接收來自波形數(shù)據(jù)生成單元輸出的波形數(shù)據(jù)，將其進行數(shù)模轉(zhuǎn)化，產(chǎn)生兩路基帶信號并進行輸出；和
[0009]正交調(diào)制單元，用于接收所述雙通道數(shù)模轉(zhuǎn)換單元輸出的兩路基帶信號并進行正交調(diào)制，產(chǎn)生用于三維成像微波高度計的Chirp信號。
[0010]上述技術(shù)方案中，所述波形數(shù)據(jù)生成單元進一步包含:
[0011]用于為所述FPGA芯片提供時鐘的時鐘產(chǎn)生分配子單元和時鐘線；
[0012]用于為所述FPGA芯片提供電源的電源分配子單元；和
[0013]用于為所述FPGA芯片產(chǎn)生的波形數(shù)據(jù)進行存儲，或在所述FPGA芯片工作的初始化階段將存儲該FPGA所需的波形數(shù)據(jù)的存儲子單元。
[0014]上述技術(shù)方案中，所述的存儲子單元進一步包含:兩片DDR2SDRAM芯片以及一片Dataflash芯片，其中DDR2提供快速的實時存儲，而Dataflash提供大容量的低速存儲，掉電不丟失數(shù)據(jù)；若FPGA芯片工作在直接波形存儲模式下，其將波形數(shù)據(jù)從Dataflash讀入到其中的FIFO中去，若數(shù)據(jù)量較大，則將數(shù)據(jù)讀入到DDR2SDRAM中去。
[0015]上述技術(shù)方案中，所述的時鐘產(chǎn)生分配子單元具體采用⑶CM61004時鐘芯片產(chǎn)生的時鐘；且產(chǎn)生的時鐘通過LVDS時鐘線提供給FPGA芯片，F(xiàn)PGA芯片用DCM模塊產(chǎn)生有一定延時的時鐘并通過LVDS時鐘線提供給雙通道數(shù)模轉(zhuǎn)換單元；且FPGA芯片與DDR2間的時鐘用的是差分SSTL18。
[0016]上述技術(shù)方案中，所述雙通道數(shù)模轉(zhuǎn)換單元和正交調(diào)制單元之間還連接有一無源低通濾波器。所述無源低通濾波器為η型無源低通濾波器。
[0017]上述技術(shù)方案中，所述FPGA芯片進一步包含:
[0018]直接頻率合成模塊，用于三維成像微波高度計系統(tǒng)在軌運行期間，依據(jù)由上傳指令傳輸?shù)念l率字和頻率步進值改變波形的長度和頻譜寬度，進而生成波形數(shù)據(jù)，且該直接頻率合成模塊由Virtex5系列的IP內(nèi)核產(chǎn)生；和
[0019]直接波形存儲模塊，用于當(dāng)三維成像微波高度計系統(tǒng)聯(lián)調(diào)和在軌運行的初期，采用該模塊接收由外部計算機輸入其中的波形數(shù)據(jù)。
[0020]上述技術(shù)方案中，所述雙通道數(shù)模轉(zhuǎn)換單元具體采用AD9779A，且所述正交調(diào)制單元采用ADL5371型號的正交調(diào)制器；
[0021]其中，上述型號的雙通道數(shù)模轉(zhuǎn)換單元與正交調(diào)制單元能夠進行“無縫接口”。
[0022]基于上述信號發(fā)生器本發(fā)明還提供了一種用于三維成像微波高度計的Chirp信號產(chǎn)生方法，該方法用于為三維成像微波高度計系統(tǒng)提供其所需的Chirp信號，所述方法包含:
[0023]當(dāng)三維成像微波高度計系統(tǒng)聯(lián)調(diào)和在軌運行的初期，基于FPGA芯片采用波形存儲的方式產(chǎn)生波形數(shù)據(jù)；
[0024]當(dāng)三維成像微波高度計系統(tǒng)在軌運行過程中，基于FPGA芯片通過直接頻率合成的方法獲取系統(tǒng)的最佳脈沖寬度及頻譜寬度，并通過上傳指令對最佳脈沖寬度及頻譜寬度對應(yīng)的波形參數(shù)進行修改，產(chǎn)生所需波形數(shù)據(jù)；
[0025]將上述兩種方式之一產(chǎn)生的波形數(shù)據(jù)采用一片雙通道數(shù)模轉(zhuǎn)換器進行數(shù)模轉(zhuǎn)換并采用正交調(diào)制器進行正交調(diào)制，輸出最終用于三維成像微波高度計的Chirp信號；[0026]上述最佳脈沖寬可以選擇10us，該最佳脈沖寬的選擇依據(jù)如下:
[0027](I)PRF的限定，限定了最大脈寬；
[0028](2)數(shù)據(jù)率的限定，如果太寬，數(shù)據(jù)率過高；
[0029](3)時帶積的限定，這個確定最終壓縮后的脈沖寬度；
[0030](4)利用長脈寬和大帶寬獲得大的時帶積，從而獲得高脈沖壓縮率，從這個角度講，限定了最小脈寬；太小的脈寬不利于微波能量的發(fā)送，難以獲得大信噪比；
[0031]總之，可以在以上幾個因素的綜合約束下選最佳的脈沖寬，但是因為約束不是很嚴(yán)格，所以就選了個IOus的整數(shù)；至于所述頻譜寬度:直接對應(yīng)距離向分辨率，deltaR=c/2B。
[0032]所述方法還包含:監(jiān)測FPGA的某一控制端口獲知波形數(shù)據(jù)的產(chǎn)生方式的步驟，該步驟具體為:
[0033]當(dāng)端口為高電平時工作在直接頻率合成模式，自動往雙通道數(shù)模轉(zhuǎn)換器輸出數(shù)據(jù)；
[0034]當(dāng)端口為低電平時為波形存儲模式，等外部計算機向FPGA芯片下載波形后開始往雙通道數(shù)模轉(zhuǎn)換器輸出數(shù)據(jù)；
[0035]其中，當(dāng)處于直接頻率合成模式下，用戶設(shè)置好頻率控制字及初始相位，就可得到相應(yīng)的Chirp信號；
[0036]當(dāng)在波形存儲模式模式下時，波形數(shù)據(jù)由PC機進行計算，通過并口模擬串口，經(jīng)由FPGA下載到dataflash中保存；在FPGA芯片上電之后，首先對雙通道數(shù)模轉(zhuǎn)換器進行配置，同時也對串口進行監(jiān)測，如果上位機有下載數(shù)據(jù)的請求，則進行下載操作，若沒有請求，則從dataflash中讀出數(shù)據(jù)，存于FPGA芯片中所開的FIFO中，若數(shù)據(jù)長度較長，則將數(shù)據(jù)存于DDR2中，初始化完畢后，數(shù)據(jù)高速地從FIFO或DDR2中讀出，輸給雙通道數(shù)模轉(zhuǎn)換器。
[0037]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)優(yōu)勢為:
[0038]本發(fā)明針對三維成像微波高度計的信號生成部分進行改進，原DDS采用波形存儲方式，在星載不容易按需產(chǎn)生波形；原有的方案是通過衛(wèi)星的遙控遙測鏈路中的數(shù)據(jù)鏈上傳波形，其產(chǎn)生的數(shù)據(jù)率對衛(wèi)星通信鏈路以及系統(tǒng)的1553B的軟硬件設(shè)計造成壓力；新設(shè)計中增加直接頻率合成的方式，改變波形的長度及譜寬僅需上傳頻率字和頻率步進值，其上傳的指令僅需42個bit。而當(dāng)衛(wèi)星通信鏈路帶寬和數(shù)據(jù)率足以支撐上傳波形數(shù)據(jù)時，我們可以講經(jīng)過預(yù)失真處理后的波形進行上傳，可以有效改善波形，提高發(fā)射信號的指標(biāo)性能，會后續(xù)的信號處理提供一個良好穩(wěn)定的信號源。因此，直接頻率合成技術(shù)和波形存儲技術(shù)相輔相成互相補充，可以根據(jù)實驗結(jié)果或者技術(shù)要求靈活進行選擇。
【專利附圖】

【附圖說明】
[0039]圖1為本發(fā)明設(shè)計中涉及到的直接頻率合成模式的硬件框圖；
[0040]圖2為本發(fā)明設(shè)計中涉及到的直接波形存儲模式的硬件框圖；
[0041]圖3為本發(fā)明的采用的硬件系統(tǒng)框圖；
[0042]圖4為直接波形存儲模式下的軟件設(shè)計流程圖；
[0043]圖5為直接頻率合成模式的輸出基帶的1、Q路及其細節(jié)；
[0044]圖6為直接波形存儲模式的輸出基帶的1、Q路及其細節(jié)；[0045]圖7為直接頻率合成模式的正交調(diào)制后頻譜圖；
[0046]圖8為直接波形存儲模式的正交調(diào)制后頻譜圖。
【具體實施方式】
[0047]下面結(jié)合附圖對本發(fā)明的實施方式作進一步的描述。
[0048]本發(fā)明結(jié)合DDFS和DDWS兩種方法以應(yīng)對系統(tǒng)的不同需求，在系統(tǒng)聯(lián)調(diào)和在軌運行的初期，采用的是波形存儲的方式，這樣方便我們對整個發(fā)射接收鏈路波形的失真進行分析，將這種失真在原始波形上進行修正，這樣就能獲得線性度、相位失真等參數(shù)指標(biāo)比較高的波形，從而有利于三維成像微波高度計的性能的準(zhǔn)確估計。
[0049]在軌運行過程中，可以通過直接頻率合成的方法來獲取系統(tǒng)的最佳脈沖寬度及譜寬，此時通過上傳指令對波形參數(shù)進行修改，可以方便地獲得所需的信號，從而對系統(tǒng)的最佳工作方式進行評估。
[0050]本發(fā)明結(jié)合波形存儲和直接頻率合成兩種方法，增加了系統(tǒng)的靈活性和按需配置的能力，從而使得本系統(tǒng)獲得最佳的觀測。
[0051]該系統(tǒng)涉及一種用于三維成像微波高度計的Chirp信號源發(fā)生器，整個硬件系統(tǒng)共分為六大部分，分別是時鐘和電源分配系統(tǒng)高速存儲器系統(tǒng)邏輯控制系統(tǒng)正交調(diào)制系統(tǒng)，可實現(xiàn)DDFS和DDWS雙模式寬帶數(shù)字chirp信號。首先邏輯控制系統(tǒng)采用可編程器件FPGA，可根據(jù)參數(shù)要求生成所要的波形，也可以讀取出預(yù)先存儲在高速存儲器系統(tǒng)的數(shù)據(jù)再將其生成波形，兩種方式共同之處在于將波形數(shù)據(jù)產(chǎn)生單元中的數(shù)字信號經(jīng)過數(shù)模轉(zhuǎn)換轉(zhuǎn)化為模擬信號再經(jīng)正交調(diào)制系統(tǒng)中正交調(diào)制芯片進行調(diào)制，使用正交調(diào)制電路，可使得調(diào)制后帶寬為基帶帶寬的兩倍。本發(fā)明采用了數(shù)模轉(zhuǎn)換率達到IGsps的16位DAC，在8倍的過采樣率下，可輸出基帶最高頻率達110MHz。通過正交調(diào)制，帶寬可達220MHz。正交調(diào)制電路的載頻泄漏小于_49dBc，鏡像頻率抑制-41dBc，在<2GHz頻段內(nèi)的最大雜散為_31dBc，二次諧波幅度小于_34dBc。
[0052]FPGA代碼編寫主要分為兩個部分，一是對DAC進行配置，二是生成I，Q波形數(shù)據(jù)。DAC配置通過SPI總線與DAC進行通信。在FPGA上電正常工作之后，首先進行DAC的配置操作，將所有寄存器數(shù)據(jù)都通過SPI寫入到DAC。這一步操作無論是對DDFS模式還是DDWS模式都適用。兩種模式間的切換通過監(jiān)測FPGA的一控制端口來實現(xiàn)。該端口高電平時系統(tǒng)工作在直接頻率合成模式DDFS，自動往DAC輸出數(shù)據(jù)。低電平下為波形存儲模式DDWS，等系統(tǒng)中的PC向FPGA下載波形后開始正常地往DAC輸出數(shù)據(jù)。
[0053]在DDFS模式下，利用Xilinx公司提供了 DDFS的IP核，用戶只需要設(shè)定輸出位數(shù)，頻率分辨率等要求即可生成VHDL代碼。在程序中設(shè)置好頻率控制字及初始相位，就可得到相應(yīng)的Chirp信號。在DDWS模式下，波形數(shù)據(jù)由PC機進行計算，通過并口模擬串口，經(jīng)由FPGA下載到dataflash中保存。在FPGA上電之后，首先對DAC進行配置，同時也對串口進行監(jiān)測，如果上位機有下載數(shù)據(jù)的請求，則進行下載操作，若沒有請求，則從dataflash中讀出數(shù)據(jù)，存于FPGA中所開的FIFO中，若數(shù)據(jù)長度較長(如在回波模擬等應(yīng)用場合)，則將數(shù)據(jù)存于DDR2中。初始化完畢后，數(shù)據(jù)高速地從FIFO或DDR2中讀出，輸給DAC。
[0054]綜上所述，本發(fā)明采用了以下技術(shù)方案:
[0055]本發(fā)明公開了一種用于三維成像微波高度計的Chirp信號發(fā)生器，其硬件包括波形數(shù)據(jù)生成電路與雙通道數(shù)模轉(zhuǎn)換及正交調(diào)制電路兩大部分，軟件設(shè)計包括直接頻率合成方法與直接波形存儲方法兩個模式。其特征在于:
[0056]硬件部分的波形數(shù)據(jù)生成電路包括FPGA芯片及其外圍的配置電路(包括PROM及JTAG下載線)。還有與FPGA相連接的時鐘電路，存儲電路部分。
[0057]時鐘芯片與FPGA相連接，提供系統(tǒng)所需要的250MHz時鐘。存儲電路也與FPGA相連接，波形數(shù)據(jù)可以存放于此，在FPGA工作的初始化階段將波形數(shù)據(jù)讀入到FPGA中的FIFO中去。
[0058]數(shù)模轉(zhuǎn)換及正交調(diào)制電路這部分包含了雙通道DAC，無源低通濾波電路，正交調(diào)制器。雙通道DAC接收來自FPGA產(chǎn)生的兩路波形數(shù)據(jù)，將其數(shù)模轉(zhuǎn)化成模擬信號。無源低通濾波電路接在DAC的后級，濾除DAC的雜散信號及高頻分量，正交調(diào)制器接在低通濾波器的后級，產(chǎn)生調(diào)制后的信號。
[0059]由于采用了以上設(shè)計方案，使本發(fā)明的有益送效果在于:一是采用了 FPGA+DAC的架構(gòu)，可以同時實現(xiàn)直接頻率合成方法和直接波形存儲方法生成波形，波形生成方式相對FPGA+DDS的架構(gòu)來說非常靈活；二是通過正交調(diào)制，本發(fā)明能產(chǎn)生的帶寬是DAC最高頻率的兩倍，降低了對DAC和FPGA的速率要求；三是本發(fā)明中采用一片雙通道DAC代替兩片單通道DAC，這可以減小通道間的幅相不平衡，提高生成的信號的頻譜純度，同時比現(xiàn)有的用兩片單通道DAC的信號源電路簡單；最后，DAC與正交調(diào)制器間的“無縫”接口一方面簡化了電路，帶來了高信噪比，另一方面使得系統(tǒng)具有高的載頻泄露與鏡像抑制性能。
[0060]所研制的數(shù)字Chirp產(chǎn)生器實物指標(biāo)見下表。
[0061]
【權(quán)利要求】
1.一種用于三維成像微波高度計的Chirp信號發(fā)生器，用于為三維成像微波高度計系統(tǒng)產(chǎn)生直接數(shù)字頻率合成和直接波形存儲雙模式的寬帶數(shù)字chirp信號，其特征在于，所述信號發(fā)生器依次包含串聯(lián)連接的: 波形數(shù)據(jù)生成單元，該單元基于FPGA芯片，用于采用直接頻率合成方法或直接波形存儲方法生成波形數(shù)據(jù)，且將生成的波形數(shù)據(jù)分成兩路正交的波形數(shù)據(jù)進行輸出； 雙通道數(shù)模轉(zhuǎn)換單元，該單元基于一片雙通道數(shù)模轉(zhuǎn)換器，該數(shù)模轉(zhuǎn)換器用于接收來自波形數(shù)據(jù)生成單元輸出的波形數(shù)據(jù)，將其進行數(shù)模轉(zhuǎn)化，產(chǎn)生兩路基帶信號并進行輸出；和 正交調(diào)制單元，用于接收所述雙通道數(shù)模轉(zhuǎn)換單元輸出的兩路基帶信號并進行正交調(diào)制，產(chǎn)生用于三維成像微波高度計的Chirp信號。
2.根據(jù)權(quán)利要求1所述的用于三維成像微波高度計的Chirp信號發(fā)生器，其特征在于，所述波形數(shù)據(jù)生成單元進一步包含: 用于為所述FPGA芯片提供時鐘的時鐘產(chǎn)生分配子單元和時鐘線； 用于為所述FPGA芯片提供電源的電源分配子單元；和 用于為所述FPGA芯片產(chǎn)生的波形數(shù)據(jù)進行存儲，或在所述FPGA芯片工作的初始化階段將存儲該FPGA所需的波形數(shù)據(jù)的存儲子單元。
3.根據(jù)權(quán)利要求2所述的用于三維成像微波高度計的Chirp信號發(fā)生器，其特征在于，所述的存儲子單元進一步包含:兩片DDR2 SDRAM芯片以及一片Dataflash芯片，其中DDR2提供快速的實時存儲，而Dataflash提供大容量的低速存儲，掉電不丟失數(shù)據(jù)；若FPGA芯片工作在直接波形存儲模式下，其將波形數(shù)據(jù)從Dataflash讀入到其中的FIFO中去，若數(shù)據(jù)量較大，則將數(shù)據(jù)讀入到DDR2SDRAM中去。
4.根據(jù)權(quán)利要求3所述的用于三維成像微波高度計的Chirp信號發(fā)生器，其特征在于，所述的時鐘產(chǎn)生分配子單元具體采用⑶CM61004時鐘芯片產(chǎn)生的時鐘；且產(chǎn)生的時鐘通過LVDS時鐘線提供給FPGA芯片，F(xiàn)PGA芯片用DCM模塊產(chǎn)生有一定延時的時鐘并通過LVDS時鐘線提供給雙通道數(shù)模轉(zhuǎn)換單元；且FPGA芯片與DDR2間的時鐘用的是差分SSTL18。
5.根據(jù)權(quán)利要求1所述的用于三維成像微波高度計的Chirp信號發(fā)生器，其特征在于，所述雙通道數(shù)模轉(zhuǎn)換單元和正交調(diào)制單元之間還連接有一無源低通濾波器。
6.根據(jù)權(quán)利要求5所述的用于三維成像微波高度計的Chirp信號發(fā)生器，其特征在于，所述無源低通濾波器為η型無源低通濾波器。
7.根據(jù)權(quán)利要求1所述的用于三維成像微波高度計的Chirp信號發(fā)生器，其特征在于，所述FPGA芯片進一步包含: 直接頻率合成模塊，用于三維成像微波高度計系統(tǒng)在軌運行期間，依據(jù)由上傳指令傳輸?shù)念l率字和頻率步進值改變波形的長度和頻譜寬度，進而生成波形數(shù)據(jù)，且該直接頻率合成模塊由Virtex5系列的IP內(nèi)核產(chǎn)生；和 直接波形存儲模塊，用于當(dāng)三維成像微波高度計系統(tǒng)聯(lián)調(diào)和在軌運行的初期，采用該模塊接收由外部計算機輸入其中的波形數(shù)據(jù)。
8.根據(jù)權(quán)利要求1所述的用于三維成像微波高度計的Chirp信號發(fā)生器，其特征在于，所述雙通道數(shù)模轉(zhuǎn)換單元具體采用AD9779A，且所述正交調(diào)制單元采用ADL5371型號的正交調(diào)制器；其中，上述型號的雙通道數(shù)模轉(zhuǎn)換單元與正交調(diào)制單元能夠進行“無縫接口 ”。
9.一種用于三維成像微波高度計的Chirp信號產(chǎn)生方法，該方法用于為三維成像微波高度計系統(tǒng)提供其所需的Chirp信號，所述方法包含: 當(dāng)三維成像微波高度計系統(tǒng)聯(lián)調(diào)和在軌運行的初期，基于FPGA芯片采用波形存儲的方式產(chǎn)生波形數(shù)據(jù)； 當(dāng)三維成像微波高度計系統(tǒng)在軌運行過程中，基于FPGA芯片通過直接頻率合成的方法獲取系統(tǒng)的最佳脈沖寬度及頻譜寬度，并通過上傳指令對最佳脈沖寬度及頻譜寬度對應(yīng)的波形參數(shù)進行修改，產(chǎn)生所需波形數(shù)據(jù)； 將上述兩種方式之一產(chǎn)生的波形數(shù)據(jù)采用一片雙通道數(shù)模轉(zhuǎn)換器進行數(shù)模轉(zhuǎn)換并采用正交調(diào)制器進行正交調(diào)制，輸出最終用于三維成像微波高度計的Chirp信號。
10.根據(jù)權(quán)利要求9所述的用于三維成像微波高度計的Chirp信號產(chǎn)生方法，其特征在于，所述方法還包含: 監(jiān)測FPGA的某一控制端口獲知波形數(shù)據(jù)的產(chǎn)生方式的步驟，該步驟具體為: 當(dāng)端口為高電平時工作在直接頻率合成模式，自動往雙通道數(shù)模轉(zhuǎn)換器輸出數(shù)據(jù)； 當(dāng)端口為低電平時為波形存儲模式，等外部計算機向FPGA芯片下載波形后開始往雙通道數(shù)模轉(zhuǎn)換器輸出數(shù)據(jù)； 其中，當(dāng)處于直接頻率合成模式下，用戶設(shè)置好頻率控制字及初始相位，就可得到相應(yīng)的Chirp信號； 當(dāng)在波形存儲模式模式下時`，波形數(shù)據(jù)由PC機進行計算，通過并口模擬串口，經(jīng)由FPGA下載到dataflash中保存；在FPGA芯片上電之后，首先對雙通道數(shù)模轉(zhuǎn)換器進行配置，同時也對串口進行監(jiān)測，如果上位機有下載數(shù)據(jù)的請求，則進行下載操作，若沒有請求，則從dataflash中讀出數(shù)據(jù)，存于FPGA芯片中所開的FIFO中，若數(shù)據(jù)長度較長，則將數(shù)據(jù)存于DDR2中，初始化完畢后，數(shù)據(jù)高速地從FIFO或DDR2中讀出，輸給雙通道數(shù)模轉(zhuǎn)換器。
【文檔編號】G01S7/28GK103513231SQ201210213192
【公開日】2014年1月15日 申請日期:2012年6月25日 優(yōu)先權(quán)日:2012年6月25日
【發(fā)明者】江曉陽, 張云華 申請人:中國科學(xué)院空間科學(xué)與應(yīng)用研究中心