專利名稱：用于檢測和校正并串聯(lián)電路中的錯誤的方法和設備的制作方法
技術領域：
本發(fā)明涉及集成電路裝置(IC)。更明確地說，本發(fā)明涉及IC中的錯誤檢測和校正。
背景技術：
可編程邏輯裝置(PLD)是眾所周知的集成電路類型，其可經編程以執(zhí)行指定邏輯功能。一種類型的PLD，S卩，現(xiàn)場可編程門陣列(FPGA)，通常包含可編程瓦片的陣列。這些可編程瓦片可包含(例如)輸入/輸出塊(IOB)、可配置邏輯塊(CLB)、專用隨機存取存儲器塊(BRAM)、乘法器、數(shù)字信號處理塊(DSP)、處理器、時鐘管理器、延遲鎖定環(huán)路(DLL)等寸。每一可編程瓦片通常包含可編程互連和可編程邏輯兩者?？删幊袒ミB通常包含由可編程互連點(PIP)互連的大量不同長度的互連線?？删幊踢壿嬍褂每删幊淘韺嵤┯脩粼O計的邏輯，所述可編程元件可包含(例如)功能產生器、寄存器、算術邏輯等等。通常通過將配置數(shù)據(jù)流(stream of configuration data)加載到內部配置存儲器單元中來對可編程互連和可編程邏輯進行編程，所述內部配置存儲器單元界定了如何對可編程元件進行配置?？捎赏獠垦b置從存儲器(例如，從外部PR0M)讀出配置數(shù)據(jù)或者將配置數(shù)據(jù)寫入FPGA中。個別存儲器單元的集體狀態(tài)于是確定FPGA的功能。另一類型的PLD是復雜可編程邏輯裝置，或者CPLD。CPLD包含兩個或兩個以上 “功能塊”，所述“功能塊”通過互連開關矩陣連接在一起且連接到輸入/輸出(I/O)資源。 CPLD的每一功能塊包含二級與/或(AND/OR)結構，所述二級與/或(AND/0R)結構類似于用于可編程邏輯陣列(PLA)裝置和可編程陣列邏輯(PAL)裝置中的二級“與/或”結構。在 CPLD中，配置數(shù)據(jù)通常以在芯片上的方式存儲于非易失性存儲器中。在一些CPLD中，配置數(shù)據(jù)以在芯片上的方式存儲于非易失性存儲器中，隨后作為初始配置(編程)序列的部分而下載到易失性存儲器。對于所有這些可編程邏輯裝置(PLD)來說，所述裝置的功能性受到出于所述目的而向所述裝置提供的數(shù)據(jù)位的控制。數(shù)據(jù)位可存儲于易失性存儲器(例如，靜態(tài)存儲器單元，如在FPGA和某些CPLD中)、非易失性存儲器中(例如，快閃存儲器，如在某些CPLD中)， 或者在任一其它類型的存儲器單元中。通過施加例如金屬層等處理層來對其它PLD進行編程，所述處理層以編程方式對裝置上的各種元件進行互連。這些PLD被稱為掩?？删幊萄b置。還可以其它方式來實施 PLD,例如，使用熔絲技術或反熔絲技術。術語“PLD”和“可編程邏輯裝置”包含但不限于這些示范性裝置，以及涵蓋僅部分可編程的裝置。舉例來說，一種類型的PLD包含硬編碼晶體管邏輯與以編程方式對硬編碼晶體管邏輯進行互連的可編程交換結構(programmable switch fabric)的組合。圖1和圖2中所示的所述類型的FPGA將通常包含并串聯(lián)轉換器電路。所述電路使用兩個時鐘信號，所述兩個時鐘信號中的一者為具有一個速率的較慢時鐘，且所述兩個時鐘信號中的另一者為具有不同速率的較快時鐘。較快時鐘的頻率為較慢時鐘的頻率的整數(shù)倍，其中所述整數(shù)為供應到并串聯(lián)轉換器電路的并行數(shù)據(jù)字中的位的數(shù)目。所述電路使用較慢時鐘來接收并行數(shù)據(jù)，并使用較快時鐘以串行方式將此數(shù)據(jù)移出。為了正確進行電路操作，必須維持較快時鐘與較慢時鐘之間的比率。較快時鐘中的假信號(glitch)可能會破壞此比率，且因此引起串行傳輸?shù)臄?shù)據(jù)發(fā)生錯誤。現(xiàn)有的并串聯(lián)電路不能夠檢測此類型的故障。因此，盡管現(xiàn)有的并串聯(lián)轉換器電路大體上已足夠用于其既定目的，但其并非在所有方面都是完全令人滿意的。

發(fā)明內容
一種設備的實施例可包含電路，所述電路具有數(shù)據(jù)輸入接收部分，其以第一速率接收輸入數(shù)據(jù)；數(shù)據(jù)輸出傳輸部分，其以與第一速率同步但不相同的第二速率傳輸來自所述電路的輸出數(shù)據(jù)；數(shù)據(jù)傳送部分，其將來自數(shù)據(jù)輸入接收部分的數(shù)據(jù)傳送到數(shù)據(jù)輸出傳輸部分；以及錯誤檢測部分，其監(jiān)視第一速率與第二速率之間的同步性，且響應于第一速率與第二速率之間的同步性的破壞而在輸出處產生經錯誤檢測的信號。數(shù)據(jù)輸入接收部分可響應于在第一速率下運作的第一時鐘信號，且數(shù)據(jù)輸出傳輸部分可響應于在第二速率下運作的第二時鐘信號。所述錯誤檢測部分可包含存儲元件和比較器，所述存儲元件存儲指示在第一時鐘信號的選定循環(huán)數(shù)目期間應發(fā)生的第二時鐘信號的循環(huán)數(shù)目的比較值，所述比較器將所述比較值與時鐘循環(huán)值進行比較，其中所述時鐘循環(huán)值表示從最后與所述比較值相等開始在所述第二時鐘信號中已實際發(fā)生的循環(huán)數(shù)目。所述比較器可具有耦合到錯誤檢測部分的輸出的輸出。 所述錯誤檢測部分可包含捕獲部分，所述捕獲部分耦合在比較器的輸出與錯誤檢測部分的輸出之間，并可在比較器的輸出處捕獲信號以充當經錯誤檢測的信號。所述捕獲部分可包含觸發(fā)器，所述觸發(fā)器具有耦合到比較器的輸出的輸入、接收第一時鐘信號的時鐘輸入，以及耦合到錯誤檢測電路的輸出的輸出。比較值可具有多個位，且時鐘循環(huán)值可具有多個位。比較器可包含“與非”門，所述 “與非”門具有耦合到比較器的輸出的輸出且可具有多個輸入，且可包含多個“異或非”門。 所述多個“異或非”門中的每一者可具有接收存儲元件中的比較值的相應位的輸入、接收時鐘循環(huán)值的相應位的另一輸入以及耦合到“與非”門的相應輸入的輸出。錯誤檢測部分可包含捕獲部分，所述捕獲部分耦合在比較器的輸出與錯誤檢測部分的輸出之間，并在比較器的輸出處捕獲信號以充當經錯誤檢測的信號。所述捕獲部分可包含觸發(fā)器，所述觸發(fā)器具有耦合到比較器的輸出的輸入、接收第一時鐘信號的時鐘輸入以及耦合到錯誤檢測電路的輸出的輸出。數(shù)據(jù)傳送部分可包含負載信號產生器，所述負載信號產生器響應于在第一時鐘信號的所述選定循環(huán)數(shù)目中應發(fā)生的第二時鐘信號的循環(huán)數(shù)目的發(fā)生而產生負載信號，所述負載信號致使數(shù)據(jù)輸出傳輸部分接收來自數(shù)據(jù)輸入接收部分的數(shù)據(jù)。數(shù)據(jù)輸出傳輸部分可包含移位寄存器，所述移位寄存器具有耦合到數(shù)據(jù)輸入接收部分的多個輸入；響應于負載信號的控制輸入；響應于第二時鐘信號的時鐘輸入；以及輸出。移位寄存器的所述多個輸入可響應于在控制輸入處發(fā)生的負載信號而并行接收來自數(shù)據(jù)輸入接收部分的數(shù)據(jù)的相應位，且所述移位寄存器可響應于所述第二時鐘信號且在所述控制輸入處不發(fā)生的負載信號而在其輸出處以串行方式輸出數(shù)據(jù)。數(shù)據(jù)輸入接收部分可響應于在第一速率下運作的第一時鐘，且數(shù)據(jù)輸出傳輸部分響應于在第二速率下運作的第二時鐘。數(shù)據(jù)輸入接收部分可并行地接收輸入數(shù)據(jù)。數(shù)據(jù)傳送部分可致使數(shù)據(jù)從數(shù)據(jù)輸入接收部分并行地傳送到數(shù)據(jù)輸出傳輸部分。數(shù)據(jù)輸出傳輸部分可以串行方式傳輸所述輸出
數(shù)據(jù)。第二速率可大于第一速率。一種方法的實施例可包含在數(shù)據(jù)輸入接收部分處以第一速率接收數(shù)據(jù)；將來自數(shù)據(jù)輸入接收部分的數(shù)據(jù)傳送到數(shù)據(jù)輸出傳輸部分；以第二速率輸出來自數(shù)據(jù)輸出傳輸部分的數(shù)據(jù)，所述第二速率與第一速率同步但不相同；監(jiān)視第一速率與第二速率之間的同步性，包含在發(fā)生破壞的情況下檢測同步性的破壞；以及響應于檢測到同步性的破壞而產生經錯誤檢測的信號。所述方法可包含響應于在第一速率下運作的第一時鐘信號而操作數(shù)據(jù)輸入接收部分，以及響應于在第二速率下運作的第二時鐘信號而操作數(shù)據(jù)輸出傳輸部分。所述監(jiān)視可包含維持指示在第一時鐘信號的選定循環(huán)數(shù)目期間應發(fā)生的第二時鐘信號的循環(huán)數(shù)目的比較值。另外，所述監(jiān)視可包含維持表示從最后與所述比較值相等的時間點開始在所述第二時鐘信號中已實際發(fā)生的循環(huán)數(shù)目的時鐘循環(huán)值，且可包含將所述比較值與時鐘循環(huán)值進行比較?？呻S所述比較的結果而變來執(zhí)行經錯誤檢測的信號的所述產生。經錯誤檢測的信號的產生可響應于指示所述比較值與時鐘循環(huán)值不同的所述比較而發(fā)生。經錯誤檢測的信號的產生可與第一時鐘信號的沿同步。所述方法可包含響應于在第一時鐘信號的選定數(shù)目循環(huán)中應發(fā)生的第二時鐘信號的循環(huán)數(shù)目的發(fā)生而產生負載信號。另外，所述方法可包含將數(shù)據(jù)輸出發(fā)射部分配置為具有移位寄存器，所述移位寄存器響應于負載信號的發(fā)生而接收來自數(shù)據(jù)輸入接收部分的數(shù)據(jù)，且所述移位寄存器響應于第二時鐘信號且在不發(fā)生負載信號時以串行方式輸出數(shù)據(jù)。所述方法可包含響應于在第一速率下運作的第一時鐘信號而操作數(shù)據(jù)輸入接收部分，以及響應于在第二速率下運作的第二時鐘信號而操作數(shù)據(jù)輸出傳輸部分。所述接收可包含并行地接收數(shù)據(jù)，且所述傳送可包含并行地傳送數(shù)據(jù)，所述輸出可包含以串行方式輸出數(shù)據(jù)，且第二速率可大于第一速率。設備的另一實施例可包含電路，所述電路具有數(shù)據(jù)輸入接收部分，其以第一時鐘速率接收輸入數(shù)據(jù)；數(shù)據(jù)輸出傳輸部分，其以與第一時鐘速率同步但不相同的第二時鐘速率傳輸來自所述電路的輸出數(shù)據(jù)；可編程負載產生器，其耦合到數(shù)據(jù)輸入接收部分和數(shù)據(jù)輸出傳輸部分，且包含計數(shù)器，其中所述計數(shù)器由第二時鐘速率驅動；寄存器，其包含值; 比較器，其耦合到可編程負載產生器和寄存器，以將所述值與計數(shù)器的輸出進行比較；以及控制電路，其耦合到所述比較器，以檢查比較器在第一時鐘速率下運作的第一時鐘的下降沿處的輸出，以確定第一時鐘速率與第二時鐘速率之間的比率是否已被破壞。在第一時鐘速率與第二時鐘速率之間的比率已被破壞的情況下，控制電路可輸出復位信號。


圖1是包含若干個不同類型的可編程邏輯塊的高級現(xiàn)場可編程門陣列(FPGA)架構的圖解視圖。圖2是作為圖1的FPGA的替代實施例且包含若干個不同類型的可編程邏輯塊的另一 FPGA架構的圖解視圖。圖3是展示作為圖1和圖2的FPGA架構中的每一者的一部分的并串聯(lián)轉換器電路的電路示意圖。圖4是展示圖3的電路的操作的若干方面的時序圖。圖5是展示作為圖3的電路的組件的可編程負載產生器以及將檢測用于圖3的電路內的較快時鐘與較慢時鐘之間的比率的破壞的誤差檢測電路的電路示意圖。
具體實施例方式圖1是包含若干個不同類型的可編程邏輯塊的高級現(xiàn)場可編程門陣列(FPGA)架構100的圖解視圖。舉例來說，圖1中的FPGA架構100具有大量的不同可編程瓦片，所述可編程瓦片包含多千兆位收發(fā)器(MGT) 101、可配置邏輯塊(CLB) 102、隨機存取存儲器塊 (BRAM) 103、輸入/輸出塊(IOB) 104、配置和計時邏輯(CONFIG/CLOCKS) 105、數(shù)字信號處理塊(DSP) 106、專門輸入/輸出塊(I/O) 107(例如，配置端口和時鐘端口)以及例如數(shù)字時鐘管理器、模/數(shù)轉換器、系統(tǒng)監(jiān)視邏輯等其它可編程邏輯108。FGPA 100還包含專用處理器塊(PROC)IlO0在FGPA 100中，每一可編程瓦片包含具有到每一鄰近瓦片中的對應互連元件及來自每一鄰近瓦片中的對應互連元件的標準化連接的可編程互連元件(INT) 111。因此，一起采用的可編程互連元件為所說明的FPGA實施可編程互連結構。如圖1頂部處所包含的實例所示，可編程互連元件(INT)Ill還包含到同一瓦片內的可編程邏輯元件及來自同一瓦片內的可編程邏輯元件的連接。舉例來說，CLB 102可包含可經編程以實施用戶邏輯的可配置邏輯元件(CLE) 112 以及單一可編程互連元件(INT) 111。除了一個或一個以上可編程互連元件之外，BRAM 103 可包含BRAM邏輯元件(BRL)113。通常，包含在瓦片中的互連元件的數(shù)目取決于所述瓦片的高度。在圖示的實施例中，BRAM瓦片具有與五(但也可使用其它數(shù)目(例如，四))個 CLB相同的高度。除了適當數(shù)目個可編程互連元件之外，DSP瓦片106可包含DSP邏輯元件 (DSPL) 114。除了可編程互連元件(INT)Ill的一個例子之外，IOB 104可包含(例如)輸入/輸出邏輯元件(I0L)115的兩個例子。如所屬領域的技術人員將明白，連接到(例如) I/O邏輯元件115的實際I/O墊通常不限于輸入/輸出邏輯元件115的區(qū)域。在圖示的實施例中，接近裸片的中心的柱狀區(qū)域(在圖1中以陰影展示)用于配置、時鐘以及其它控制邏輯。從此柱延伸的水平區(qū)域109用于跨FPGA的廣度而分配時鐘和配置信號。在其它實施例中，配置邏輯可位于FPGA裸片的不同區(qū)域中，例如，在裸片的拐角中。一些利用圖1中所說明的架構的FPGA包含額外的邏輯塊，所述額外的邏輯塊破壞組成FPGA的大部分的規(guī)則柱狀結構。額外的邏輯塊可為可編程塊和/或專用邏輯。舉例來說，圖1中所示的處理器塊PROC 110橫跨若干列的CLB和BRAM。
圖1說明一個示范性FPGA架構。舉例來說，包含在圖1的頂部處的一列中的邏輯塊的數(shù)目、列的相對寬度、列的數(shù)目和排序、包含在列中的邏輯塊的類型、邏輯塊的相對大小、陣列內的邏輯塊的位置以及互連/邏輯實施方案純粹是示范性的。在實際的FPGA中， 無論CLB出現(xiàn)在何處，通常包含CLB的一個以上鄰近的列，用以促進用戶邏輯的有效實施， 但鄰近的CLB列的數(shù)目隨FPGA的總大小而變化。圖2示意了圖1的FPGA的替代實施例，且所述替代實施例包含若干個不同類型的可編程邏輯塊。圖2的FPGA 200包含CLB 202、BRAM 203、劃分為“I/O組” 204的I/O塊 (其各自包含40個I/O墊和伴隨邏輯)、配置和計時邏輯205、DSP塊206、時鐘I/O 207、時鐘管理電路(CMT) 208、配置I/O 217以及配置和時鐘分配區(qū)域209。在圖2的FPGA 200中，示范性CLB 202包含單一可編程互連元件(INT) 211和兩個不同的“片”，片L(SL)212和片M(SM)213。在一些實施例中，所述兩個片是相同的(例如， 片L的兩個副本，或者片M的兩個副本)。在其它實施例中，所述兩個片具有不同的能力。 在一些實施例中，一些CLB包含兩個不同的片，而一些CLB包含兩個類似的片。舉例來說， 在一些實施例中，一些CLB列僅包含具有兩個不同片的CLB，而其它CLB列僅包含具有兩個類似片的CLB。圖3是展示作為圖1和圖2的FPGA架構中的每一者的一部分的并串聯(lián)轉換器電路301的電路示意圖。在圖3的左側處，電路301具有并行地接收輸入數(shù)據(jù)字的數(shù)據(jù)輸入接收部分302，其中每一字可含有至多6個數(shù)據(jù)位dl到d6。電路301還具有隨后在串行輸出303處將每一所述字作為輸出數(shù)據(jù)而以串行格式輸出的數(shù)據(jù)輸出傳輸部分305。電路301 為6位的片，且可處置來自寬度為2位到6位的并行字。舉例來說，將根據(jù)數(shù)據(jù)輸入dl到 d4來供應4位字，并將在串行輸出303處以串行方式輸出所述4位字。將根據(jù)數(shù)據(jù)輸入dl 到d6來供應6位字，并將在串行輸出303處以串行方式輸出所述6位字。另外，為了處置大小大于6位的并行字，可用另一相同的電路來對電路301進行級聯(lián)，包含一個所述電路的串行輸出303到其它電路的串行輸入306的連接。現(xiàn)在轉到電路301的內部結構，為了此論述而假設供應到數(shù)據(jù)輸入接收部分302 的并行輸入字的寬度為6位。數(shù)據(jù)輸入接收部分302具有數(shù)據(jù)輸入dl到d6以及由6個D 型觸發(fā)器311到316界定的輸入寄存器。每一 6位輸入字以并行格式供應到數(shù)據(jù)輸入dl到 d6，通過六個2到1選擇器341到346，并加載到輸入寄存器(觸發(fā)器311到316)中。如上文所論述，具有圖1和圖2中所示的類型的FPGA架構具有由最終用戶進行配置或編程的某一能力。作為此編程過程的一部分，用戶將對選擇器341到346中的每一者進行配置，以向相關聯(lián)的觸發(fā)器311到314提供呈現(xiàn)在相關聯(lián)的數(shù)據(jù)輸入dl到d6處的信號的經反相或未經反相版本。出于此論述的目的，假設用戶已將選擇器341到346配置為非反相。在已將6位數(shù)據(jù)字加載到輸入寄存器(觸發(fā)器311到316)中后，隨后在電路301 的操作序列中的合適點處(稍后更詳細描述)，將此6位字并行傳送到數(shù)據(jù)輸出傳輸部分 305。所述數(shù)據(jù)輸出傳輸部分305包含六個2到1選擇器321到326，以及由6個D型觸發(fā)器331到336界定的寄存器。通過所述2到1選擇器321到3 來并行地接收6位字，并將其加載到寄存器(觸發(fā)器331到336)中。在已加載了觸發(fā)器331到336之后，2到1選擇器321到3 切換到交替模式，其中選擇器321到325向每一觸發(fā)器331到335的數(shù)據(jù)輸入供應觸發(fā)器332到336中的相應一者的輸出，而選擇器326向觸發(fā)器336的數(shù)據(jù)輸入供應串行輸入306(如上文所注，其可任選地耦合到另一電路301的串行輸出304)處的狀態(tài)。因此，觸發(fā)器331到336隨后充當串行移位寄存器，且觸發(fā)器331到336中的數(shù)據(jù)在串行輸出303處以串行方式輸出。將時鐘信號oclkdiV_b供應給觸發(fā)器311到316中的每一者的時鐘輸入，并將不同的時鐘信號oclk_b供應給觸發(fā)器331到336中的每一者的時鐘輸入。觸發(fā)器331到336 的時鐘信號oclk_b的頻率是觸發(fā)器311到316的時鐘信號oclkdiV_b的整數(shù)倍，其中所述整數(shù)等于并行字中的位的數(shù)目。因此，由于已出于此論述目的而假設電路301具備具有6位的并行字，所以時鐘oclk_b的頻率或速率將是時鐘信號oclkdiV_b的頻率或速率的6倍。 為了方便起見，在本文中有時將時鐘信號oclk_b稱為較快時鐘，且在本文中有時將時鐘信號oclkdiv_b稱為較慢時鐘。電路301具有數(shù)據(jù)傳送部分350，所述數(shù)據(jù)傳送部分350包含可編程負載產生器 351。所述可編程負載產生器351包含接收與觸發(fā)器331到336相同的時鐘信號oclk_b的4 位時鐘循環(huán)計數(shù)器352。所述負載產生器351具有輸出，以在所述輸出處為時鐘信號oclk_ b的每X個脈沖產生一個輸出脈沖，其中X是并行輸入字中的位的數(shù)目。出于本論述的目的，X為6個脈沖。數(shù)據(jù)傳送部分350還包含“與”門353，所述“與”門353具有接收來自負載產生器351的輸出的一個輸入，以及接收控制信號“串聯(lián)啟用”(SERIAL ENABLE)的另一輸入。當利用了并串聯(lián)轉換時，信號“串聯(lián)啟用”始終為邏輯高?！芭c”門353的輸出充當作為控制信號而供應到2到1選擇器321到326中的每一者的負載信號?？删幊特撦d產生器 351連同“與”門353 一起充當負載信號產生器。當負載信號解除致動時，選擇器321到3 經設置以使得觸發(fā)器331到336作用為5個時鐘循環(huán)的串行移位寄存器。在負載信號致動時，選擇器321到3 即刻針對一個時鐘循環(huán)而切換到并行負載模式，以使得可用來自觸發(fā)器311到316的數(shù)據(jù)并行地對觸發(fā)器331到336進行加載。電路301具有復位信號sr_b， 所述復位信號sr_b被供應給可編程負載產生器351、觸發(fā)器311到316中的每一者以及觸發(fā)器331到336中的每一者。圖4是展示電路301的操作的若干方面的時序圖。如上文所論述，具有圖1和圖2中所示的類型的FPGA架構具有由最終用戶進行配置或編程的某一能力。作為此編程過程的部分，用戶將以與并行數(shù)據(jù)字中的位的數(shù)目X — 致的方式來配置可編程負載產生器351。因此，如果并行數(shù)據(jù)字具有X = 4位，那么可編程負載產生器351便將經配置以為較快時鐘ockl_b就每4個脈沖輸出一個脈沖。如果并行字具有X = 6位，那么負載產生器351便將經配置以為較快時鐘ockl_b就每6個脈沖輸出一個脈沖。如果并行字具有X= 10位，那么負載產生器351便將經配置以為較快時鐘ockl_ b就每10個脈沖輸出一個脈沖。為了使電路301正確地操作，必須維持較慢時鐘oclkdiv_b與較快時鐘oclk_b之間的比率。如果在較快時鐘oclk_b中有任何不規(guī)則性或“假信號”，那么便將破壞所述比率，且將破壞在含有觸發(fā)器311到316的寄存器與含有觸發(fā)器331到336的寄存器之間的同步性。圖5是展示可編程負載產生器351以及圖3中未展示但為圖3的電路301的一部分的錯誤檢測電路361的電路示意圖。所述錯誤檢測電路361將檢測在較慢時鐘oclkdiV_ b (圖；3)與較快時鐘ockl_b的速率之間的比率的破壞。電路361包含4位寄存器366 (其為存儲元件)。在所揭示的實施例中，用四個存儲器單元(未單獨說明)來實施寄存器366。如上文所論述，具有圖1和圖2中所示類型的FPGA架構具有由最終用戶進行配置或編程的某一能力。作為此編程過程的部分，用戶將指定將永久存儲于寄存器366中的4位二進制比較值。將注意到，在圖4中，恰好在較慢時鐘oclkdiv_b的每一下降沿之前，只要在較快時鐘與較慢時鐘之間的比率中未存在破壞，負載產生器351就將始終輸出同一 4位時鐘循環(huán)值(在圖4中表示為十六進制的“d”)。當正在對FPGA架構進行配置時，對圖5中的寄存器366進行編程以使其含有表示同一十六進制值“d”的位。盡管圖3和圖4展示在單數(shù)據(jù)速率(“SDR”)模式下操作的并串聯(lián)轉換器電路，但在并串聯(lián)轉換器電路經配置以在雙數(shù)據(jù)速率(“DDR”)模式下操作的情況下，本發(fā)明的一個或一個以上實施例也適用。錯誤檢測電路361包含比較器電路368。所述比較器電路368包含四個”異或非”(NOR)門371到374。如上文所提及，負載產生器351含有4位時鐘循環(huán)計數(shù)器，且此計數(shù)器的4位中的每一者耦合到四個門371到374中的相應一者的一個輸入。寄存器366中的四個存儲器單元中的每一者耦合到門371到374中的相應一者的另一輸入。比較器368 進一步包含“與非” (NAND)門377，所述“與非”門377具有一輸出，且具有四個輸入，所述四個輸入各自耦合到門371到374中的相應一者的輸出。錯誤檢測電路361可任選地包含D 型觸發(fā)器380(稍后對其進行論述)。以虛線展示此觸發(fā)器，以便反映其為任選的這一事實。 目前，假設不存在觸發(fā)器380?！芭c非”門377的輸出是供應到并串聯(lián)轉換器電路301的控制電路386的經錯誤檢測的信號?？刂齐娐?86檢查比較器368在每一較慢時鐘的下降沿處具有的輸出狀態(tài)。如果比較器368的輸出為二進制“0” (因為比較值和時鐘循環(huán)值相同)，那么較快時鐘與較慢時鐘的比率便未被破壞，且電路301應該正在正確地操作。另一方面，如果比較器368的輸出為二進制“ 1，，(因為比較值和時鐘循環(huán)值不同)，那么較快時鐘與較慢時鐘的比率便已被破壞(例如，由于較快時鐘中的假信號的緣故)?？刂齐娐?86隨后可將復位信號供應給電路 301，或者至少供應給負載產生器351，且隨后為至少最后三個較慢時鐘循環(huán)重新發(fā)送6位并行數(shù)據(jù)字，以便確保通過電路301的串行輸出以串行方式正確地傳輸整個數(shù)據(jù)流。如上文所提及，可任選地提供觸發(fā)器380。當存在觸發(fā)器380時，其數(shù)據(jù)輸入耦合到比較器368的輸出，其時鐘輸入接收較慢時鐘oclkdiV_b，且其數(shù)據(jù)輸出耦合到控制電路 386。當存在觸發(fā)器380時，在觸發(fā)器380中捕獲比較器368在較慢時鐘信號oclkdiV_b的每一下降沿處的輸出。觸發(fā)器380因此充當捕獲部分，且比較器368在觸發(fā)器380中被捕獲的輸出充當經錯誤檢測的信號。盡管已詳細說明和描述了選定實施例，但應了解，在不脫離如由所附權利要求書所界定的本發(fā)明的精神和范圍的情況下，替代和變更是有可能的。
權利要求
1.一種包括電路的設備，所述電路具有數(shù)據(jù)輸入接收部分，其以第一速率接收輸入數(shù)據(jù)；數(shù)據(jù)輸出傳輸部分，其以與所述第一速率同步但不相同的第二速率傳輸來自所述電路的輸出數(shù)據(jù)；數(shù)據(jù)傳送部分，其將來自所述數(shù)據(jù)輸入接收部分的數(shù)據(jù)傳送到所述數(shù)據(jù)輸出傳輸部分；以及具有輸出的錯誤檢測部分，其監(jiān)視所述第一速率與第二速率之間的同步性，且響應于所述第一速率與第二速率之間的所述同步性的破壞而在所述輸出處產生經錯誤檢測的信號。
2.根據(jù)權利要求1所述的設備，其中所述數(shù)據(jù)輸入接收部分響應于在所述第一速率下運作的第一時鐘信號，且所述數(shù)據(jù)輸出傳輸部分響應于在所述第二速率下運作的第二時鐘信號；且其中所述錯誤檢測部分包含存儲元件和比較器，所述存儲元件存儲指示在所述第一時鐘信號的選定循環(huán)數(shù)目期間應發(fā)生的所述第二時鐘信號的循環(huán)數(shù)目的比較值，所述比較器將所述比較值與時鐘循環(huán)值進行比較，其中所述時鐘循環(huán)值表示從最后與所述比較值相等開始在所述第二時鐘信號中已實際發(fā)生的循環(huán)數(shù)目，所述比較器具有耦合到所述錯誤檢測部分的所述輸出的輸出。
3.根據(jù)權利要求2所述的設備，其中所述比較值具有多個位，且所述時鐘循環(huán)值具有多個位；且其中所述比較器包含“與非”門，所述“與非”門具有耦合到所述比較器的所述輸出的輸出且具有多個輸入，且包含多個“異或非”門，其中所述多個“異或非”門中的每一者具有接收所述存儲元件中的所述比較值的相應位的輸入、接收所述時鐘循環(huán)值的相應位的另一輸入以及耦合到所述“與非”門的相應輸入的輸出。
4.根據(jù)權利要求2或3所述的設備，其中所述錯誤檢測部分包含捕獲部分，所述捕獲部分耦合在所述比較器的所述輸出與所述錯誤檢測部分的所述輸出之間，并在所述比較器的所述輸出處捕獲信號以充當所述經錯誤檢測的信號。
5.根據(jù)權利要求1到4中任一權利要求所述的設備，其中所述數(shù)據(jù)傳送部分包含負載信號產生器，所述負載信號產生器響應于在所述第一時鐘信號的所述選定循環(huán)數(shù)目中應發(fā)生的所述第二時鐘信號的循環(huán)數(shù)目的發(fā)生而產生負載信號，所述負載信號致使所述數(shù)據(jù)輸出傳輸部分接收來自所述數(shù)據(jù)輸入接收部分的數(shù)據(jù)。
6.根據(jù)權利要求1到5中任一權利要求所述的設備，其中所述數(shù)據(jù)輸出傳輸部分包含移位寄存器，所述移位寄存器具有耦合到所述數(shù)據(jù)輸入接收部分的多個輸入；響應于所述負載信號的控制輸入；響應于所述第二時鐘信號的時鐘輸入；以及輸出，所述移位寄存器的所述多個輸入響應于在所述控制輸入處發(fā)生的所述負載信號而以并行方式接收來自所述數(shù)據(jù)輸入接收部分的數(shù)據(jù)的相應位，且所述移位寄存器響應于所述第二時鐘信號且在所述控制輸入處不發(fā)生的所述負載信號而在其輸出處以串行方式輸出數(shù)據(jù)。
7.根據(jù)權利要求1到6中任一權利要求所述的設備，其中所述數(shù)據(jù)輸入接收部分響應于在所述第一速率下運作的第一時鐘，且所述數(shù)據(jù)輸出傳輸部分響應于在所述第二速率下運作的第二時鐘。
8.根據(jù)權利要求1到7中任一權利要求所述的設備， 其中所述數(shù)據(jù)輸入接收部分并行地接收所述輸入數(shù)據(jù)；其中所述數(shù)據(jù)傳送部分致使數(shù)據(jù)從所述數(shù)據(jù)輸入接收部分并行地傳送到所述數(shù)據(jù)輸出傳輸部分；其中所述數(shù)據(jù)輸出傳輸部分以串行方式傳輸所述輸出數(shù)據(jù)；且其中所述第二速率大于所述第一速率。
9.一種操作具有數(shù)據(jù)輸入接收部分和數(shù)據(jù)輸出傳輸部分的電路的方法，所述方法包括在所述數(shù)據(jù)輸入接收部分以第一速率接收數(shù)據(jù)； 將來自所述數(shù)據(jù)輸入接收部分的數(shù)據(jù)傳送到所述數(shù)據(jù)輸出傳輸部分； 以第二速率輸出來自所述數(shù)據(jù)輸出傳輸部分的數(shù)據(jù)，所述第二速率與所述第一速率同步但不相同；監(jiān)視所述第一速率與第二速率之間的同步性，包含在發(fā)生破壞的情況下檢測所述同步性的破壞；以及響應于檢測到所述同步性的破壞而產生經錯誤檢測的信號。
10.根據(jù)權利要求9所述的方法，其包含響應于在所述第一速率下運作的第一時鐘信號而操作所述數(shù)據(jù)輸入接收部分， 以及響應于在所述第二速率下運作的第二時鐘信號而操作所述數(shù)據(jù)輸出傳輸部分；其中所述監(jiān)視包含維持指示在所述第一時鐘信號的選定循環(huán)數(shù)目期間應發(fā)生的所述第二時鐘信號的循環(huán)數(shù)目的比較值，包含維持表示從最后與所述比較值相等的時間點開始在所述第二時鐘信號中已實際發(fā)生的循環(huán)數(shù)目的時鐘循環(huán)值，以及包含將所述比較值與時鐘循環(huán)值進行比較；且其中隨所述比較的結果而變來執(zhí)行所述經錯誤檢測的信號的所述產生。
11.根據(jù)權利要求10所述的方法，其中所述經錯誤檢測的信號的所述產生響應于指示所述比較值與所述時鐘循環(huán)值不同的所述比較而發(fā)生。
12.根據(jù)權利要求10或11所述的方法，其中所述經錯誤檢測的信號的所述產生與所述第一時鐘信號的沿同步。
13.根據(jù)權利要求10到12中任一權利要求所述的方法，其包含響應于在所述第一時鐘信號的所述選定循環(huán)數(shù)目中應發(fā)生的所述第二時鐘信號的循環(huán)數(shù)目的發(fā)生而產生負載信號；且包含將所述數(shù)據(jù)輸出傳輸部分配置為具有移位寄存器，所述移位寄存器響應于所述負載信號的發(fā)生而接收來自所述數(shù)據(jù)輸入接收部分的數(shù)據(jù)，且所述移位寄存器響應于所述第二時鐘信號且在不發(fā)生所述負載信號時以串行方式輸出數(shù)據(jù)。
14.根據(jù)權利要求9到13中任一權利要求所述的方法，其包含響應于在所述第一速率下運作的第一時鐘信號而操作所述數(shù)據(jù)輸入接收部分，以及響應于在所述第二速率下運作的第二時鐘信號而操作所述數(shù)據(jù)輸出傳輸部分。
15.根據(jù)權利要求9到14中任一權利要求所述的方法， 其中所述接收包含并行地接收數(shù)據(jù)；其中所述傳送包含并行地傳送數(shù)據(jù)；其中所述輸出包含以串行方式輸出數(shù)據(jù)；且其中所述第二速率大于所述第一速率。
全文摘要
一種電路(301)，其具有第一部分(302)，其以第一速率接收數(shù)據(jù)；第二部分(305)，其以與所述第一速率同步但不相同的第二速率輸出數(shù)據(jù)；第三部分(350)，其將來自所述第一部分(302)的數(shù)據(jù)傳送到所述第二部分(305)；以及第四部分(361)，其響應于所述第一速率與第二速率之間的同步性的破壞而產生經錯誤檢測的信號。不同的方面涉及一種方法，所述方法包含在第一部分(302)中以第一速率接收數(shù)據(jù)；將來自所述第一部分(302)的數(shù)據(jù)傳送到第二部分(305)；以第二速率輸出來自所述第二部分(305)的數(shù)據(jù)，所述第二速率與所述第一速率同步但不相同；以及響應于對所述第一速率與第二速率之間的所述同步性的破壞的檢測而產生經錯誤檢測的信號。
文檔編號G01R31/317GK102292913SQ201080005614
公開日2011年12月21日 申請日期2010年1月8日 優(yōu)先權日2009年1月31日
發(fā)明者保羅·T·薩薩奇, 曼登·M·帕托 申請人:吉林克斯公司