專利名稱：三維芯片之突波型態(tài)層識(shí)別編號(hào)檢測(cè)器及其方法
三維芯片之突波型態(tài)層識(shí)別編號(hào)檢測(cè)器及其方法
技術(shù)領(lǐng)域：
本發(fā)明系關(guān)于一種三維堆棧芯片組件，特別系有關(guān)于一種三維芯片之突波型態(tài)層識(shí)別編號(hào)檢測(cè)器。
背景技術(shù)：
近來(lái)，可攜式電子設(shè)備，例如行動(dòng)電話與非揮發(fā)性半導(dǎo)體記憶媒體(例如集成電路記憶卡)，已縮小尺寸來(lái)設(shè)計(jì)或制造，并且新增的需求欲減少用于設(shè)備與媒體中的零件數(shù)目并縮小其大小。因此，在半導(dǎo)體工業(yè)中，集成電路之封裝技術(shù)已經(jīng)進(jìn)展至符合小型化與接著可靠性的需求。舉例而言，小型化的需求而導(dǎo)致封裝技術(shù)的加速發(fā)展，使其具有與一半導(dǎo)體芯片的相似尺寸。再者，接著可靠性于封裝技術(shù)上的重要性在于可以提升接著制程的效率，以及于接著制程完成之后提高機(jī)械與電性的可靠度。因此，已有相當(dāng)多的工作在于發(fā)展有效率地封裝半導(dǎo)體芯片。符合上述需求之封裝包括具有約略等于半導(dǎo)體芯片的封裝大小之芯片尺寸封裝(CSP)，有多重半導(dǎo)體芯片納入一單一封裝之多重芯片封裝，以及多重封裝體堆棧及結(jié)合于一單片構(gòu)裝之堆棧封裝。隨著技術(shù)的發(fā)展，響應(yīng)內(nèi)存與其相關(guān)的所需儲(chǔ)存容量的增加，而提出堆棧型態(tài)的半導(dǎo)體組件(多重芯片組件)，其具有半導(dǎo)體集成電路芯片堆棧一起。換言之，其系提供至少二個(gè)半導(dǎo)體集成電路組件堆棧所形成之堆棧型態(tài)半導(dǎo)體組件，每一個(gè)具有規(guī)格并包括一半導(dǎo)體集成電路芯片，其中每一個(gè)半導(dǎo)體集成電路組件包括一導(dǎo)體穿過(guò)其中，且半導(dǎo)體集成電路組件藉由導(dǎo)體電性連接，而上述規(guī)格值包括最上層或最下層半導(dǎo)體集成電路組件的大小是最大的或最小的。因此，堆棧型態(tài)半導(dǎo)體組件具有復(fù)數(shù)個(gè)芯片堆棧于丨垂直方向。在堆棧型態(tài)半導(dǎo)體組件中，芯片系透過(guò)例如穿過(guò)芯片的插塞(Plugs)而電性連接在一起。因此，選擇適當(dāng)?shù)囊粋€(gè)相同結(jié)構(gòu)之堆棧內(nèi)存芯片是一份重要的工作。若一個(gè)堆棧型態(tài)半導(dǎo)體組件完成制造，芯片可以個(gè)別地被操作測(cè)試，使得僅僅正常的芯片能夠被挑選出并堆棧。一種提供垂直連接的技術(shù)稱為硅晶穿孔(TSV)，其已經(jīng)成為三維堆棧組件的一個(gè)有前景的解決方案。上述技術(shù)中，垂直連接線系穿過(guò)晶圓而形成，而使堆棧芯片之間得以溝通。一個(gè)相關(guān)的論文可以參考標(biāo)題為“利用硅晶穿孔技術(shù)之8千兆位三維DDR3動(dòng)態(tài)隨機(jī)存取內(nèi)存”(IEEE，JOURNAL OF SOLID-STATE CIRCUITS, VOL. 45，NO. 1，JANUARY 2010)。在此篇論文中，具有硅晶穿孔三維動(dòng)態(tài)隨機(jī)存取內(nèi)存之提出系為了克服傳統(tǒng)的模塊方法的限制。其亦揭露如何設(shè)計(jì)該結(jié)構(gòu)與數(shù)據(jù)路徑。其也揭露包括三維技術(shù)之硅晶穿孔連接性檢查與修復(fù)方法，以及功率噪聲降低方法。硅晶穿孔可以透過(guò)簡(jiǎn)單的方式于出廠之后形成，因此無(wú)需于正常的制程期間另加特別的制程整合。芯片識(shí)別系通常地分配。相同或不同的芯片堆棧形成三維芯片之后，為了于三維集成電路組件之多重芯片之間選擇一想要的芯片來(lái)操作，當(dāng)系統(tǒng)操作時(shí)，三維集成電路組件之每一芯片必須確認(rèn)其層識(shí)別編號(hào)以選擇指定芯片來(lái)操作。過(guò)去已有許多確認(rèn)層識(shí)別編號(hào)的方法提出，然而其不僅增加成本，且沒(méi)有克服較多的三維集成電路組件之堆棧芯片會(huì)有更多電極的問(wèn)題。舉例而言，爾必達(dá)內(nèi)存公司所申請(qǐng)的美國(guó)20070126105專利，揭露一種堆棧型半導(dǎo)體內(nèi)存組件與芯片選擇電路。其提供一堆棧型半導(dǎo)體內(nèi)存組件，當(dāng)于復(fù)數(shù)個(gè)堆棧型半導(dǎo)體芯片之間選擇一想要的半導(dǎo)體芯片，彼此不同的復(fù)數(shù)個(gè)芯片識(shí)別編號(hào)可以藉由復(fù)數(shù)個(gè)串連排列連接的操作電路而自動(dòng)產(chǎn)生，并且想要的半導(dǎo)體芯片可以藉由指定給每一個(gè)半導(dǎo)體芯片的唯一識(shí)別編號(hào)而確實(shí)地選擇，其系利用半導(dǎo)體芯片具有相同的結(jié)構(gòu)而無(wú)需利用復(fù)雜的結(jié)構(gòu)或特別的控制。習(xí)知技術(shù)中，M個(gè)串連排列連接的增量電路之間最后的一個(gè)增量電路之一計(jì)算輸出可以用于決定半導(dǎo)體芯片的數(shù)目M。據(jù)此，當(dāng)堆棧型半導(dǎo)體組件的數(shù)目未知時(shí)，正確數(shù)目的半導(dǎo)體芯片可以確實(shí)地確認(rèn)。進(jìn)一步的習(xí)知技術(shù)為美國(guó)第7，494，846號(hào)專利，其由臺(tái)灣半導(dǎo)體制造公司所揭露，申請(qǐng)于2007年3月9日。其揭露包括第一半導(dǎo)體晶粒以及與第一半導(dǎo)體晶粒相同的第二半導(dǎo)體晶粒。第一半導(dǎo)體晶粒包括一第一識(shí)別電路與第一復(fù)數(shù)個(gè)輸入/輸出墊形成于第一半導(dǎo)體晶粒之表面上。第二半導(dǎo)體晶粒包括一第二識(shí)別電路，其中第一識(shí)別電路與第二識(shí)別電路之編程彼此不同，以及第二復(fù)數(shù)個(gè)輸入/輸出墊形成于第二半導(dǎo)體晶粒之表面上。第一復(fù)數(shù)個(gè)輸入/輸出墊之每一個(gè)系垂直對(duì)準(zhǔn)與連接至相對(duì)應(yīng)的第二復(fù)數(shù)個(gè)輸入/輸出墊。第二半導(dǎo)體晶粒系垂直對(duì)準(zhǔn)與焊接于第一半導(dǎo)體晶粒之上。本發(fā)明提供一種新穎的三維集成電路識(shí)別之方法。

發(fā)明內(nèi)容本發(fā)明之一觀點(diǎn)在于提供一種堆棧組件之三維集成電路檢測(cè)器之方法與結(jié)構(gòu)。一種堆棧組件之每一層之三維芯片檢測(cè)器包括一突波產(chǎn)生器以接收一初始訊號(hào)以及產(chǎn)生一突波輸入訊號(hào)至一下一層檢測(cè)器。一鎖存器耦接突波產(chǎn)生器以接收突波產(chǎn)生器之一輸出訊號(hào)與產(chǎn)生一層識(shí)別訊號(hào)。一計(jì)數(shù)器耦接前一層檢測(cè)器及初始訊號(hào)以執(zhí)行一計(jì)數(shù)操作，一加法器耦接計(jì)數(shù)器以增加一數(shù)值至一計(jì)數(shù)器之計(jì)數(shù)輸出與輸入增加訊號(hào)至突波產(chǎn)生器。下一層檢測(cè)器與前一層檢測(cè)器系位于堆棧組件之不同層中。突波產(chǎn)生器包括復(fù)數(shù)個(gè)串連的除頻器，復(fù)數(shù)個(gè)突波電路，每一該突波電路耦接當(dāng)前此層除頻器之一輸出與下一層除頻器之輸入，復(fù)數(shù)個(gè)AND間，每一復(fù)數(shù)個(gè)AND間耦接相對(duì)應(yīng)的復(fù)數(shù)個(gè)突波電路，以及一 NOR閘耦接復(fù)數(shù)個(gè)AND閘。突波電路包括一延遲器，一反向器耦接延遲器，以及一第二 AND閘耦接反向器。每一該復(fù)數(shù)個(gè)除頻器為一除2除頻器，其中第一除頻器的輸入訊號(hào)頻率是2倍第二除頻器之一，第一除頻器的輸入訊號(hào)頻率是4倍第三除頻器之一，第一除頻器的輸入訊號(hào)頻率是8倍第四除頻器之一。第一除頻器的輸入訊號(hào)周期是1/2倍第二除頻器之一；第一除頻器的輸入訊號(hào)周期是1/4倍第三除頻器之一；第一除頻器的輸入訊號(hào)周期是1/8倍第四除頻器之一。

上述組件，以及本發(fā)明其它特征與優(yōu)點(diǎn)，藉由閱讀實(shí)施方式之內(nèi)容及其圖式后，將更為明顯圖1顯示根據(jù)本發(fā)明之識(shí)別編號(hào)檢測(cè)器之一實(shí)施例。圖2顯示根據(jù)本發(fā)明之突波產(chǎn)生器之一實(shí)施例。圖3顯示本發(fā)明之訊號(hào)時(shí)序圖。圖4顯示本發(fā)明之4層三維集成電路之示意圖。
主要組件符號(hào)說(shuō)明
200層識(shí)別編號(hào)檢測(cè)器
210突波產(chǎn)生器
220鎖存器
230加法器
240 計(jì)·〔器
212 第—』除頻器
212p 第-一突波電路
214 第二除頻器
214p 第:二突波電路
216第三除頻器
216p 第:三突波電路
218第四除頻器
具體實(shí)施方式本發(fā)明將配合其較佳實(shí)施例與隨附之圖示詳述于下。應(yīng)可理解者為本發(fā)明中所有之較佳實(shí)施例僅為例示之用，并非用以限制。因此除文中之較佳實(shí)施例外，本發(fā)明亦可廣泛地應(yīng)用在其它實(shí)施例中。且本發(fā)明并不受限于任何實(shí)施例，應(yīng)以隨附之權(quán)利要求及其同等領(lǐng)域而定。一堆棧組件之每一層之三維芯片檢測(cè)器包括一突波產(chǎn)生器以接收一初始訊號(hào)以及產(chǎn)生一突波輸入訊號(hào)至一下一層檢測(cè)器。一鎖存器耦接突波產(chǎn)生器以接收突波產(chǎn)生器之一輸出訊號(hào)與產(chǎn)生一層識(shí)別訊號(hào)。一計(jì)數(shù)器耦接前一層檢測(cè)器及初始訊號(hào)以執(zhí)行一計(jì)數(shù)操作，一加法器耦接計(jì)數(shù)器以增加一數(shù)值至一計(jì)數(shù)器之計(jì)數(shù)輸出與輸入增加訊號(hào)至突波產(chǎn)生器。本發(fā)明系有關(guān)于丨三維集成電路組件，三維集成電路組件典型地系藉由堆棧復(fù)數(shù)個(gè)芯片而形成，上述芯片可以為相同或不同型態(tài)的芯片。三維集成電路組件之側(cè)視圖可以參考任一習(xí)知技術(shù)知結(jié)構(gòu)。如前述之習(xí)知技術(shù)所顯示，三維集成電路組件系具有許多層堆棧于最上層之母板上，以及一接口芯片堆棧于其上。再者，三維集成電路組件之第一至最上層依序被指定編號(hào)。復(fù)數(shù)個(gè)焊錫球形成于母板之下表面上，并且三維集成電路組件可以透過(guò)上述焊錫球而電性連接一外在組件。接口芯片控制5層三維集成電路組件之輸入/輸出訊號(hào)。復(fù)數(shù)個(gè)凸塊形成于三維集成電路組件之最上表面與背面以及接口芯片之背面。上述凸塊連接至三維集成電路組件之每一堆棧芯片，并且其可以透過(guò)硅晶穿孔技術(shù)形成。在該技術(shù)中，垂直內(nèi)連接線系形成以穿透晶圓使得堆棧芯片之間可以溝通。凸塊系三維集成電路組件之每一組件的電性連接路徑。此外，5層組件之訊號(hào)系透過(guò)彼此之間的凸塊而垂直連接。在本實(shí)例中，芯片可以有相同的儲(chǔ)存容量與相同的結(jié)構(gòu)，并藉由存取其中個(gè)別的每一個(gè)而執(zhí)行讀/寫操作。在本發(fā)明之實(shí)例中，三維集成電路組件之每一芯片(或?qū)?具有一獨(dú)具的層識(shí)別編號(hào)以區(qū)分彼此。藉由指定丨層識(shí)別編號(hào)，一指定芯片可以從三維集成電路組件之堆棧層中選出來(lái)；彼此組件之間的層識(shí)別編號(hào)系不同的。三維集成電路組件之每一芯片具有一檢測(cè)器以執(zhí)行層識(shí)別編號(hào)的檢測(cè)操作，其系額外的內(nèi)存電路。檢測(cè)器之特定結(jié)構(gòu)與操作將于底下敘述。
圖1顯示每一層之層識(shí)別編號(hào)檢測(cè)器200。檢測(cè)器200包括一突波產(chǎn)生器210，其第一端耦接CLK訊號(hào)，第二端輸出CK訊號(hào)至下一層識(shí)別編號(hào)檢測(cè)器，第三端耦接一鎖存器 220以輸出本層之層識(shí)別編號(hào)，以及第四端耦接一加法器230。加法器230增加1至一計(jì)數(shù)器240傳送來(lái)的訊號(hào)。CLK訊號(hào)輸入至突波產(chǎn)生器210，計(jì)數(shù)器240耦接CLK訊號(hào)以計(jì)算 CLK訊號(hào)之時(shí)間。然后，訊號(hào)饋入至加法器230以增加1至計(jì)數(shù)器240傳送來(lái)的訊號(hào)，接下來(lái)傳送該計(jì)算至突波產(chǎn)生器210，結(jié)果因此輸出CK4訊號(hào)至鎖存器220以識(shí)別該層編號(hào)。圖2顯示突波產(chǎn)生器210，其包括復(fù)數(shù)個(gè)除頻器212，除頻器212可以輸出一分割頻率，其系經(jīng)由輸入頻率除以丨整數(shù)而得到。在一實(shí)施例中，該整數(shù)為2。方塊中的/2系指輸入頻率除以2。除頻器212的數(shù)目端示需求以及所需而定，任何數(shù)目系可能的。第一除頻器212的輸入端耦接CLK訊號(hào)，第一除頻器212的輸出端耦接下一個(gè)輸入端，亦即第二除頻器214與第一突波電路212p?；陬愃频慕Y(jié)構(gòu)，前一個(gè)除頻器之每一輸出耦接下一個(gè)除頻器與突波電路之輸入。因此，第三除頻器216與第二突波電路214p分別耦接第二除頻器 214之輸出。類似地，第四除頻器218與第三突波電路216p分別耦接第三除頻器216之輸出。CLK訊號(hào)輸出至第四除頻器218之輸出。前述之突波電路包含212p、214p與216p將分別輸出訊號(hào)CKpl、CKp2與CKp3至一相對(duì)應(yīng)的AND閘。然后，訊號(hào)SO、Sl與S2將分別輸入至相對(duì)應(yīng)AND閘的另一端。在上述 AND閘操作之后，這些AND閘之輸出訊號(hào)將傳送至一 OR閘，接著輸出CK訊號(hào)。CK值表可以參考圖2之右側(cè)，其意謂輸出CK值系基于AND閘之輸入訊號(hào)且由OR 閘來(lái)決定。根據(jù)上表，例如，若從AND閘來(lái)之OR閘輸入訊號(hào)為000，則OR閘輸出為0。當(dāng) CK為0，則識(shí)別編號(hào)數(shù)為0。舉另一例子，若從AND閘來(lái)之OR閘輸入訊號(hào)為001，OR閘輸出 (CK)為Ckp3，則識(shí)別編號(hào)數(shù)為1。其意謂僅有第三AND閘輸出訊號(hào)，其由OR閘決定，kp3 可以視為識(shí)別編號(hào)1。類似地，若從AND閘來(lái)之OR閘輸入訊號(hào)為011，OR閘輸出(CK)將為 Ckp2與Ckp3，其意謂第二與第三AND閘輸出訊號(hào)kp2與kp3，其輸出訊號(hào)可以視為層識(shí)別編號(hào)3。第一、第二與第三AND閘輸出訊號(hào)為kpl+kp2+kp3，其意謂OR閘輸出訊號(hào)(CK)為 Ckpl+Ckp2+Ckp3，其可以視為層識(shí)別編號(hào)7。其它操作類似上述之方法，省略其說(shuō)明。在此架構(gòu)下，每一層可以藉由上述方法得到識(shí)別，其設(shè)定于表中從0至7。圖2底邊說(shuō)明突波電路之組件，其包括一延遲器與一反向器串連耦合。一 AND閘連接至反向器之輸出，而另一端耦接延遲器之輸入。在此架構(gòu)之下，輸入訊號(hào)將延時(shí)并藉由反向器而反向，結(jié)果因此在反向訊號(hào)通過(guò)AND閘之后產(chǎn)生一突波。圖3顯示圖2之每一訊號(hào)的波形時(shí)序圖。從圖標(biāo)中，由于CLK的頻率被第一除頻器212分割，CKl的周期是CLK的二倍，因此若第一除頻器212是一個(gè)除2除頻器，則其周期為二倍?；谙嗤碛?，CK2與CK3的周期是初始訊號(hào)CLK的4倍與8倍。而CK4的周期是初始訊號(hào)CLK的16倍。相對(duì)應(yīng)的突波訊號(hào)CKpl、CKp2與CKp3亦顯示于圖標(biāo)之中。其不僅顯示產(chǎn)生突波訊號(hào)CKpl、CKp2與CKp3的時(shí)間不同，亦顯示他們的周期也不同。CKp2的周期是CKpl的2倍，而CKp3的周期是CKp2的2倍。因此，突波時(shí)間可以區(qū)分彼此。若復(fù)數(shù)個(gè)除頻器之一系除2除頻器，第一除頻器的輸入訊號(hào)頻率是2倍第二除頻器之一；第一除頻器的輸入訊號(hào)頻率是4倍第三除頻器之一；第一除頻器的輸入訊號(hào)頻率是8倍第四除頻器之一。換言之，第一除頻器的輸入訊號(hào)周期是1/2倍第二除頻器之一；第一除頻器的輸入訊號(hào)周期是1/4倍第三除頻器之一；第一除頻器的輸入訊號(hào)周期是1/8倍第四除頻器之一。圖4顯示4層堆棧半導(dǎo)體組件，每一個(gè)具有一個(gè)如上所述之識(shí)別編號(hào)檢測(cè)器200， 其操作方法與上述程序相同。當(dāng)前堆棧組件之每一層的三維集成電路檢測(cè)器系位于堆棧組件之一層中。其意謂一突波產(chǎn)生器用以接收一初始訊號(hào)以及產(chǎn)生一突波輸入訊號(hào)至一下一層檢測(cè)器。一鎖存器耦接突波產(chǎn)生器以接收突波產(chǎn)生器之一輸出訊號(hào)與產(chǎn)生一層識(shí)別訊號(hào)。一計(jì)數(shù)器耦接前一層檢測(cè)器及初始訊號(hào)以執(zhí)行一計(jì)數(shù)操作，一加法器耦接計(jì)數(shù)器以增加一數(shù)值至一計(jì)數(shù)器之計(jì)數(shù)輸出與輸入增加訊號(hào)至突波產(chǎn)生器。其中當(dāng)前此層、下一層檢測(cè)器與前一層檢測(cè)器系位于堆棧組件之不同層中。前一層的CK輸出訊號(hào)將被視為下一層檢測(cè)器之計(jì)數(shù)器的輸入訊號(hào)(突波輸入)。 CLK訊號(hào)將透過(guò)一溝通總線線而耦接堆棧組件之每一層之每一突波產(chǎn)生器210的輸入端。 總線線可以藉由硅晶穿孔400技術(shù)而制作。硅晶穿孔提供三維堆棧組件的層之間的垂直連接。在該技術(shù)中，垂直內(nèi)連接線系形成以穿透晶圓使得堆棧芯片之間可以溝通。此外，本層檢測(cè)器之計(jì)數(shù)器與前一層之突波產(chǎn)生器之間的連接系透過(guò)硅晶穿孔而形成。類似地，下一層檢測(cè)器之計(jì)數(shù)器與此層之突波產(chǎn)生器之間的連接系透過(guò)硅晶穿孔而形成。藉由利用前述方法，每一層可以自動(dòng)地藉由其識(shí)別編號(hào)而得到偵測(cè)。從上述說(shuō)明，每一層之每一個(gè)鎖存器可以輸出一數(shù)字態(tài)000，001，010，100以作為堆棧組件之每一層的層識(shí)別編號(hào)。其分別指示第一層具有一識(shí)別編號(hào)0，第二層具有一識(shí)別編號(hào)1，第三層具有一識(shí)別編號(hào)2，第四層具有一識(shí)別編號(hào)3。對(duì)于當(dāng)前之方法，本發(fā)明提供一三維集成電路檢測(cè)器(或產(chǎn)生器)，透過(guò)突波產(chǎn)生器與加法器，以識(shí)別三維集成電路組件之每一芯片之層識(shí)別編號(hào)，當(dāng)系統(tǒng)操作時(shí)接著選擇
I指定芯片。一實(shí)施例系為本發(fā)明之丨實(shí)例或范例。敘述于說(shuō)明書中之「一實(shí)施例」、「一些實(shí)施例」或「其它實(shí)施例」系指所描述聯(lián)結(jié)于此實(shí)施例中之一特殊特征、結(jié)構(gòu)或特性被包含最少一些實(shí)施例中，但并非對(duì)所有實(shí)施例而言皆為必需?！敢粚?shí)施例」或「一些實(shí)施例」等不同敘述系指并非必須提及這一些實(shí)施例。值得注意的是，于前文敘述關(guān)于本發(fā)明之特定實(shí)施例中，不同特征有時(shí)可集合于一單一實(shí)施例、圖式或敘述中系用以簡(jiǎn)化說(shuō)明并助于對(duì)本發(fā)明一或多種不同方面之理解。然而，此揭露方法不應(yīng)被用以反映所請(qǐng)求之發(fā)明范疇，因而將所述范例中之特征加入每一權(quán)利要求中。反之，于下述之權(quán)利要求所反映本發(fā)明之觀點(diǎn)會(huì)少于上述所揭露之單一實(shí)施例中的所有特征。因此，權(quán)利要求系涵蓋所述之實(shí)施例，且每一權(quán)利要求本身皆可視為本發(fā)明之丨獨(dú)立實(shí)施例。
權(quán)利要求
1.一種堆棧組件之每一層之三維集成電路檢測(cè)器，一當(dāng)前此層檢測(cè)器位于該堆棧組件之一層中，其特征在于包括一突波產(chǎn)生器，以接收一初始訊號(hào)以及產(chǎn)生一突波輸入訊號(hào)至一下一層檢測(cè)器； 一鎖存器，耦接該突波產(chǎn)生器以接收該突波產(chǎn)生器之一輸出訊號(hào)與產(chǎn)生一層識(shí)別訊號(hào)；一計(jì)數(shù)器，耦接前一層檢測(cè)器及該初始訊號(hào)以執(zhí)行一計(jì)數(shù)操作；以及一加法器，耦接該計(jì)數(shù)器以增加一數(shù)值至該計(jì)數(shù)器之一計(jì)數(shù)輸出，與輸入增加訊號(hào)至該突波產(chǎn)生器；其中該當(dāng)前此層、該下一層檢測(cè)器與前一層檢測(cè)器系位于該堆棧組件之不同層中。
2.如權(quán)利要求1所述之堆棧組件之每一層之三維集成電路檢測(cè)器，其特征在于該堆棧組件之該不同層之每一該突波產(chǎn)生器藉由硅晶穿孔而耦接CLK訊號(hào)。
3.如權(quán)利要求1所述之堆棧組件之每一層之三維集成電路檢測(cè)器，其特征在于該突波產(chǎn)生器包括復(fù)數(shù)個(gè)串連的除頻器，復(fù)數(shù)個(gè)突波電路，每一該突波電路耦接當(dāng)前此層除頻器之一輸出與下一層除頻器之輸入，復(fù)數(shù)個(gè)AND間，每一該復(fù)數(shù)個(gè)AND間耦接相對(duì)應(yīng)的該復(fù)數(shù)個(gè)突波電路，以及一 NOR閘耦接該復(fù)數(shù)個(gè)AND閘。
4.如權(quán)利要求3所述之堆棧組件之每一層之三維集成電路檢測(cè)器，其特征在于該突波電路包括一延遲器，一反向器耦接該延遲器，以及一第二 AND間耦接該反向器。
5.如權(quán)利要求3所述之堆棧組件之每一層之三維集成電路檢測(cè)器，其特征在于每一該復(fù)數(shù)個(gè)除頻器為一除2除頻器，其中第一除頻器的輸入訊號(hào)頻率是2倍第二除頻器之一，該第一除頻器的輸入訊號(hào)頻率是4倍第三除頻器之一，該第一除頻器的輸入訊號(hào)頻率是8倍第四除頻器之一。
6.一種堆棧組件之每一層之三維集成電路檢測(cè)器，一當(dāng)前此層檢測(cè)器位于該堆棧組件之一層中，其特征在于包括一突波產(chǎn)生器，以接收一初始訊號(hào)以及產(chǎn)生一突波輸入訊號(hào)至一下一層檢測(cè)器，其中該突波產(chǎn)生器包括復(fù)數(shù)個(gè)串連的除頻器，復(fù)數(shù)個(gè)突波電路，每一該突波電路耦接當(dāng)前此層除頻器之一輸出與下一層除頻器之輸入，復(fù)數(shù)個(gè)AND間，每一該復(fù)數(shù)個(gè)AND間耦接相對(duì)應(yīng)的該復(fù)數(shù)個(gè)突波電路，以及一 NOR閘耦接該復(fù)數(shù)個(gè)AND閘；一鎖存器，耦接該突波產(chǎn)生器以接收該突波產(chǎn)生器之一輸出訊號(hào)與產(chǎn)生一層識(shí)別訊號(hào)；一計(jì)數(shù)器，耦接前一層檢測(cè)器及該初始訊號(hào)以執(zhí)行一計(jì)數(shù)操作；以及一加法器，耦接該計(jì)數(shù)器以增加一數(shù)值至該計(jì)數(shù)器之一計(jì)數(shù)輸出，與輸入增加訊號(hào)至該突波產(chǎn)生器；其中該當(dāng)前此層、該下一層檢測(cè)器與前一層檢測(cè)器系位于該堆棧組件之不同層中。
7.如權(quán)利要求6所述之堆棧組件之每一層之三維集成電路檢測(cè)器，其特征在于該堆棧組件之該不同層之每一該突波產(chǎn)生器藉由硅晶穿孔而耦接CLK訊號(hào)。
8.如權(quán)利要求6所述之堆棧組件之每一層之三維集成電路檢測(cè)器，其特征在于該突波電路包括一延遲器，一反向器耦接該延遲器，以及一第AND間耦接該反向器。
9.如權(quán)利要求6所述之堆棧組件之每一層之三維集成電路檢測(cè)器，其特征在于每一該復(fù)數(shù)個(gè)除頻器為一除2除頻器。
10.如權(quán)利要求9所述之堆棧組件之每一層之三維集成電路檢測(cè)器，其特征在于第一除頻器的輸入訊號(hào)頻率是2倍第二除頻器之一，該第一除頻器的輸入訊號(hào)頻率是4倍第三除頻器之一，該第一除頻器的輸入訊號(hào)頻率是8倍第四除頻器之一。
全文摘要
一種堆棧組件之每一層之三維芯片檢測(cè)器包括一突波產(chǎn)生器以接收一初始訊號(hào)以及產(chǎn)生一突波輸入訊號(hào)至一下一層檢測(cè)器。一鎖存器耦接突波產(chǎn)生器以接收突波產(chǎn)生器之一輸出訊號(hào)與產(chǎn)生一層識(shí)別訊號(hào)。一計(jì)數(shù)器耦接前一層檢測(cè)器及初始訊號(hào)以執(zhí)行一計(jì)數(shù)操作，一加法器耦接計(jì)數(shù)器以增加一數(shù)值至一計(jì)數(shù)器之計(jì)數(shù)輸出與輸入增加訊號(hào)至突波產(chǎn)生器。
文檔編號(hào)G01R31/28GK102338853SQ20101023625
公開日2012年2月1日 申請(qǐng)日期2010年7月26日 優(yōu)先權(quán)日2010年7月26日
發(fā)明者吳威震, 張孟凡, 陳銘斌 申請(qǐng)人:張孟凡