專利名稱：判斷等離子體損傷來源的電路結構及方法
技術領域：
本發(fā)明涉及集成電路可靠性測試領域，特別涉及一種判斷等離子體損傷來源的電 路結構及方法。
背景技術：
目前，隨著半導體制造進入到深亞微米階段，晶圓上半導體器件的特征尺寸進一 步縮小，集成電路的集成度不斷增加，對半導體制造工藝提出了更高的要求，柵極多晶硅層 的特征尺寸、柵氧化層的厚度等參數(shù)都不斷減小。在半導體制造工藝中，無論離子注入、化學氣相沉積、光刻膠的去除，還是干法刻 蝕工序中，都可能利用等離子體工藝，在反應腔內(nèi)產(chǎn)生的等離子體帶有電荷，很容易在晶 圓表面形成電荷的積累，造成半導體器件電學性能的退化。當對金屬氧化物半導體場效應 管(MOSFET)上方的介質(zhì)層或金屬層進行蝕刻時，由于等離子體異常放電而產(chǎn)生的電流會 沿著柵極上方的金屬互連線流向柵極而對柵極造成損傷，特別是對于較薄的柵氧化層，等 離子體電荷在柵極積累，在柵極表面產(chǎn)生表面電勢，與晶圓襯底之間出現(xiàn)電勢差，驅(qū)動產(chǎn)生 遂穿柵氧化層的電流，損傷柵氧化層，使半導體器件的可靠性和壽命嚴重地降低。其中，金 屬互連線是在介質(zhì)層中刻蝕形成溝槽和連接孔，并在溝槽和連接孔內(nèi)填充金屬，組成的金 屬連接通路。等離子體異常放電產(chǎn)生的電流對柵極的損傷現(xiàn)象稱為天線效應，又稱之為等 離子體損傷(Plasma Induced Damage, PID) 0所以說，等離子體損傷測試也是晶圓可靠性 (reliability)測試的項目之一，避免等離子體損傷是半導體工藝中非常重要的。由于半導 體器件制作流程中，絕大多數(shù)的工藝中都會使用到等離子技術，所以判斷等離子損傷具體 是來源于哪一道工藝，就成了解決問題的關鍵。圖1為受到等離子體損傷的柵極電流示意圖。圖1中橫坐標為柵極電流，縱坐標 為累積分布值。因為柵極電流的數(shù)量級較小，為了清楚顯示柵極電流的大小，將柵極電流取 負成對數(shù)形式，柵極電流越靠近圖的左側，則說明電流越大。正常情況下，柵極電流值是比 較小的，當柵氧化層被遂穿后，就會出現(xiàn)大的漏電流，如圖1中的豎線左側所示。半導體器件制作的每個工藝中都有可能使用到等離子技術，只有及時地判斷出在 哪一道工藝中器件受到等離子體的損傷，才能夠提高半導體器件制作的良率。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明解決的技術問題是如何判斷等離子體損傷的具體來源。為解決上述技術問題，本發(fā)明的技術方案具體是這樣實現(xiàn)的本發(fā)明公開了一種判斷等離子體損傷來源的電路結構，當金屬互連層為N層時， 每組電路結構包括N+1套測試電路圖案，N為大于等于1的整數(shù)；其中，N套測試電路圖案中，每套測試電路圖案包括在半導體襯底上形成的第一列具有N層的金屬互連層和 第二列具有N層的金屬互連層、一金屬氧化物半導體場效應管M0SFET、一測試襯墊和一金屬電連接線Metal Jump，所述第二列具有N層的金屬互連層的底層與MOSFET的柵極電性連 接；所述第一列具有N層的金屬互連層的頂層與測試襯墊電性連接；每套測試電路圖案中Metal Jump電性連接第一列金屬互連層和第二列金屬互連 層，第m套測試電路圖案的Metal Jump的兩端分別電性連接第一列金屬互連層的第m層和 第二列金屬互連層的第m層；m為小于等于N且大于等于1的整數(shù)；第N+1套測試電路圖案包括在半導體襯底上形成的第一列具有N層的金屬互連層 和第二列具有N層的金屬互連層、一 M0SFET、測試襯墊、一 Metal Jump和一個二極管，所述 第二列具有N層的金屬互連層的底層與MOSFET的柵極電性連接；所述第二列具有N層的金 屬互連層的頂層與測試襯墊電性連接；所述第一列具有N層的金屬互連層的底層與二極管 電性連接；所述Metal Jump的兩端分別電性連接第一列金屬互連層第χ層和第二列金屬互 連層的第χ層，χ為小于等于N且大于等于1的整數(shù)；所述晶圓上包括芯片和位于芯片側邊的切割道內(nèi)，用于判斷芯片等離子體損傷 來源的電路結構，所述電路結構和芯片中的金屬互連層數(shù)相同；所述電路結構和芯片中的 MOSFET 相同。N+1套測試電路圖案中的MOSFET結構相同；N+1套測試電路圖案中的N層金屬互 連層結構相同。第一列金屬互連層的每層金屬層面積比第二列金屬互連層的每層金屬層面積大。當MOSFET為NMOS時，二極管的N極與第一列具有N層的金屬互連層的底層電性連 接；當MOSFET為PMOS時，二極管的P極與第一列具有N層的金屬互連層的底層電性連接。每層金屬互連層包括溝槽和連接孔。本發(fā)明還公開了一種利用如權利要求1所述的電路結構判斷等離子體損傷來源 的方法，該方法包括對第N+1套測試電路圖案的測試襯墊施加電壓，當?shù)贜+1套測試電路圖案的柵極 被擊穿，則等離子體損傷來源于MOSFET本身；否則，對第N套至第1套測試電路圖案的測試襯墊依次施加電壓進行測試，當?shù)趍 套測試電路圖案的柵極沒有被擊穿，而第m-1套測試電路圖案的柵極被擊穿，則等離子體 損傷來源于m-1層金屬互連層，N為大于等于1的整數(shù)，m為小于等于N且大于等于1的整 數(shù)。所述柵極被擊穿的電流大于10—11安培數(shù)量級。由上述的技術方案可見，本發(fā)明通過在晶圓的切割道內(nèi)放置測試電路結構，在前 段工藝和后段工藝都完成后，對測試電路結構中的測試電路圖案依次進行漏電流測試，從 而判斷出等離子損傷是來源于前段工藝(金屬互連層形成之前，形成M0SFET)，還是在制作 金屬互連層過程中(即所說的后段工藝)，如果是在后段，還能具體檢測出是來源于哪層互 連金屬層。


圖1為受到等離子體損傷的柵極電流示意圖。圖2為為晶圓的俯視圖。圖3(a)至圖3(h)為本發(fā)明實施例中8套測試電路圖案的結構示意圖。
具體實施例方式為使本發(fā)明的目的、技術方案、及優(yōu)點更加清楚明白，以下參照附圖并舉實施例， 對本發(fā)明進一步詳細說明。本發(fā)明利用示意圖進行了詳細描述，在詳述本發(fā)明實施例時，為了便于說明，表示 結構的示意圖會不依一般比例作局部放大，不應以此作為對本發(fā)明的限定，此外，在實際的 制作中，應包含長度、寬度及深度的三維空間尺寸。本發(fā)明的核心思想是通過在晶圓的切割道內(nèi)放置測試電路結構，在前段工藝和 后段工藝都完成后，對測試電路結構中的測試電路圖案依次進行漏電流測試，判斷等離子 體損傷來源于哪一道工藝中。在深亞微米制造工藝中，大致有三種典型的情況下要利用到等離子體技術。第一 種情況，導體連線和圖形的刻蝕導體層面，如金屬層、多晶硅柵極在等離子束的刻蝕下形 成各種圖形和線條，這時，圖形側面會暴露在等離子束下，從而累積電荷；第二種情況，光刻 膠去除的時候，一般采用氧氣灰化的方法，即利用氣體電離成的等離子束去掉該光刻膠，顯 然，光刻膠在去除的最后，光刻膠下導體層的頂面就會直接暴露在等離子束下；第三種情 況，連接孔刻蝕，在刻蝕連接孔完成時，就會顯露出連接孔下的層，使該層直接暴露在等離 子束下。從上述三種情況可以看出，無論柵氧化層直接受到等離子體的損傷，還是后續(xù)通過 金屬層傳導電荷將柵氧化層損傷，柵氧化層受到等離子體損傷的幾率非常大。一般半導體 器件制作工藝中，包括在前段形成金屬氧化物半導體場效應管(MOSFET)，在后段形成具有 連接孔的各層互連金屬層。本發(fā)明實施例以形成7層金屬互連層為例進行說明，將各層互 連金屬層標記為Ml至M7。那么測試電路結構用以檢測的就是等離子體損傷來源于前段 工藝，還是后段互連金屬層，還可以檢測出等離子體損傷具體來源于Ml至M7的哪層互連金 屬層。晶圓上包括主電路圖案和測試電路圖案。主電路圖案為最后經(jīng)過切割、封裝測 試合格，成為一般所稱的集成電路(IC)芯片；測試電路圖案位于晶圓的切割道(scribe line)內(nèi)，或者晶圓上的一些虛擬(dummy)位置上。本發(fā)明實施例將測試電路圖案設置在晶 圓的切割道內(nèi)，用以測試鄰近芯片制程中的等離子體損傷。圖2為晶圓的俯視圖。晶圓由 多個芯片101組成，而芯片101間則以切割道102相隔。晶圓上有多少顆芯片，則切割道上 就設有多少組測試電路結構。顯然，芯片上互連金屬層的層數(shù)，是根據(jù)具體應用而定的，7層金屬互連層是現(xiàn)有 比較常見的，當然也可以為5層，或者其它金屬互連層。晶圓上的主電路圖案和測試電路結構是同時制作形成的，主電路圖案和其鄰近的 測試電路結構具有相同的金屬層數(shù)，而且主電路圖案和測試電路結構中的MOSFET也相同。具體地，本發(fā)明具體實施例中，主電路圖案具有7層金屬互連層和1個M0SFET，那 么每組測試電路結構包括8套測試電路圖案，這8套測試電路圖案中的MOSFET結構相同， 金屬互連層結構也相同。每套測試電路圖案包括形成在半導體襯底上的平行排列的兩列Ml 至M7金屬互連層，其中一列金屬互連層的Ml即底層與MOS場效應管的柵極電性連接，另一 列金屬互連層的M7，即另一列的頂層金屬互連層與測試襯墊(Testing Pad,TP)連接，測試 襯墊用以通過探針在其上施加電壓，從而探測MOS場效應管的漏電流。圖3(a)至圖3(h)為本發(fā)明實施例中8套測試電路圖案的結構示意圖。下面對8套測試電路圖案逐一進行說明。如圖3(a)所示，稱為第8套測試電路圖案，平行排列的兩列Ml至M7金屬互連層， 將左側的Ml至M7金屬互連層稱之為第一列金屬互連層，將右側的Ml至M7金屬互連層稱之 為第二列金屬互連層。第一列金屬互連層的M7與測試襯墊連接，測試襯墊用以通過探針在 其上施加電壓，從而探測MOS場效應管的漏電流。金屬層的面積越大，在制作時收集的等離 子體電荷也就越多，由于第二列金屬互連層的Ml與MOS場效應管相連接，為了防止第二列 金屬互連層上收集過多的等離子體電荷，傳導至MOS場效應管，導致MOS場效應管的柵氧化 層被擊穿，所以第一列金屬互連層的每層金屬層面積，要遠比第二列金屬互連層的面積大， 用以作為天線結構(antenna structure)，在制作過程中收集盡可能多的等離子體電荷。具 體地，第一列金屬互連層的測試襯墊以及金屬互連層的俯視面積為55微米X 55微米，相比 之下，第二列金屬互連層的俯視面積都可以忽略不計。保護二極管(protect diode, PD)與第一列7層金屬互連層Ml相連接，其中PD為 二極管。MOS場效應管的形成為現(xiàn)有的公知技術，包括在半導體襯底100上形成的柵極101、 柵氧化層102、源極103和漏極104。MOS場效應管分為NMOS管和PMOS管。如果該圖右側 是NMOS管，則半導體襯底上為P阱，在P阱的小區(qū)域內(nèi)進行N型注入，使該PD處的N型區(qū) 域與P阱形成一個PN結，即形成一個以阱為P型的二極管，并用導線將PD與互連金屬層連 接起來。反之，也相同，如果該圖右側是PMOS管，則半導體襯底上為N阱，在N阱的小區(qū)域 內(nèi)進行P型注入，使該PD處的P型區(qū)域與N阱形成一個PN結，即形成一個以阱為N型的二 極管，并用導線將PD與互連金屬層連接起來。圖3 (a)右側是NMOS管，二極管與第一列金 屬互連層Ml相連接時，連接方式如圖3(a)所示，二極管的N型區(qū)域為N極，P阱為P極，N 極與第一列金屬互連層Ml相連接。在測試襯墊上施加正的測試電壓時，二極管反偏，電流 經(jīng)過第二列金屬互連層，測試MOS場效應管的柵極電流。另夕卜，圖3(a)中，金屬電連接線(Metal Jump) 106將兩列金屬互連層中的頂層金 屬層M7電性連接起來。Metal Jump就是比較細的金屬線，在制作形成金屬層M7時同時形 成，用于作為兩列金屬層之間的電連接。其實，Metal Jump連接兩列金屬互連層中的任意 相應層都能夠達到本發(fā)明的測試目的，具體測試方法，在介紹完測試電路圖案后再進行詳 細說明。圖3(a)的測試電路圖案形成方法包括以下步驟步驟31、在半導體襯底100上形成淺溝槽隔離區(qū)105，用于隔離每套測試電路圖 案；以形成NMOS場效應管為例，通過P型離子注入工藝，在半導體襯底上形成P阱，然后在 半導體襯底100表面采用沉積、刻蝕工藝依次形成柵氧化層102和柵極101，接著以柵極 101為掩膜進行N型離子注入，形成源極103和漏極104 ；在形成NMOS場效應管的同時形成 二極管，所述二極管包括N極和P極，P阱即為P極，在P阱的小區(qū)域內(nèi)進行N型注入，所形 成的N型區(qū)域為N極。步驟32、在步驟31所形成的結構表面沉積第一介質(zhì)層，然后對介質(zhì)層進行刻蝕， 在柵極101和二極管的N極的上方分別形成與后續(xù)金屬互連層相連接的通孔，接著在通孔 內(nèi)沉積金屬，填充了金屬的通孔用于分別將二極管的N極和第一列金屬互連層Ml、將柵極 101和第二列金屬互連層Ml連接起來。
步驟33、形成后續(xù)的兩列Ml至M7金屬互連層。第一列金屬互連層的Ml和第二列金屬互連層的Ml同時形成，先在第一介質(zhì)層的 表面沉積第二介質(zhì)層，然后對第二介質(zhì)層進行刻蝕，形成第一列金屬互連層Ml的溝槽和連 接孔，所述第一列金屬互連層Ml的溝槽和連接孔通過通孔與二極管的N極相連接，同時形 成第二列金屬互連層Ml的溝槽和連接孔，所述第二列金屬互連層Ml的溝槽和連接孔通過 通孔與NMOS場效應管的柵極相連接，再在溝槽和連接孔內(nèi)填充金屬形成第一列金屬互連 層Ml和第二列金屬互連層Ml。按照同樣的方法，依次形成第一列金屬互連層和第二列金屬互連層的Ml至M7金屬互連層。需要注意的是，在形成第一列金屬互連層的M7和第二列金屬互連層的M7的同時， 兩者之間的金屬不需要刻蝕斷開，形成Metal Jumpl06，用于連接第一列金屬互連層的M7 和第二列金屬互連層的M7。如圖3(b)所示，與圖3(a)不同的是，在該圖中沒有制作二極管。仍然包括兩列Ml 至M7的金屬互連層，分別為第一列Ml至M7金屬互連層，和第二列Ml至M7金屬互連層， Metal JumplOe連接兩列金屬互連層中的頂層金屬層M7。還包括形成在第一列金屬互連層 的M7上的測試襯墊，用以通過探針在其上施加電壓，從而探測與第二列金屬互連層的Ml相 連接的MOS場效應管的漏電流。圖3(b)至圖3(h)，分別稱為第一套測試電路圖案，至第七套測試電路圖案，是在 沒有制作二極管的情況下，改變Metal Jumpl06所在的金屬層數(shù)，仍然包括兩列Ml至M7的 金屬互連層，分別為第一列Ml至M7金屬互連層，和第二列Ml至M7金屬互連層。圖3 (c) 中Metal Jump 106連接兩列金屬互連層中的M6 ；圖3(d)中Metal Jump 106連接兩列金屬 互連層中的M5 ；圖3(e)中Metal Jump 106連接兩列金屬互連層中的M4 ；圖3 (f)中Metal Jumpl06連接兩列金屬互連層中的M3 ；圖3(g)中MetalJump 106連接兩列金屬互連層中的 M2;圖3(h)中Metal Jump 106連接兩列金屬互連層中的Ml。還包括形成在第一列金屬互 連層的M7上的測試襯墊，用以通過探針在其上施加電壓，從而探測與第二列金屬互連層的 Ml相連接的MOS場效應管的漏電流。上述為每組測試電路結構中的8套電路圖案的結構示意圖，下面根據(jù)這8套測試 電路圖案，對等離子體損傷的具體來源進行判斷。首先，通過探針在圖3(a)和圖3(b)的測試襯墊上分別施加電壓，進行漏電流測試。由于圖3(a)中二極管與面積較大的第一列金屬互連層的Ml相連接，所以在制作 MOS場效應管和后續(xù)Ml至M7的每層金屬互連層時，等離子體電荷經(jīng)過第一列金屬互連層， 然后由二極管導走，即二極管起到保護電極的作用。所以說后段制作中，等離子體電荷都不 會在金屬層表面積累，而是通過二極管直接導走。如果此時在該圖中的測試襯墊上施加電 壓，得到較小的柵極電流，即MOS場效應管的柵氧化層沒有被遂穿，而在圖3(b)中測試襯墊 上施加電壓，得到大的柵極電流，即MOS場效應管的柵氧化層被遂穿，則說明后段制作中出 現(xiàn)問題。由于圖3(b)中，Metal Jumpl06連接兩列金屬互連層中的頂層金屬層M7，說明后 段制作金屬層M7時，大量的等離子體電荷在第一列的金屬互連層M7上積累，這些等離子體 電荷如果傳導到MOS場效應管的柵氧化層，可以將柵氧化層擊穿，也就是說等離子體損傷來源于后段制程的金屬層M7。當Metal Jumpl06連接兩列金屬互連層中的頂層金屬層M7 時，大量等離子體電荷從第一列金屬互連層M7上，由Metal Jump 106流經(jīng)第二列金屬互連 層，至MOS場效應管，導致MOS場效應管的柵氧化層被遂穿，所以對3 (b)進行測試時會出現(xiàn) 大的漏電流。這里將測試時出現(xiàn)較小的柵極電流，柵極沒有被擊穿稱為“好”，而將測試時出現(xiàn) 大的柵極電流，柵極被擊穿稱為“壞”。不同的M0SFET，其未被擊穿的柵極電流也是不同的， MOSFET的柵氧化層厚度越薄，則未被擊穿時的柵極電流要比柵氧化層較厚的MOSFET的大， 以本發(fā)明實施例中的MOSFET為例，則對于大于10皮安，即大于10_"安培數(shù)量級的柵極電 流認為是被擊穿的。如果圖3(a)中測試為“好”，而且圖3(b)中測試仍然為“好”，則對圖3 (c)進行 測試，如果圖3(c)測試為“壞”，認為等離子體損傷來源于后段制程的金屬層M6。當Metal Jump連接兩列金屬互連層中的M6時，大量等離子體電荷從第一列金屬互連層M6上，由 Metal Jump流經(jīng)第二列金屬互連層，至MOS場效應管，導致MOS場效應管的柵氧化層被遂 穿，所以對3(c)進行測試時會出現(xiàn)大的漏電流。以此類推，對圖3(d)至3(h)中的圖案依次進行測試，哪套電路測試圖案得到的漏 電流較大，則說明該套電路測試圖案中，Metal Jump所連接的金屬層在利用等離子體技術 制作時出現(xiàn)問題。需要注意的是，測試3(b)至3(h)中的圖案時，一定要依次按順序進行測試，在確 定前圖“好”的情況下，再對后圖進行測試，才能夠準判斷確問題的來源。如果圖3 (a)中測試為“壞”，則說明MOS場效應管本身制作時就受到等離子體的損 傷。由于MOS場效應管本身受到損傷，即柵氧化層被擊穿，則對圖3(b)至圖3(h)中圖案進 行測試時，柵極電流肯定都很大，即為“壞”。需要說明的是，根據(jù)金屬互連層的增加或者減少，測試電路圖案的套數(shù)也隨之增 加或者減少。而且一個芯片中的MOS場效應管有多個種類，各種MOS場效應管的柵氧化層的 承受能力也各不相同，那么在測試電路圖案中就需要增加各種MOS場效應管，如果仍然是7 層金屬互連層，則每增加一種MOS場效應管，就需要增加8套測試電路圖案。本發(fā)明具體實施例是以具有7層金屬互連層和1個MOSFET為例進行說明，當具有 N層金屬互連層和1個MOSFET時，測試電路結構的構成原理和測試方法，與實施例相同，每 組電路結構包括N+1套測試電路圖案，N為大于等于1的整數(shù)；其中，N套測試電路圖案中，每套測試電路圖案包括在半導體襯底上形成的第一列具有N層的金屬互連層和 第二列具有N層的金屬互連層、一金屬氧化物半導體場效應管M0SFET、一測試襯墊和一金 屬電連接線Metal Jump，所述第二列具有N層的金屬互連層的底層與MOSFET的柵極電性連 接；所述第一列具有N層的金屬互連層的頂層與測試襯墊電性連接；每套測試電路圖案中Metal Jump電性連接第一列金屬互連層和第二列金屬互連 層，第m套測試電路圖案的Metal Jump的兩端分別電性連接第一列金屬互連層的第m層和 第二列金屬互連層的第m層；m為小于等于N且大于等于1的整數(shù)；第N+1套測試電路圖案包括在半導體襯底上形成的第一列具有N層的金屬互連層 和第二列具有N層的金屬互連層、一 M0SFET、測試襯墊、一 Metal Jump和一個二極管，所述第二列具有N層的金屬互連層的底層與MOSFET的柵極電性連接；所述第二列具有N層的金 屬互連層的頂層與測試襯墊電性連接；所述第一列具有N層的金屬互連層的底層與二極管 電性連接；所述Metal Jump的兩端分別電性連接第一列金屬互連層第χ層和第二列金屬互 連層的第χ層，χ為小于等于N且大于等于1的整數(shù)；所述晶圓上包括芯片和位于芯片側邊的切割道內(nèi)，用于判斷芯片等離子體損傷 來源的電路結構，所述電路結構和芯片中的金屬互連層數(shù)相同；所述電路結構和芯片中的 MOSFET 相同。測試方法具體為對第N+1套測試電路圖案的測試襯墊施加電壓，當?shù)贜+1套測試電路圖案的柵極 被擊穿，則等離子體損傷來源于MOSFET本身；否則，對第N套至第1套測試電路圖案的測試襯墊依次施加電壓進行測試，當?shù)趍 套測試電路圖案的柵極沒有被擊穿，而第m-1套測試電路圖案的柵極被擊穿，則等離子體 損傷來源于m-1層金屬互連層。以上所述，僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護范圍。凡在 本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護 范圍之內(nèi)。
權利要求
1.一種判斷等離子體損傷來源的電路結構，當金屬互連層為N層時，每組電路結構包 括N+1套測試電路圖案，N為大于等于1的整數(shù)；其中，N套測試電路圖案中，每套測試電路圖案包括在半導體襯底上形成的第一列具有N層的金屬互連層和第二 列具有N層的金屬互連層、一金屬氧化物半導體場效應管M0SFET、一測試襯墊和一金屬電 連接線Metal Jump，所述第二列具有N層的金屬互連層的底層與MOSFET的柵極電性連接； 所述第一列具有N層的金屬互連層的頂層與測試襯墊電性連接；每套測試電路圖案中Metal Jump電性連接第一列金屬互連層和第二列金屬互連層，第 m套測試電路圖案的Metal Jump的兩端分別電性連接第一列金屬互連層的第m層和第二列 金屬互連層的第m層；m為小于等于N且大于等于1的整數(shù)；第N+1套測試電路圖案包括在半導體襯底上形成的第一列具有N層的金屬互連層和第 二列具有N層的金屬互連層、一 M0SFET、測試襯墊、一 Metal Jump和一個二極管，所述第二 列具有N層的金屬互連層的底層與MOSFET的柵極電性連接；所述第二列具有N層的金屬互 連層的頂層與測試襯墊電性連接；所述第一列具有N層的金屬互連層的底層與二極管電性 連接；所述Metal Jump的兩端分別電性連接第一列金屬互連層第χ層和第二列金屬互連層 的第χ層，χ為小于等于N且大于等于1的整數(shù)；所述晶圓上包括芯片和位于芯片側邊的切割道內(nèi)，用于判斷芯片等離子體損傷來源的 電路結構，所述電路結構和芯片中的金屬互連層數(shù)相同；所述電路結構和芯片中的MOSFET 相同。
2.如權利要求1所述的結構，其特征在于，N+1套測試電路圖案中的MOSFET結構相同； N+1套測試電路圖案中的N層金屬互連層結構相同。
3.如權利要求2所述的結構，其特征在于，第一列金屬互連層的每層金屬層面積比第 二列金屬互連層的每層金屬層面積大。
4.如權利要求3所述的結構，其特征在于，當MOSFET為NMOS時，二極管的N極與第一 列具有N層的金屬互連層的底層電性連接；當MOSFET為PMOS時，二極管的P極與第一列具 有N層的金屬互連層的底層電性連接。
5.如權利要求4所述的結構，其特征在于，每層金屬互連層包括溝槽和連接孔。
6.一種利用如權利要求1所述的電路結構判斷等離子體損傷來源的方法，該方法包括對第N+1套測試電路圖案的測試襯墊施加電壓，當?shù)贜+1套測試電路圖案的柵極被擊 穿，則等離子體損傷來源于MOSFET本身；否則，對第N套至第1套測試電路圖案的測試襯墊依次施加電壓進行測試，當?shù)趍套測 試電路圖案的柵極沒有被擊穿，而第m-1套測試電路圖案的柵極被擊穿，則等離子體損傷 來源于m-1層金屬互連層，N為大于等于1的整數(shù)，m為小于等于N且大于等于1的整數(shù)。
7.如權利要求6所述的方法，其特征在于，所述柵極被擊穿的電流大于10—11安培數(shù)量級。
全文摘要
本發(fā)明公開了一種判斷等離子體損傷來源的電路結構，當金屬互連層為N層時，每組電路結構包括N+1套測試電路圖案，N為大于等于1的整數(shù)。本發(fā)明還公開了一種根據(jù)所述電路結構判斷等離子體損傷來源的方法，采用本發(fā)明的結構和方法，能夠判斷等離子體損傷來源于哪一道工藝。
文檔編號G01R31/02GK102042997SQ20091019767
公開日2011年5月4日 申請日期2009年10月23日 優(yōu)先權日2009年10月23日
發(fā)明者吳永堅, 甘正浩, 鄭凱, 郭銳 申請人:中芯國際集成電路制造(上海)有限公司