專利名稱：用來(lái)防止掃描移位期間的峰值功率問(wèn)題的電路系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例一般涉及掃描技術(shù)。
扭旦 冃私
掃描設(shè)計(jì)在用于數(shù)字電路的面向測(cè)試的設(shè)計(jì)(DFT)中使用。掃描設(shè) 計(jì)提供測(cè)試接入以改進(jìn)待測(cè)器件(DUT)的可測(cè)試性并降低測(cè)試成本。在 現(xiàn)有技術(shù)圖1中描述了掃描設(shè)計(jì)的示例。掃描設(shè)計(jì)的目的是提供測(cè)試接入 以增加組合電路的可測(cè)試性。掃描設(shè)計(jì)可用掃描寄存器替換普通內(nèi)部寄存 器。掃描寄存器向普通寄存器添加被成為掃描路徑的信號(hào)路徑，從而可直 接從外部訪問(wèn)該普通寄存器。如果掃描啟用(SE)信號(hào)被設(shè)置成例如邏輯 高信號(hào)(可稱為1)，則掃描路徑有效?；蛘?，普通路徑被選擇，且掃描寄 存器起普通寄存器的作用。掃描寄存器的掃描路徑以串行方式連接，以形 成被稱為掃描鏈的移位寄存器。因?yàn)橛脕?lái)加載和卸載掃描鏈的時(shí)間占據(jù)了 全部測(cè)試時(shí)間，所以可以有并聯(lián)的多個(gè)掃描鏈以減少測(cè)試時(shí)間?？赏ㄟ^(guò)諸 如內(nèi)建的自檢(BIST)之類的片上測(cè)試電路系統(tǒng)在內(nèi)部接入掃描鏈，禾n/或 通過(guò)外部測(cè)試儀接入掃描鏈。
參考圖1，集成電路芯片中的組件IO包括包括掃描鏈14，其包括耦合 至組合邏輯18中的電路的多路復(fù)用器20-l…20-N和寄存器(諸如觸發(fā)器) 22-1...22-N。寄存器22-l…22-N由時(shí)鐘信號(hào)CLK進(jìn)行時(shí)鐘控制。首先，選 擇掃描路徑(SE=1)，且將輸入測(cè)試圖形(SI)移至掃描鏈中以初始化掃 描寄存器。寄存器22- 1...22-N的輸出對(duì)諸如邏輯門(mén)30、 36以及40中的一 個(gè)或多個(gè)之類的組合邏輯有效。第二，選擇普通功能路徑，而且強(qiáng)制初級(jí) 輸入(PI)。然后，測(cè)量初級(jí)輸出(PO)并與期望輸出比較。將諸如門(mén)30、 36、 40和/或42的輸出之類的組合邏輯18的某些輸出提供作為多路復(fù)用器 20-1...20-N的0輸入，當(dāng)SE=0時(shí)，多路復(fù)用器20-1...20-N將他們提供給寄存器22-l…22-N的輸入端。應(yīng)用時(shí)鐘(CLK)脈沖以將組合邏輯18的測(cè) 試響應(yīng)捕獲到寄存器中。然后選擇掃描路徑(SE=1)，并當(dāng)移入下一輸入 測(cè)試圖形時(shí)，將測(cè)試響應(yīng)(測(cè)試向量)移出(掃描輸出SO)。將所獲得的 測(cè)試響應(yīng)SO與期望響應(yīng)比較，以確定DUT是好還是壞。此過(guò)程重復(fù)直到 使用了所有測(cè)試圖形。當(dāng)SE=1時(shí)為掃描輸入周期，而當(dāng)SE=0時(shí)為捕獲周 期。
圖2示出包括如圖1的掃描鏈中所示的多個(gè)多路復(fù)用器和寄存器的掃 描鏈部分46和用來(lái)接收掃描鏈部分46的輸出并保持該輸出直到時(shí)鐘轉(zhuǎn)變 為低的鎖定鎖存器48。鎖定鎖存器用來(lái)容許最多例如半個(gè)時(shí)鐘周期的時(shí)鐘 偏移。
在現(xiàn)有技術(shù)的圖3中示出了在掃描移位期間的峰值功率問(wèn)題，圖3包 括由CLK1信號(hào)進(jìn)行時(shí)鐘控制的一個(gè)鏈中的寄存器52-1、 52-2以及52-3， 和由CLK2信號(hào)進(jìn)行時(shí)鐘控制的另一掃描鏈中的寄存器54-1和54-2，每一 個(gè)寄存器均耦合到組合邏輯50。(由于空間有限，沒(méi)有示出多路復(fù)用器。) 當(dāng)然，這些鏈可以更大。當(dāng)掃描鏈被加載時(shí)，可將可能過(guò)多數(shù)量的轉(zhuǎn)變從 掃描寄存器注入組合邏輯器中。那些注入的轉(zhuǎn)變會(huì)引起邏輯門(mén)的輸出切換， 并在DUT內(nèi)產(chǎn)生更多轉(zhuǎn)變。
轉(zhuǎn)變的產(chǎn)生需要從電源電壓(VDD)供給的功率。這樣過(guò)多的瞬時(shí)功 率需求會(huì)產(chǎn)生如圖4中所示的供電電壓噪聲。所得的供電電壓噪聲會(huì)改變 DUT的工作頻率，而且會(huì)引起諸如保持時(shí)間違規(guī)之類的時(shí)序問(wèn)題。所得的 時(shí)序問(wèn)題會(huì)使想要的測(cè)試功能失效，而且引起錯(cuò)誤的測(cè)試決策。
為幫助解決此問(wèn)題，諸如圖3中的現(xiàn)有技術(shù)組件提供不同相位(在不 同時(shí)間)的掃描移位時(shí)鐘，這稱為時(shí)鐘偏移。例如，在圖5中，移位時(shí)鐘 CLK1、 CLK2、 ...CLKn在不同時(shí)刻具有上升沿。然而，現(xiàn)有技術(shù)電路并未 有效地使用時(shí)鐘偏移。
概述
在某些實(shí)施例中， 一種芯片包括第一和第二掃描鏈部分，它們分別包 括寄存器和多路復(fù)用器，該多路復(fù)用器用來(lái)在掃描輸入周期期間向寄存器提供掃描輸入信號(hào)，且在捕獲周期期間提供捕獲到的輸出信號(hào)。該芯片還 包括用來(lái)分別向第一和第二掃描鏈部分的寄存器提供第一和第二測(cè)試時(shí)鐘 信號(hào)的電路系統(tǒng)，其中在掃描輸入周期期間，第二測(cè)試時(shí)鐘信號(hào)通過(guò)電路 系統(tǒng)中的與捕獲周期期間不同的信號(hào)路徑提供，而且在掃描輸入周期期間， 第二測(cè)試時(shí)鐘信號(hào)相對(duì)于第一測(cè)試時(shí)鐘信號(hào)偏移。
在某些實(shí)施例中， 一種芯片包括第一和第二掃描鏈部分，它們分別包 括寄存器和多路復(fù)用器，該多路復(fù)用器用來(lái)在掃描輸入周期期間向寄存器 提供掃描輸入信號(hào)，且在捕獲周期期間提供捕獲到的輸出信號(hào)。該芯片還 包括用來(lái)分別向第一和第二掃描鏈部分的寄存器提供第一和第二測(cè)試時(shí)鐘 信號(hào)的電路系統(tǒng)，其中在掃描輸入期間，第二測(cè)試時(shí)鐘信號(hào)相對(duì)于第一測(cè) 試時(shí)鐘信號(hào)偏移，而在捕獲周期期間，第一和第二測(cè)試時(shí)鐘信號(hào)對(duì)準(zhǔn)。
在某些實(shí)施例中，該芯片在測(cè)試系統(tǒng)中。
在某些實(shí)施例中， 一種方法包括通過(guò)第一測(cè)試時(shí)鐘電路產(chǎn)生第一測(cè) 試時(shí)鐘信號(hào)；以及延時(shí)來(lái)自第一測(cè)試時(shí)鐘電路的信號(hào)。該方法還包括通過(guò) 提供捕獲時(shí)鐘信號(hào)或來(lái)自第一測(cè)試時(shí)鐘電路的延時(shí)信號(hào)作為第二測(cè)試時(shí)鐘 信號(hào)來(lái)產(chǎn)生第二測(cè)試時(shí)鐘信號(hào)。該方法還包括向第一掃描鏈部分的寄存器 提供第一測(cè)試時(shí)鐘信號(hào)，并向第二掃描鏈部分的寄存器提供第二測(cè)試時(shí)鐘 信號(hào)。
描述并要求保護(hù)其它實(shí)施例。


通過(guò)參考用來(lái)說(shuō)明本發(fā)明的實(shí)施例的以下描述和附圖，可理解本發(fā)明 的實(shí)施例。然而，本發(fā)明不限于這些附圖的細(xì)節(jié)。
圖1是包括掃描鏈和組合邏輯的現(xiàn)有技術(shù)組件的框圖表示。 圖2是現(xiàn)有技術(shù)的掃描鏈部分和鎖定鎖存器的框圖表示。 圖3是包括掃描鏈和組合邏輯的現(xiàn)有技術(shù)組件的框圖表示。
圖4是與圖3的組件有關(guān)的供電電壓噪聲的表示。 圖5示出現(xiàn)有技術(shù)的掃描移位安排。
圖6是根據(jù)本發(fā)明的某些實(shí)施例的用來(lái)提供第一和第二測(cè)試時(shí)鐘信號(hào)的測(cè)試時(shí)鐘電路系統(tǒng)的框圖表示。
圖7是根據(jù)本發(fā)明的某些實(shí)施例的用來(lái)提供第一和第二測(cè)試時(shí)鐘信號(hào) 的第一和第二測(cè)試時(shí)鐘電路的框圖表示。
圖8是根據(jù)本發(fā)明的某些實(shí)施例的用來(lái)提供第一和第二測(cè)試時(shí)鐘信號(hào) 的第一和第二測(cè)試時(shí)鐘電路以及時(shí)鐘發(fā)生電路的框圖表示。
圖9是根據(jù)本發(fā)明的某些實(shí)施例的用來(lái)提供第一和第二測(cè)試時(shí)鐘信號(hào)
的第一和第二測(cè)試時(shí)鐘電路以及控制信號(hào)鎖存器的框圖表示。
圖IO示出根據(jù)本發(fā)明的某些實(shí)施例的掃描移位安排。
圖11是根據(jù)本發(fā)明的某些實(shí)施例的用來(lái)提供第一和第二測(cè)試時(shí)鐘信 號(hào)的第一和第二測(cè)試時(shí)鐘電路以及控制信號(hào)鎖存器的框圖表示。
圖12是根據(jù)本發(fā)明的某些實(shí)施例的掃描鏈部分和鎖定鎖存器的框圖 表示。
圖13是根據(jù)本發(fā)明的某些實(shí)施例的耦合到組合邏輯和測(cè)試時(shí)鐘電路 的掃描鏈部分(SCS)的框圖表示。
圖14和15分別是首先根據(jù)本發(fā)明的某些實(shí)施例的耦合到外部測(cè)試儀 的芯片的框圖表示。
詳細(xì)描述
參考圖6，電路系統(tǒng)60向掃描鏈部分(諸如圖13中所示)中的時(shí)鐘 寄存器提供第一和第二測(cè)試時(shí)鐘信號(hào)TCLK1和TCLK2。 TCLK1信號(hào)是導(dǎo) 線62上的CLK1信號(hào)，它在掃描輸入周期期間表示掃描移位時(shí)鐘信號(hào)，且 在捕獲周期期間表示捕獲時(shí)鐘。TCLK2信號(hào)由測(cè)試時(shí)鐘電路78提供，測(cè) 試時(shí)鐘電路78包括延時(shí)值為K2 (它是某些時(shí)間量，諸如半時(shí)鐘周期的一 部分)的延時(shí)電路82。作為示例，延時(shí)電路82可包括時(shí)鐘緩沖器、均勻的 一系列反相器或其它延時(shí)單元。延時(shí)電路82接收導(dǎo)線卯上的TCLK1信號(hào)。 多路復(fù)用器88接收延時(shí)電路82的輸出和導(dǎo)線64上的時(shí)鐘信號(hào)2(CLK2)。 當(dāng)掃描啟用信號(hào)在掃描輸入周期期間為1 (例如高)時(shí)，多路復(fù)用器88將 來(lái)自延時(shí)電路82的輸出提供作為T(mén)CLK2信號(hào)。因此，延時(shí)電路82的輸出 被稱為掃描移位時(shí)鐘(SCLK2)。當(dāng)掃描啟用信號(hào)在捕獲周期期間為0 (例如低)時(shí)，多路復(fù)用器88將CLK2信號(hào)提供作為T(mén)CLK2信號(hào)。因此，CLK2 信號(hào)被稱為捕獲時(shí)鐘信號(hào)(CCLK2)。
由于延時(shí)電路82引起的延時(shí)，TCLK2在掃描輸入周期期間相對(duì)于 TCLK1偏移，但在捕獲周期期間，當(dāng)多路復(fù)用器88選擇CCLK2信號(hào)時(shí)， 只要CLK1和CLK2對(duì)準(zhǔn)，貝U TCLK1和TCLK2對(duì)準(zhǔn)。信號(hào)CLK1和CLK2 可發(fā)源于公共信號(hào)，因?yàn)槌休d的導(dǎo)體接合(如圖8中所示)，或者它們可 被電路系統(tǒng)分開(kāi)?？扇Q于實(shí)現(xiàn)方式對(duì)準(zhǔn)或不對(duì)準(zhǔn)CLK1與CLK2。此外， 如圖6中可見(jiàn)，TCLK2在掃描輸入周期期間(導(dǎo)線62至導(dǎo)線90至延時(shí)電 路82至多路復(fù)用器88)由與接收周期期間(導(dǎo)線64至多路復(fù)用器88)不 同的信號(hào)路徑提供。
圖7示出用來(lái)提供第一和第二測(cè)試時(shí)鐘信號(hào)TCLK1和TCLK2的電路 系統(tǒng)74。 TCLK1信號(hào)由第一測(cè)試時(shí)鐘電路76提供，該第一測(cè)試時(shí)鐘電路 76包括延時(shí)值為K1 (它是某些時(shí)間量，諸如半時(shí)鐘周期的一部分)的延時(shí) 電路80。延時(shí)電路80接收導(dǎo)線68上的掃描移位時(shí)鐘信號(hào)(SCLK)。延時(shí) 電路80的輸出被稱為第一掃描移位時(shí)鐘信號(hào)(SCLK1)，以將其區(qū)別于第 二掃描移位時(shí)鐘信號(hào)(SCLK2)。多路復(fù)用器86接收延時(shí)電路80的輸出 和導(dǎo)線66上的第一捕獲時(shí)鐘信號(hào)(CCLK1)。第二測(cè)試時(shí)鐘電路78包括 具有延時(shí)K2的延時(shí)電路82， K2可與K1相同或不同(更高或更低)。延 時(shí)電路82在導(dǎo)線90上接收來(lái)自第一測(cè)試時(shí)鐘電路76的信號(hào)。在圖7中示 出兩個(gè)示例。作為第一示例，在導(dǎo)線90上將延時(shí)電路80的輸出處的SCLK1 提供給延時(shí)電路82。作為第二示例(以虛線示出)，在導(dǎo)線90上將多路復(fù) 用器86的輸出提供給延時(shí)電路82。當(dāng)掃描啟用信號(hào)在掃描輸入周期期間為 1 (例如高)時(shí)，多路復(fù)用器86傳送來(lái)自延時(shí)電路80的輸出端處的SCLK1 作為T(mén)CLK1信號(hào)，而多路復(fù)用器88傳送來(lái)自延時(shí)電路82的輸出端處的 SCLK2作為T(mén)CLK2信號(hào)。當(dāng)掃描啟用信號(hào)在捕獲周期期間為0 (例如低) 時(shí)，多路復(fù)用器86傳送CCLK1信號(hào)作為T(mén)CLK2信號(hào)，而多路復(fù)用器88 傳送導(dǎo)線64上的CCLK2信號(hào)作為T(mén)CLK2信號(hào)。
在圖7中，在掃描輸入周期期間，TCLK2相對(duì)于TCLK1偏移，但在 捕獲周期期間，只要CCXK1禾口 CCXK2對(duì)7隹，貝lj TCIJC1禾口 TCLK2對(duì)準(zhǔn)。此外，在掃描輸入周期期間(導(dǎo)線68至延時(shí)電路80至多路復(fù)用器86，和 導(dǎo)線68至延時(shí)電路80至導(dǎo)線90至延時(shí)電路82至多路復(fù)用器88)，與捕 獲周期期間(導(dǎo)線66至多路復(fù)用器86，和導(dǎo)線64至多路復(fù)用器88)，TCLK1 和TCLK2由不同的信號(hào)路徑提供。
圖8類似于圖7，其不同之處在于它示出CCLK1、 SLK以及CCLK2 信號(hào)發(fā)源于導(dǎo)線70上的公共信號(hào)CLK，該公共信號(hào)CLK是與(AND)門(mén) 96的輸出。對(duì)與門(mén)96的輸入是測(cè)試模式信號(hào)和來(lái)自時(shí)鐘發(fā)生電路98 (它 可以是鎖相環(huán)(PLL)、延時(shí)鎖定環(huán)(DLL)或其它電路)的CLK信號(hào)。 有多種其它方法來(lái)實(shí)現(xiàn)本發(fā)明的實(shí)施例。例如，某些實(shí)施例不包括與門(mén)96 和測(cè)試模式信號(hào)。
圖7表明TCLK1在SE=0時(shí)(接收周期)可被平衡，因?yàn)镃CLK1可 與CCLK2對(duì)準(zhǔn)。在圖8中，CCLK1與CCLK2對(duì)準(zhǔn)，因此它們被平衡。
圖9和11示出具有可編程延時(shí)的測(cè)試時(shí)鐘電路的示例。該編程可從串 行輸入到串行輸出串行地實(shí)現(xiàn)。取決于寄存器116 (或116-1、 116-2)的內(nèi) 容，當(dāng)SE=1時(shí)，可傳送SCLK或經(jīng)延時(shí)的SCLK作為T(mén)CLK。通過(guò)在TCLK1 中包括或避開(kāi)延時(shí)，還可控制TCLK2中的延時(shí)(或時(shí)鐘偏移量)。如果相 似的可編程性在各個(gè)測(cè)試時(shí)鐘中實(shí)現(xiàn)，則所提出的全部測(cè)試時(shí)鐘結(jié)構(gòu)可以 非常靈活地實(shí)現(xiàn)用于掃描移位的各種安排。
參考圖9，測(cè)試時(shí)鐘電路IIO包括延時(shí)電路120 (具有延時(shí)值ml)和 多路復(fù)用器124，它們中的每一個(gè)接收掃描移位時(shí)鐘信號(hào)(SCLK)。多路 復(fù)用器124由來(lái)自延時(shí)控制信號(hào)通過(guò)寄存器(鎖存器，觸發(fā)器)116的值控 制，以允許SCLK或經(jīng)延時(shí)的SLCK信號(hào)輸入多路復(fù)用器86的輸入端，多 路復(fù)用器86還接收第一捕獲時(shí)鐘信號(hào)(CCLK1)并將輸出提供至延時(shí)電路 128 (具有延時(shí)值nl)。延時(shí)控制信號(hào)和多路復(fù)用器124允許可編程的延時(shí) 量。測(cè)試時(shí)鐘電路112包括延時(shí)電路132 (具有延時(shí)值m2)，其接收導(dǎo)線 90上的來(lái)自測(cè)試時(shí)鐘電路UO的來(lái)自延時(shí)電路128之前或之后(或來(lái)自某 些其它位置)的信號(hào)。如虛線所示，在某些實(shí)施例中，電路112包括類似 于多路復(fù)用器124的多路復(fù)用器134;但在其它實(shí)施例中，它不包括多路復(fù) 用器。多路復(fù)用器88接收延時(shí)電路132或多路復(fù)用器134的輸出和第二捕獲時(shí)鐘信號(hào)(CCLK2)。在某些實(shí)施例中，多路復(fù)用器134可由觸發(fā)器116 或未在圖9中示出的另一觸發(fā)器控制。在掃描輸入周期中(掃描啟用信號(hào) 為l)，多路復(fù)用器86傳送SCLK或經(jīng)延時(shí)的SCLK，且多路復(fù)用器88傳 送延時(shí)電路132或多路復(fù)用器134的輸出，這取決于其它實(shí)現(xiàn)選擇是另外 的經(jīng)延時(shí)的SCLK信號(hào)還是與來(lái)自多路復(fù)用器86的SCLK信號(hào)基本對(duì)準(zhǔn)。 在捕獲周期中(掃描啟用信號(hào)為0)，多路復(fù)用器86傳送CCLK1，且多路 復(fù)用器88傳送CCLK2。延時(shí)電路138 (具有延時(shí)值n2)使多路復(fù)用器134 的輸出延時(shí)。在某些實(shí)施例中不包括延時(shí)電路128和138。
在某些實(shí)施例中，延時(shí)值ml +111與來(lái)自圖7和8的K1相同，而m2 +n2 與K2相同，但在其它實(shí)施例中不是這種情況。在某些實(shí)施例中，為了減少 用來(lái)實(shí)現(xiàn)延時(shí)的時(shí)鐘緩沖器的數(shù)量，可利用功能或捕獲時(shí)鐘路徑中的時(shí)鐘 緩沖器。在某些實(shí)施例中，作為特殊情況，如果1111 = 012 = 0，則所提出的 測(cè)試時(shí)鐘電路可利用現(xiàn)有的時(shí)鐘緩沖器(已在該設(shè)計(jì)中)實(shí)現(xiàn)，而且不需 要額外的緩沖器，但在其它實(shí)施例中不是這種情況。
在圖9中，在掃描輸入周期期間，TCLK2可相對(duì)于TCLK1偏移，但 在捕獲周期期間，只要CCIJC1禾口 CCXK2對(duì)準(zhǔn)，貝U TCXK1禾口 TCLK2對(duì)準(zhǔn)。 此外，TCLK1和TCLK2在掃描輸入周期期間由不同于捕獲周期期間的信 號(hào)路徑提供。
圖11類似于圖9，不同之處在于測(cè)試時(shí)鐘電路152包括由多路復(fù)用器 148接收的延時(shí)電路120-1、 120-2以及120-3，多路復(fù)用器148由通過(guò)寄存 器116-1和116-2的延時(shí)控制信號(hào)1和2控制。取決于控制信號(hào)1和2的值， 多路復(fù)用器148選擇具有ml、 m2或m3延時(shí)水平的SCLK或SCLK，這允 許比圖9更高的可編程性。測(cè)試時(shí)鐘電路112可包括類似的電路系統(tǒng)。
在圖6-9和11中，TCLK1和TCLK2是用于兩個(gè)測(cè)試時(shí)鐘域的信號(hào)。 例如，由測(cè)試時(shí)鐘電路78添加的測(cè)試時(shí)鐘域可與該設(shè)計(jì)層級(jí)內(nèi)的功能時(shí)鐘 域或局部時(shí)鐘域重合。在某些實(shí)施例中，可從最高級(jí)的單個(gè)移位時(shí)鐘 (SCLK)推導(dǎo)例如局部掃描移位時(shí)鐘SCLK1和SCLK2的集合。在某些實(shí) 施例中，各個(gè)局部時(shí)鐘可用來(lái)移位各個(gè)測(cè)試時(shí)鐘域中的掃描鏈部分?？梢?入期望的延時(shí)以偏移各個(gè)推導(dǎo)出的局部時(shí)鐘以避免并發(fā)掃描移位。在局部移位時(shí)鐘中插入的延時(shí)可以串聯(lián)方式連接以形成串聯(lián)延時(shí)鏈。在某些實(shí)施 例中，串聯(lián)鏈可實(shí)現(xiàn)順序掃描移位的安排，而且可保證在某些安排的時(shí)鐘 域中的非并發(fā)掃描移位。
圖IO示出測(cè)試時(shí)鐘TCLK1、 TCLK2…TCLKn中的不同掃描移位時(shí)鐘 信號(hào)SCLK1、 SCLK2…SLCKn。 SCLK1與SCLK2之間的相位差可為增加的 延時(shí)量(例如，增加的緩沖器數(shù)量)。SCLK1與SCLKn之間的延時(shí)可以 是總的延時(shí)量(例如總的緩沖器數(shù)量)。在某些實(shí)施例中，局部移位時(shí)鐘 路徑中的延時(shí)的串聯(lián)連接可確保掃描移位可以是非并發(fā)的。在某些實(shí)施例 中，通過(guò)在執(zhí)行下一次掃描移位之前在供電總線上設(shè)定包括小波動(dòng)的轉(zhuǎn)變 的時(shí)間，可確定該延時(shí)。通過(guò)引入延時(shí)而增加的測(cè)試時(shí)間與總測(cè)試時(shí)間相 比是可忽略的。在圖10中，SCLK1被示為與SCLK對(duì)準(zhǔn)，但可將它延時(shí)， 從而SCLK1在SCLK2的位置，而且進(jìn)一步延時(shí)SCLK2等。
當(dāng)掃描數(shù)據(jù)從一個(gè)測(cè)試時(shí)鐘域移位至其它時(shí)鐘域時(shí)，引入有意的延時(shí) 以安排掃描移位會(huì)引起保持時(shí)間違規(guī)。為防止保持時(shí)間問(wèn)題，可將諸如圖 12中所示的鎖定鎖存器164-1之類的鎖定鎖存器置于掃描鏈部分160-1的 末端。參考圖12，掃描鏈部分160-1包括多路復(fù)用器166-1...166-N，它們 將來(lái)自組合邏輯162的掃描輸入信號(hào)(SI)或捕獲輸出信號(hào)提供給寄存器 (例如觸發(fā)器)168-1...168-N。來(lái)自寄存器168-N的掃描輸出信號(hào)(可以是 SI或捕獲信號(hào))被提供給鎖定鎖存器164-1，它在TCLKIl的下一下降沿將 該信號(hào)輸出。在某些實(shí)施例中，鎖定鎖存器可幫助容許高達(dá)半個(gè)SCLK時(shí) 鐘周期的時(shí)鐘偏移。
有多種方法來(lái)實(shí)現(xiàn)具有掃描鏈部分的測(cè)試時(shí)鐘電路。例如，圖13示出 電路系統(tǒng)，其包括用來(lái)向掃描鏈部分(SCS) 160-1、 160-2、 160-3、 160-4、 160-5以及160-6(它們與邏輯162通信)和鎖定鎖存器164-1 、 164-2、 164-3、 164-4、 164-5以及164-6提供測(cè)試時(shí)鐘信號(hào)TCLK1、TCLK2、TCLK3、TCLK4、 TCLK5以及TCLK6的測(cè)試時(shí)鐘電路188-1、 188-2、 188-3、 188-4、 188-5 以及188-6。測(cè)試時(shí)鐘信號(hào)可如上所述地偏移。所提供的延時(shí)量在不同的測(cè) 試時(shí)鐘電路中可不同。在某些實(shí)施例中，測(cè)試時(shí)鐘電路188-1和/或188-4 僅僅是類似于圖6中的導(dǎo)線62的導(dǎo)線。在某些實(shí)施例中，鎖定鎖存器164-3的SO輸出是掃描鏈部分160-4的SI輸入，但在其他實(shí)施例中不是這種情 況。可按照除圖13中所示以外的順序排列掃描鏈部分。捕獲時(shí)鐘信號(hào) CCUC1、 CCLK2、 CCLK3、 CCLK4、 CCLK5以及CCUC6可發(fā)源于公共信 號(hào)(如圖8中一樣)，或它們中的兩個(gè)或多個(gè)可被電路系統(tǒng)分開(kāi)；而且它 們可對(duì)準(zhǔn)，或它們中的兩個(gè)或多個(gè)可不對(duì)準(zhǔn)(從而它們不被平衡)。在某 些實(shí)施例中，測(cè)試時(shí)鐘域可以是分層模塊內(nèi)的局部時(shí)鐘域、功能時(shí)鐘域或 任何功能時(shí)鐘域的子時(shí)鐘域。
在某些實(shí)施例中，所提出的掃描結(jié)構(gòu)抑制了向測(cè)試時(shí)鐘域掃描移位期 間的時(shí)序問(wèn)題，包括保持時(shí)間違規(guī)。因此，在這些實(shí)施例中，可局部地解 決那些時(shí)序問(wèn)題。這在層級(jí)設(shè)計(jì)環(huán)境中是顯著優(yōu)點(diǎn)，在該層級(jí)設(shè)計(jì)環(huán)境中 時(shí)序問(wèn)題可在設(shè)計(jì)層級(jí)內(nèi)局部地解決。
圖13可顯示兩個(gè)并發(fā)的順序掃描移位安排。測(cè)試時(shí)鐘域1、 2以及3 中的掃描移位有次序而且非并發(fā)，類似于域4、 5以及6。然而，那兩個(gè)順 序掃描移位安排可以是并發(fā)的。通過(guò)施加順序約束，可使并發(fā)的順序掃描 移位安排成為順序的。例如，如果TCLK3連接至TCC 188-4的輸入端(或 者TCLK6連接至TCC 188-1)，則兩個(gè)并發(fā)的順序掃描移位安排可變成單 個(gè)順序安排。
以下概括了可用于某些實(shí)施例的時(shí)序時(shí)鐘電路插入。在其它實(shí)施例中 可使用其它技術(shù)。
1. 建立測(cè)試時(shí)鐘域
2. 安排用于掃描移位的測(cè)試時(shí)鐘域
3. 對(duì)于每一組掃描鏈部分，確定移位時(shí)鐘路徑(TM4且SE4)中所需 的時(shí)鐘延時(shí)，并確定局部域
4. 在移位時(shí)鐘路徑中插入所確定的時(shí)鐘延時(shí)
5. 在SE=0的情況下使功能和掃描移位時(shí)鐘平衡
6. (可選)通過(guò)在功能或捕獲時(shí)鐘樹(shù)中使用時(shí)鐘緩沖器優(yōu)化插入的延
時(shí)
有關(guān)這些項(xiàng)目，可結(jié)合某些實(shí)施例使用以下信息，但對(duì)于其它實(shí)施例 它不是必需的。首先，通過(guò)插入所提出的測(cè)試時(shí)鐘電路(TCC)可建立測(cè)試時(shí)鐘域。TCC的輸出端將時(shí)鐘提供給測(cè)試時(shí)鐘域。如果建立測(cè)試時(shí)鐘域， 則可安排它們用于掃描移位?？蓪y(cè)試時(shí)鐘域劃分成有順序的測(cè)試時(shí)鐘域 集合。通過(guò)在移位時(shí)鐘路徑中插入時(shí)鐘緩沖器可使各組測(cè)試時(shí)鐘域有順序。 安排好的移位時(shí)鐘可以串聯(lián)方式連接，以確保非并發(fā)掃描移位。在插入延
時(shí)之后所得的時(shí)鐘樹(shù)電路系統(tǒng)可在圖7-9和11中示出，且僅緩沖器被插入
移位時(shí)鐘路徑。在插入延時(shí)之后，在不考慮移位時(shí)鐘的情況下，可平衡功
能和捕獲時(shí)鐘。這可通過(guò)在SE=0時(shí)約束CTS (時(shí)鐘樹(shù)合成)來(lái)實(shí)現(xiàn)，如以 上提到地。CTS放置時(shí)鐘樹(shù)緩沖器以平衡功能時(shí)鐘樹(shù)或時(shí)鐘路徑。一旦CTS 完成，移位時(shí)鐘路徑中插入的時(shí)鐘緩沖器可被功能時(shí)鐘路徑中可用的時(shí)鐘 緩沖器代替，如圖9和11中所示。在優(yōu)化之后需要少量增加的CTS運(yùn)行， 以確保CTS結(jié)果的有效性。在某些實(shí)施例中，因?yàn)椴恍枰胶庖莆粫r(shí)鐘， 所以在捕獲時(shí)鐘樹(shù)的合成期間可忽略移位時(shí)鐘。因?yàn)樵跁r(shí)鐘樹(shù)綜合(CTS) 期間可忽略移位時(shí)鐘，所以所提出的電路不需要使CTS和下層設(shè)計(jì)流程復(fù) 雜。如上所述，并非所有實(shí)施例均需要以上這些細(xì)節(jié)。
峰值功率問(wèn)題的不正確處理會(huì)引起時(shí)序問(wèn)題，從而導(dǎo)致不正確測(cè)試決 策。它還會(huì)引起諸如片上系統(tǒng)(SOC)器件之類的大系統(tǒng)芯片中的功率故 障。在某些實(shí)施例中，所提出的解決方案通過(guò)避免并發(fā)掃描移位來(lái)降低峰 值功率。在某些實(shí)例中，為實(shí)現(xiàn)較低峰值功率，捕獲時(shí)鐘可與移位時(shí)鐘分 離。而且在移位時(shí)鐘路徑中實(shí)施峰值功率降低安排。該安排對(duì)捕獲時(shí)鐘路 徑無(wú)影響。通過(guò)使用時(shí)鐘緩沖器或延時(shí)單元使掃描移位時(shí)鐘偏移可實(shí)現(xiàn)該 安排。而且，在某些實(shí)施例中，延時(shí)的極端精確性并不重要，而且可使用 其延時(shí)大到足以避免并發(fā)掃描移位的任何小時(shí)鐘緩沖器。不過(guò)，其它實(shí)施 例使用特殊的時(shí)鐘緩沖器。
圖14示出具有芯片214的系統(tǒng)210，該芯片214包括組合邏輯222和 掃描鏈電路系統(tǒng)224 (例如類似于圖13的掃描鏈電路系統(tǒng))。掃描鏈電路 系統(tǒng)224從測(cè)試圖形發(fā)生器218接收SI信號(hào)，并將輸出信號(hào)提供給分析電 路系統(tǒng)228。分析電路系統(tǒng)228的結(jié)果可通過(guò)芯片接口 234提供給外部測(cè)試 儀216。
圖15示出具有芯片252的系統(tǒng)250，該芯片252包括組合邏輯222和掃描鏈電路系統(tǒng)224。掃描鏈電路系統(tǒng)224從外部測(cè)試儀256中的測(cè)試圖形 發(fā)生器262接收SI信號(hào)，并通過(guò)芯片接口 254將輸出信號(hào)提供給外部測(cè)試 儀216中的分析電路系統(tǒng)228。
本發(fā)明不限于任何特定的信令技術(shù)或協(xié)議。例如，信令可以是單端的 或差分的。該信令可包括僅兩個(gè)電壓電平或兩個(gè)以上電壓電平。該信令可 以是單數(shù)據(jù)率、雙數(shù)據(jù)率、四倍數(shù)據(jù)率或八倍數(shù)據(jù)等。該信令可涉及經(jīng)編 碼的碼元和/或分組信號(hào)?？墒褂眠x通信號(hào)而不是時(shí)鐘信號(hào)。當(dāng)提到邏輯高 電壓時(shí)，可修改該電路系統(tǒng)，從而可替代地使用邏輯低電壓，反之亦然。
在所示組件之間可能有中間結(jié)構(gòu)。此處所描述或示出的各種芯片可具 有未示出或描述的附加的輸入或輸出。在這些附圖的系統(tǒng)的實(shí)際實(shí)現(xiàn)中， 可能有未示出的附加的電路系統(tǒng)、控制線以及可能的互連。當(dāng)附圖示出通 過(guò)導(dǎo)線連接的兩個(gè)框時(shí)，可能有未示出的中間電路系統(tǒng)。此處提到的導(dǎo)線 不需要是連續(xù)性材料。例如，它們可包括通孔或其它連接結(jié)構(gòu)?？虻男螤?和相對(duì)大小不旨在涉及實(shí)際的形狀和相對(duì)大小。
實(shí)施例是本發(fā)明的實(shí)現(xiàn)或示例。在本說(shuō)明書(shū)中對(duì)"實(shí)施例"、"一個(gè)實(shí)施 例"、"某些實(shí)施例"的引用意味著結(jié)合這些實(shí)施例所描述的特定特征、結(jié)構(gòu) 或特性被包括在至少某些實(shí)施例中，但不一定被包括在所有實(shí)施例中。"實(shí) 施例"、"一個(gè)實(shí)施例"、"某些實(shí)施例"的多次出現(xiàn)不一定都指代相同的實(shí)施 例。
當(dāng)提到元件"A"耦合至元件"B"時(shí)，元件A可直接耦合至元件B，或通 過(guò)例如元件C間接地耦合。當(dāng)說(shuō)明書(shū)或權(quán)利要求聲明組件、特征、結(jié)構(gòu)、 過(guò)程、或特征A"引起"組件、特征、結(jié)構(gòu)、過(guò)程或特征B時(shí)，它意味著"A" 至少是"B"的部分起因，但還可能有幫助引起"B"的至少一個(gè)其它組件、特 征、結(jié)構(gòu)、過(guò)程或特征。
如果說(shuō)明書(shū)聲明"可"、"可能"或"可以"包括組件、特征、結(jié)構(gòu)、過(guò)程或 特征，則不一定必須包括該特定組件、特征、結(jié)構(gòu)、過(guò)程或特性。如果說(shuō) 明書(shū)或權(quán)利要求引用"一個(gè)"元件，這不意味著僅有一個(gè)該元件。
本發(fā)明不限于此處所描述的特定細(xì)節(jié)。實(shí)際上，在本發(fā)明的范圍內(nèi)可 作出對(duì)上述說(shuō)明和附圖的許多其它改變。因此，限定本發(fā)明的范圍的是所附權(quán)利要求及其任何修改，而非上述描述'
權(quán)利要求
1.一種芯片，包括第一和第二掃描鏈部分，它們分別包括寄存器和多路復(fù)用器，所述多路復(fù)用器在掃描輸入周期期間向所述寄存器提供掃描輸入信號(hào)，且在捕獲周期期間提供捕獲到的輸出信號(hào)；以及電路系統(tǒng)，用來(lái)分別向所述第一和第二掃描鏈部分的寄存器提供第一和第二測(cè)試時(shí)鐘信號(hào)，其中所述第二測(cè)試時(shí)鐘信號(hào)在所述掃描輸入周期期間通過(guò)所述電路系統(tǒng)中的與所述捕獲周期期間不同的信號(hào)路徑提供，而且在所述掃描輸入周期期間，所述第二測(cè)試時(shí)鐘信號(hào)相對(duì)于所述第一測(cè)試時(shí)鐘信號(hào)偏移。
2. 如權(quán)利要求1所述的芯片，其特征在于，用來(lái)提供所述第一和第二測(cè)試時(shí)鐘信號(hào)的電路系統(tǒng)包括第一測(cè)試時(shí)鐘電路，其包括第一多路復(fù)用器，用來(lái)在所述掃描輸入周期期 間傳送經(jīng)延時(shí)的掃描移位時(shí)鐘信號(hào)作為所述第一測(cè)試時(shí)鐘信號(hào)，且在所述捕獲 周期期間傳送第一捕獲時(shí)鐘信號(hào)作為所述第一測(cè)試時(shí)鐘信號(hào)；以及第二測(cè)試時(shí)鐘電路，其包括第二多路復(fù)用器，用來(lái)在所述掃描輸入周期期 間傳送來(lái)自所述第一測(cè)試時(shí)鐘電路的經(jīng)延時(shí)的信號(hào)作為所述第二測(cè)試時(shí)鐘信 號(hào)，而在所述捕獲周期期間傳送第二捕獲時(shí)鐘信號(hào)作為所述第二測(cè)試時(shí)鐘。
3. 如權(quán)利要求2所述的芯片，其特征在于，所述第一和第二測(cè)試時(shí)鐘電 路包括在所述第一和第二多路復(fù)用器的輸出端處的第一和第二延時(shí)電路，用來(lái) 在將所述第一和第二測(cè)試時(shí)鐘信號(hào)分別提供給所述第一和第二掃描鏈部分的 寄存器之前將它們延時(shí)。
4. 如權(quán)利要求2所述的芯片，其特征在于，所述掃描移位時(shí)鐘信號(hào)和所 述第一和第二信號(hào)捕獲時(shí)鐘信號(hào)發(fā)源于公共信號(hào)。
5. 如權(quán)利要求1所述的芯片，其特征在于，用來(lái)提供所述第一和第二測(cè) 試時(shí)鐘信號(hào)的所述電路系統(tǒng)包括第一測(cè)試時(shí)鐘電路，所述第一測(cè)試時(shí)鐘電路包 括第一多路復(fù)用器，所述第一多路復(fù)用器在所述掃描輸入周期期間傳送第二多 路復(fù)用器的輸出信號(hào)作為所述第一測(cè)試時(shí)鐘信號(hào)，且在所述捕獲期間傳送捕獲 時(shí)鐘信號(hào)作為所述第一測(cè)試時(shí)鐘信號(hào)，其中所述第二多路復(fù)用器的輸出信號(hào)在控制信號(hào)具有第一值時(shí)是未經(jīng)延時(shí)的掃描移位時(shí)鐘信號(hào)，而在所述控制信號(hào)具 有第二值時(shí)是經(jīng)延時(shí)的掃描移位時(shí)鐘信號(hào)。
6. 如權(quán)利要求5所述的芯片，其特征在于，當(dāng)所述控制信號(hào)具有第三值 時(shí)，所述經(jīng)延時(shí)的掃描移位時(shí)鐘信號(hào)是第一經(jīng)延時(shí)的掃描移位時(shí)鐘信號(hào)，而所 述第二多路復(fù)用器的輸出信號(hào)是第二經(jīng)延時(shí)的掃描移位時(shí)鐘信號(hào)。
7. 如權(quán)利要求5所述的芯片，其特征在于，用來(lái)提供所述第一和第二測(cè)試時(shí)鐘信號(hào)的電路系統(tǒng)包括第二測(cè)試時(shí)鐘電路，其包括多路復(fù)用器，所述多路復(fù)用器在所述掃描輸入 周期期間傳送來(lái)自所述第一測(cè)試時(shí)鐘電路的經(jīng)延時(shí)的信號(hào)，且在所述捕獲周期 期間傳送第二捕獲時(shí)鐘信號(hào)，以及在所述第一多路復(fù)用器的輸出端和所述第二測(cè)試時(shí)鐘電路處的第一和第 二延時(shí)電路，用來(lái)在將所述第一和第二測(cè)試時(shí)鐘信號(hào)分別提供給所述第一和第 二掃描鏈部分的寄存器之前將它們延時(shí)。
8. 如權(quán)利要求1所述的芯片，其特征在于，用來(lái)提供所述第一和第二測(cè) 試時(shí)鐘信號(hào)的電路系統(tǒng)包括導(dǎo)線，用來(lái)提供所述第一測(cè)試時(shí)鐘信號(hào)，以及測(cè)試時(shí)鐘電路，用來(lái)接收第二時(shí)鐘信號(hào)并接收和延時(shí)所述第一測(cè)試時(shí)鐘信 號(hào)，且選擇性地提供所述第二時(shí)鐘信號(hào)或所述經(jīng)延時(shí)的第一測(cè)試時(shí)鐘信號(hào)作為 所述第二測(cè)試時(shí)鐘信號(hào)。
9. 如權(quán)利要求8所述的芯片，其特征在于，所述第一測(cè)試時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)發(fā)源于時(shí)鐘公共信號(hào)。
10. 如權(quán)利要求l所述的芯片，其特征在于，還包括用來(lái)向另外的掃描鏈部分提供另外的測(cè)試時(shí)鐘信號(hào)的另外的測(cè)試時(shí)鐘電路，而且其中所述第一掃描 鏈部分的輸出端連接至所述第二掃描鏈部分的輸入端。
11. 一種芯片，包括第一和第二掃描鏈部分，它們分別包括寄存器和多路復(fù)用器，所述多路復(fù) 用器在掃描輸入周期期間向所述寄存器提供掃描輸入信號(hào)，且在捕獲周期期間 提供捕獲到的輸出信號(hào)；以及電路系統(tǒng)，用來(lái)分別向所述第一和第二掃描鏈部分的寄存器提供第一和第二測(cè)試時(shí)鐘信號(hào)，其中所述第二測(cè)試時(shí)鐘信號(hào)在所述掃描輸入周期期間相對(duì)于 所述第一測(cè)試時(shí)鐘信號(hào)偏移，而所述第一和第二測(cè)試時(shí)鐘信號(hào)在所述捕獲周期 期間對(duì)準(zhǔn)。
12. 如權(quán)利要求11所述的芯片，其特征在于，用來(lái)提供所述第一和第二 測(cè)試時(shí)鐘信號(hào)的電路系統(tǒng)包括第一測(cè)試時(shí)鐘電路，其包括第一多路復(fù)用器，用來(lái)在所述掃描輸入周期期 間傳送經(jīng)延時(shí)的掃描移位時(shí)鐘信號(hào)作為所述第一測(cè)試時(shí)鐘信號(hào)，且在所述捕獲 周期期間傳送第一捕獲時(shí)鐘信號(hào)作為所述第一測(cè)試時(shí)鐘信號(hào)；以及第二測(cè)試時(shí)鐘電路，其包括第二多路復(fù)用器，用來(lái)在所述掃描輸入周期期 間傳送來(lái)自所述第一測(cè)試時(shí)鐘電路的經(jīng)延時(shí)的信號(hào)作為所述第二測(cè)試時(shí)鐘信 號(hào)，而在所述捕獲周期期間傳送第二捕獲時(shí)鐘信號(hào)作為所述第二測(cè)試時(shí)鐘。
13. 如權(quán)利要求11所述的芯片，其特征在于，用來(lái)提供所述第一和第二 測(cè)試時(shí)鐘信號(hào)的所述電路系統(tǒng)包括第一測(cè)試時(shí)鐘電路，所述第一測(cè)試時(shí)鐘電路 包括第一多路復(fù)用器，所述第一多路復(fù)用器在所述掃描輸入周期期間傳送第二 多路復(fù)用器的輸出信號(hào)作為所述第一測(cè)試時(shí)鐘信號(hào)，且在所述捕獲周期期間傳 送捕獲時(shí)鐘信號(hào)作為所述第一測(cè)試時(shí)鐘信號(hào)，其中所述第二多路復(fù)用器的輸出 信號(hào)在控制信號(hào)具有第一值時(shí)是未經(jīng)延時(shí)的掃描移位時(shí)鐘信號(hào)，而在所述控制 信號(hào)具有第二值時(shí)是經(jīng)延時(shí)的掃描移位時(shí)鐘信號(hào)。
14. 如權(quán)利要求11所述的芯片，其特征在于，用來(lái)提供所述第一和第二 測(cè)試時(shí)鐘信號(hào)的電路系統(tǒng)包括導(dǎo)線，用來(lái)提供所述第一測(cè)試時(shí)鐘信號(hào)，以及測(cè)試時(shí)鐘電路，用來(lái)接收第二時(shí)鐘信號(hào)并接收和延時(shí)所述第一測(cè)試時(shí)鐘信 號(hào)，且選擇性地提供所述第二時(shí)鐘信號(hào)或所述經(jīng)延時(shí)的第一測(cè)試時(shí)鐘信號(hào)作為 所述第二測(cè)試時(shí)鐘信號(hào)。
15. —種系統(tǒng)，包括芯片，其包括第一和第二掃描鏈部分，它們分別包括寄存器和多路復(fù)用器，所述多路復(fù)用器在掃描輸入周期期間向所述寄存器提供掃描輸入信號(hào)，且在捕獲周期期間提供捕獲到的輸出信號(hào)；以及以下第一和第二電路系統(tǒng)中的至 少一個(gè)(1) 第一電路系統(tǒng)，用來(lái)分別向所述第一和第二掃描鏈部分的寄存 器提供第一和第二測(cè)試時(shí)鐘信號(hào)，其中所述第二測(cè)試時(shí)鐘信號(hào)在所述掃描 輸入周期期間相對(duì)于所述第一測(cè)試時(shí)鐘信號(hào)偏移，而所述第一和第二測(cè)試 時(shí)鐘信號(hào)在所述捕獲周期期間對(duì)準(zhǔn)，以及(2) 第二電路系統(tǒng)，用來(lái)向所述第一和第二掃描鏈部分的寄存器分 別提供第一和第二測(cè)試時(shí)鐘信號(hào)，其中所述第二測(cè)試時(shí)鐘信號(hào)在所述掃描 輸入周期期間通過(guò)所述電路系統(tǒng)中的與所述捕獲周期期間不同的信號(hào)路 徑提供，而且在所述掃描輸入周期期間，所述第二測(cè)試時(shí)鐘信號(hào)相對(duì)于所 述第一測(cè)試時(shí)鐘信號(hào)偏移；以及測(cè)試儀，其耦合至所述芯片以接收與所述已捕獲的輸出信號(hào)有關(guān)的信號(hào)。
16. 如權(quán)利要求15所述的系統(tǒng)，其特征在于，所述芯片包括用來(lái)產(chǎn)生所 述掃描鏈輸入信號(hào)的測(cè)試圖形發(fā)生器和用來(lái)分析所捕獲的輸出信號(hào)的分析電 路系統(tǒng)。
17. 如權(quán)利要求15所述的系統(tǒng)，其特征在于，所述測(cè)試儀包括用來(lái)產(chǎn)生所述掃描鏈輸入信號(hào)的測(cè)試圖形發(fā)生器和用來(lái)分析與所捕獲的輸出信號(hào)有關(guān) 的信號(hào)的分析電路系統(tǒng)。
18. —種方法，包括通過(guò)第一測(cè)試時(shí)鐘電路產(chǎn)生第一測(cè)試時(shí)鐘信號(hào)； 將來(lái)自所述第一測(cè)試時(shí)鐘電路的信號(hào)延時(shí)；通過(guò)提供捕獲時(shí)鐘信號(hào)或來(lái)自所述第一測(cè)試時(shí)鐘電路的經(jīng)延時(shí)信號(hào)作為 所述第二測(cè)試時(shí)鐘信號(hào)來(lái)產(chǎn)生第二測(cè)試時(shí)鐘信號(hào)；將所述第一測(cè)試時(shí)鐘信號(hào)提供給第一掃描鏈部分的寄存器；以及 將所述第二測(cè)試時(shí)鐘信號(hào)提供給第二掃描鏈部分的寄存器。
19. 如權(quán)利要求19所述的方法，其特征在于，所述第二測(cè)試時(shí)鐘信號(hào)在 掃描輸入周期期間相對(duì)于所述第一測(cè)試時(shí)鐘信號(hào)偏移，而所述第一和第二測(cè)試 時(shí)鐘信號(hào)在所述捕獲周期期間對(duì)準(zhǔn)。
20. 如權(quán)利要求19所述的方法，其特征在于，所述第二測(cè)試時(shí)鐘信號(hào)在 所述掃描輸入周期期間通過(guò)第二測(cè)試時(shí)鐘電路中的與所述捕獲周期期間不同 的信號(hào)路徑提供，且所述第二測(cè)試時(shí)鐘信號(hào)在掃描輸入周期期間相對(duì)于所述第一測(cè)試時(shí)鐘信號(hào)偏移-
全文摘要
在某些實(shí)施例中，一種芯片包括第一和第二掃描鏈部分，它們分別包括寄存器和多路復(fù)用器，該多路復(fù)用器用來(lái)在掃描輸入周期期間向寄存器提供掃描輸入信號(hào)，且在捕獲周期期間提供捕獲到的輸出信號(hào)。該芯片還包括用來(lái)分別向第一和第二掃描鏈部分的寄存器提供第一和第二測(cè)試時(shí)鐘信號(hào)的電路系統(tǒng)，其中在掃描輸入周期期間，第二測(cè)試時(shí)鐘信號(hào)通過(guò)電路系統(tǒng)中的與捕獲周期期間不同的信號(hào)路徑提供，而且在掃描輸入周期期間，第二測(cè)試時(shí)鐘信號(hào)相對(duì)于第一測(cè)試時(shí)鐘信號(hào)偏移。描述并要求保護(hù)其它實(shí)施例。
文檔編號(hào)G01R31/3185GK101627314SQ200880007491
公開(kāi)日2010年1月13日 申請(qǐng)日期2008年1月2日 優(yōu)先權(quán)日2007年3月8日
發(fā)明者薛真成, 金憲哲 申請(qǐng)人:晶像股份有限公司