專利名稱：在多個標(biāo)準(zhǔn)化的測試儀器底盤之間提供精確的定時控制的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于測試?yán)缂呻?各(integrated circuit, IC ) 等半導(dǎo)體裝置的測試系統(tǒng)，且更確切地說，涉及在多個標(biāo)準(zhǔn)化的測試儀器 底盤上提供現(xiàn)有技術(shù)的自動測試設(shè)備(Automatic Test Equipment, ATE) 系統(tǒng)所需的精確的定時控制，所述標(biāo)準(zhǔn)化的測試儀器底盤例如是儀器外圍 組件互連(Peripheral Component Interconnect, PCI)擴(kuò)展(PXI)底盤。
背景技術(shù)：
常規(guī)的現(xiàn)有技術(shù)ATE測試系統(tǒng)的高成本的主要原因在于ATE測試器結(jié) 構(gòu)的專門且復(fù)雜的性質(zhì)。ATE測試器制造商通常采用若干ATE測試器平臺， 所述平臺不但在廠家間不兼容，而且在平臺間也不兼容。因?yàn)檫@些不兼容 性，每個ATE測試器可能需要其自身專門的硬件模塊和軟件組件，所述硬件 模塊和軟件組件無法用在其它ATE測試器上。這個專門的^f更件和軟件開發(fā) 起來較昂貴且利用起來既耗時又困難。組裝、編程和操作這些測試器的人 員通常需要在短時間內(nèi)掌握大量知識。因?yàn)槌Ｒ?guī)ATE測試器結(jié)構(gòu)的專用(dedicated)性質(zhì)，所以所有硬件和軟 件必須針對給定的ATE測試器而保持成固定的配置。為了測試一種IC,開 發(fā)出 一種專用的全局(global)測試系統(tǒng)程序，所述程序使用 一些或全部的 ATE測試器能力來定義測試數(shù)據(jù)、信號、波形和電流及電壓電平，以及收集 被測試裝置(Device Under Test, DUT )的響應(yīng)且確定DUT通過/失敗。ATE 測試系統(tǒng)的專門性質(zhì)使其有助于對大量DUT進(jìn)行生產(chǎn)規(guī)^^莫的測試，以確保 所述DUT通過所有測試且適用于投入商業(yè)流通。在此環(huán)境下，重復(fù)使用同一 ATE測試系統(tǒng)和測試軟件來測試每個DUT。相反，ATE測試系統(tǒng)不是特別適合于測試和驗(yàn)證原型(prototype)裝置， 所述原型裝置可能含有設(shè)計上或制造上的錯誤或其它"缺陷"。如上所述,'可 能不容許開發(fā)專門的模塊來測試原型所需的成本。此外，測試軟件自身可 能含有錯誤，且ATE測試系統(tǒng)的復(fù)雜性和ATE測試器軟件的專門性質(zhì)可能 導(dǎo)致全局測試系統(tǒng)程序難以調(diào)試和修改。ATE系統(tǒng)甚至更不適合于"原理驗(yàn) 證(proof-of-concept )"試驗(yàn)板和其它早期硬件設(shè)計的實(shí)-驗(yàn)室環(huán)境工作臺 (benchtop)測試；其中測試設(shè)備必須成本較低且容易使用。發(fā)明內(nèi)容本發(fā)明要解決的問題為了提高測試系統(tǒng)的靈活性、適用性并降低其成本，將需要利用標(biāo)準(zhǔn)化的測試結(jié)構(gòu)和測試器軟件，使得ATE系統(tǒng)可使用來自第三方制造商的預(yù)先制造的儀器卡和裝置驅(qū)動器軟件，而不是從頭開始設(shè)計硬件模塊和局部 測試程序軟件。標(biāo)準(zhǔn)化的結(jié)構(gòu)和測試器軟件還將使得測試工程師可在裝置 的帝J造前測試期間按照需要快速改變硬件和軟件。舉例來說，PXI是電子儀器的標(biāo)準(zhǔn)化系統(tǒng)，其包括指定外殼、指定底板 和總線結(jié)構(gòu)，以及實(shí)施各種類型儀器的插入卡。PXI是用于測量和自動化系 統(tǒng)的堅(jiān)固的基于個人計算機(jī)(Personal Computer, PC)的平臺，其將PCI 電氣總線特征與緊湊型PCI ( compact PCI, cPCI )的堅(jiān)固的模塊化Eurocard 機(jī)械封裝組合，然后添加專門的同步總線和關(guān)鍵的軟件特征。關(guān)于PCI的 其它細(xì)節(jié)可參看PXI系統(tǒng)聯(lián)盟(PXI Systems Alliance)在2004年9月22 日發(fā)布的"PXFM硬件規(guī)范"("PXFM Hardware Specification")修訂版2. 2, 所述規(guī)范可在www. pxisa. org處在線(on line)獲得，且其內(nèi)容以引用的形 式并入本文中。圖1是示范性PXI系統(tǒng)100和PXI所提供的一些底板總線信號的圖示。 PXI系統(tǒng)100包含底盤、底板和用于卞或模塊的插槽。請注意，PXI系統(tǒng)100 由執(zhí)行全局測試系統(tǒng)程序的控制器(圖1中未圖示)來控制，所述控制器可位 于PXI系統(tǒng)中的插槽之一中或者在PXI系統(tǒng)100外部(例如，PC)。 PXI系 統(tǒng)中的至少一個卡是星形觸發(fā)卡IIO,所述卡充當(dāng)PXI底盤的局部控制器， 并且是發(fā)送到其它卡或模塊或從其接收的信號的中點(diǎn)。在圖1的實(shí)例中，特定區(qū)段104內(nèi)的一個或一個以上PXI卡或模塊102 以及一個或一個以上星形觸發(fā)卡110并聯(lián)連接到cPCI總線106和觸發(fā)總線 PXI-TRIG 108,所述觸發(fā)總線在圖1中繪示為具有八條線PXI—TRIG [7:0], 但是可包括不同數(shù)目的線?；赾PCI規(guī)范的cPCI總線106在測試控制器 或個人計算機(jī)(圖1中未圖示)與星形觸發(fā)卡110和引腳卡(pincards)或 模塊102之間提供接口，以便通過允許測試控制器與各個模塊通信而用于 配置用途。此外，所有區(qū)段上的PXI卡或模塊102和星形觸發(fā)卡110接收 10 MHz的參考時鐘PXI-CLD0 116，所述參考時鐘通過底板而在較小的延 遲內(nèi)(例如，1到2毫微秒)同步。所述cPCI總線106和PXI—CLK10 116 由cPCI標(biāo)準(zhǔn)來指定?？刹捎脴蚪悠?18將例如cPCI總線106等信號延伸 到其它區(qū)段或底盤。為了便于模塊之間達(dá)成超過cPCI所能提供的通信，PXI提供觸發(fā)總線 PXI-TRIG 108，所述觸發(fā)總線被定義為模塊之間的標(biāo)準(zhǔn)連接。也就是說，任 何模塊均可驅(qū)動PXI—TRIG 108，且任何連接到PXI-TRIG 108的模塊'均可在 PXI-TRIG 108上接收信令。圖1中的PXI—TRIG 108被說明為具有八條線 PXI_TRIG[7: O]., ^f旦在其它實(shí)施例中可含有不同數(shù)目的線。由于PXI內(nèi)的負(fù) 載限制(其會將特定驅(qū)動器限制為只有10個負(fù)載或才莫塊)，所以PXI底盤內(nèi)的PXI-TRIG 108可分成不同區(qū)段。PXI-TRIG 108連接到區(qū)段內(nèi)的所有模 塊,但除非使用橋接器，否則無法連接到其它區(qū)段中的模塊。PXI也通過^f吏用局部總線PXI丄OCAL 112將星形觸發(fā)卡IIO和引腳卡或 模塊102以菊花形鏈接(daisy-chaining)在一起來延伸cPCI,所述局部總 線PXI-LOCAL 112連接到每個PXI模塊102或星形觸發(fā)卡110上的左(L) 連接件和右(R')連接件。圖1中的局部總線PXI—LOCAL 112被說明為具有 12條線PXI—L0CAL[11: O]，但在其它實(shí)施例中可含有不同數(shù)目的線。PXI使 局部總線的規(guī)范開放且可由模塊來界定，使得模塊或測試系統(tǒng)開發(fā)人員可 為了任何用途而利用局部總線。此外，星形觸發(fā)卡IIO通過點(diǎn)對點(diǎn)PXI_STAR總線114連接到所有區(qū)段 上的PXI底逸中的每個插槽，所述點(diǎn)對點(diǎn)PXI-STAR總線114在圖1中繪示 為具有13條線[12: 0],但可包括不同數(shù)目的線。PXI — STAR總線114允許星形觸發(fā)卡iio可同時啟動多個模塊。CPCI總線、PXI一CLKIO、 PXI-LOCAL和PXI—STAR不具有輸出限制，且因 此可連接到PXI底盤內(nèi)的所有區(qū)段中的所有模塊。圖2繪示PXI卡盒(card cage)或外殼200的實(shí)例，且圖3繪示PXI卡 300的實(shí)例。許多公司制造各種各樣的PXI儀器，其可執(zhí)行特定的功能，其 中-包含可編程的功率供應(yīng)器、任意波形產(chǎn)生器(Arbitrary Waveform Generator, AWG )、數(shù)字化器(DiGITizer ， DGT )和射頻(Radio Frequency, RF)信號產(chǎn)生器。PXI儀器通常用作工作臺測試設(shè)備，或者用作小型功能性 測試系統(tǒng)。從PXI卡到外部裝置的連接通常是通過前面板電纜的連接，其經(jīng) 由BNC、 SMA、 SMB或由PXI卡"i殳計人員確定的其它連4妻件來達(dá)成。PXI卡通 常備有Windows , Lab Vie^^和類似系統(tǒng)用的軟件驅(qū)動器。 '因?yàn)榇嬖谠S多現(xiàn)有的PXI儀器卡，所以使用這些儀器卡作為ATE測試 系統(tǒng)的一部分與從頭開始開發(fā)同一儀器相比可大幅減少開發(fā)時間。而且，當(dāng) 給定的測試系統(tǒng)模塊的預(yù)期生產(chǎn)量較小時，利用ATE測試系統(tǒng)內(nèi)的現(xiàn)貨供 應(yīng)的儀器卡可能比開發(fā)新模塊更經(jīng)濟(jì)。此外，標(biāo)準(zhǔn)化的PXI結(jié)構(gòu)和全局測 試系統(tǒng)軟件使得測試工程師能夠在裝置的生產(chǎn)前的測試期間在需要時快速 改變硬件和軟件。然而，因?yàn)槲磳XI開發(fā)成產(chǎn)生現(xiàn)有技術(shù)ATE測試系統(tǒng)所需的精確的 定時控制，所以不可能在復(fù)雜的ATE測試系統(tǒng)中利用PXI。因此，需要在例 如PXI等標(biāo)準(zhǔn)化測試儀器底盤內(nèi)提供精確的定時控制，以便可實(shí)現(xiàn)具有標(biāo) 準(zhǔn)化測試儀器系統(tǒng)的所有附帶益處的ATE測試系統(tǒng)。因?yàn)闃?biāo)準(zhǔn)化測試儀器 底盤中的卡的數(shù)目是固定的，所以進(jìn)一步需要在多個標(biāo)準(zhǔn)化的測試儀器底 盤上提供精確的定時控制。確切地說，需要使測試系統(tǒng)中的所有模塊同時啟動，PXI-STAR可在PXI 中提供所述效果。然而，PXI-STAR根據(jù)星形觸發(fā)卡和底板的設(shè)計而限于固定數(shù)目的模塊(例如13個模^)。如果需要具有13個以上同步模塊的測試系 統(tǒng)，那么必須使用PXI —STAR之外的某個元件。第二個需要源于以下事實(shí)雖 然PXI提供.PXI-CLKIO,但測試系統(tǒng)模塊可以模塊內(nèi)產(chǎn)生的較快的時鐘頻率 來操作，所述頻率例如為20.833 MHz、 125 MHz和類似頻率。如果這些時 鐘不彼此同步，則模塊無法同時啟動。因此，需要使在模塊內(nèi)產(chǎn)生的時鐘 同步。第三個需要是基于以下事實(shí)PXI底盤只可保持特定數(shù)目的模塊，而有 些測試系統(tǒng)將需要的模塊的數(shù)目多于一個底盤可保持的模塊數(shù)目。因此，可 能需要多個PXI底盤來保持測試系統(tǒng)中的所有^^莫塊。PXI能夠在底盤上對模 塊尋址(addressing)。此外，PXI內(nèi)存在著通過受束于cPCI協(xié)議的橋接器 而具有的有限的多底盤同步能力。這個cPCI橋接器允許不同底盤中的模塊 之間可進(jìn)行PCI通信。然而，PXI不可用于將其它信號(PXI_CLK10、PXI—TRIG、 PXI-LOCAL和PXI-STAR)連接到多個底盤。因此，PXI沒有允許模塊可同時 啟動或在底盤上同步產(chǎn)生快速時鐘的機(jī)制。這導(dǎo)致需要在多個PXI底盤上 使時鐘和模塊同步。 '在ATE測試系統(tǒng)中，每個模塊或引腳卡上的每個引腳可含有專用集成 電路(Application Specific Integrated Circuit, ASIC)、例^。F遺才幾存耳又存 儲器(Random Access Memory, RAM)等存儲器和其它引腳電子器件，且可執(zhí)行 局部測試程序以便為DUT輸入引腳產(chǎn)生多個向量。底盤內(nèi)的引腳和模塊的 基本配置、同步和啟動受到在控制器中執(zhí)行的全局測試系統(tǒng)軟件的控制，但 在每個引腳的測試器中，每個引腳卡或模塊執(zhí)行其自身的局部測試程序。每個引腳的局部測試程序必須精確地啟動或停止，以^(更使整個測試系 統(tǒng)正確操作。除了啟動和停止操作以外，存在著局部測試程序內(nèi)的循環(huán) (loop around)操作。舉例來說，當(dāng)執(zhí)行局部測試程序時，在特定向量處，局 部測試程序可能需要檢驗(yàn)特定的條件(即，尋找DUT輸出引腳上的特定輸 出)，且基于此檢驗(yàn)來決定是繼續(xù)(如果觀察到預(yù)期的條件)還是環(huán)回(loop back)并重復(fù)局部測試程序的一部分(如果未觀察到預(yù)期的條件)。鎖相環(huán) 路(Phase-Locked Loop, PLL )經(jīng)常需要這種環(huán)回能力，其中PLL必須在 穩(wěn)定后才能開始進(jìn)一步的測試。舉例來說，其它模塊可能必須環(huán)回并重復(fù)它 們的局部測試程序的某些部分，同時等待PLL穩(wěn)定。在其它測試系統(tǒng)中，為 此用途而使用專有的連接。然而，PXI不提供該測試系統(tǒng)中的模塊可同時確 定需要環(huán)回的環(huán)回能力。因此，在PXI的范圍內(nèi)需要一種指示模塊環(huán)回并 重復(fù)它們的局部測試程序中的一些郜分或繼續(xù)進(jìn)行它們的局部測試程序的 機(jī)制。解決這些問題的手段本發(fā)明的實(shí)施例針對在例如PXI等標(biāo)準(zhǔn)化測試儀器底盤內(nèi)提供精確的 定時控制，以便可實(shí)現(xiàn)具有標(biāo)準(zhǔn)化測試儀器系統(tǒng)的所有附帶益處的測試系統(tǒng)。通過在與規(guī)范兼容的匹配長度的參考時鐘跡線(traces)上提供例如 PXI-CLK10等參考時鐘并在總線上提供例如PXI-LOCAL等若干無規(guī)范控制信 號來獲得精確的定時控制。確切地說，產(chǎn)生最小公倍數(shù)(Least Common Multiple, LCM)信號，將它分布在PXI-LOCAL上，并利用它以使得測試系 統(tǒng)中產(chǎn)生的所有時鐘可經(jīng)同步以具有在每個LCM邊沿處出現(xiàn)的一致的時鐘 邊沿。還產(chǎn)生一啟動序列，將它分布在PXI—LOCAL上，使得測試系統(tǒng)中的 所有PXI擴(kuò)展卡和模塊可同時啟動。此外，可在PXI丄OCAL上提供MATCH 線以使得引腳卡模塊能夠檢驗(yàn)預(yù)期的DUT輸出，并根據(jù)DUT輸出檢驗(yàn)的結(jié) 果繼續(xù)執(zhí)行它們的局部測試程序或環(huán)回并重復(fù)局部測試程序的一部分。類 似地在PXI-LOCAL上提供測試結(jié)束(End Of Test, EOT)線，以便如果局 部測試程序在任一 引腳卡模塊中檢測到錯誤，那么所述引腳卡模塊能夠突 然結(jié)束在所有其它引腳卡模塊中運(yùn)行的局部測試程序。已適用于精確定時的PXI底盤可包含需要接收10 MHz時鐘PXI—CLK10 并產(chǎn)生高頻率時鐘的模塊或引腳卡?！繁婺K或引腳卡可含有時鐘產(chǎn)生電 路，所述電路產(chǎn)生例如125 MHz的主CLocK(Master CLocK, MCLK)和20. 833 MHz的總線CLocK(Bus CLocK， BCLK)等信號。MOl和BCLK可能需要同步，因 為有時候控制信號或數(shù)據(jù)必須從較慢的頻域(例如，BCLK)傳遞到較快的 頻域(例如，MCLK)。時鐘產(chǎn)生電路包含PLL、同步器J5^沖電路和分頻器 (divider)電路。PLL接收來自與PXI兼容的星形觸發(fā)卡的PXI—CLK10,并接 著產(chǎn)生250 MHz的時鐘。將所述250 MHz的時鐘發(fā)送到分頻器電路，所述分 頻器電路產(chǎn)生125 MHz的MCLK(其是250 MHz時鐘除以2的結(jié)果)和20. 833 MHz BCLK (其是250 MHz時鐘除以12的結(jié)果)。也將所述250 MHz時鐘發(fā) 送到同步器脈沖電路，所述同步器脈沖電路還接收LCM信號并產(chǎn)生同步脈 沖。分頻器電路接收到同步脈沖，.且所述同步脈沖幫助分頻器電路同步地 產(chǎn)生MCLK和BCLK。將LCM信號選為具有等效于測試系統(tǒng)中所有需要精確同步的時鐘的時 鐘周期的最小公倍數(shù)的周期，所述時鐘例如為PXI_CLK10、 BCLK和MCLK。 這些信號的周期的最小公倍數(shù)是1200毫微秒，且因此LCM信號具有1.200 毫微秒的周期，并且在星形觸發(fā)卡內(nèi)產(chǎn)生為PXI—CLK10除以12的結(jié)果。通 過如上所述來選擇該LCM信號，在任何模塊上產(chǎn)生的所有時鐘信號將在LCM 周期內(nèi)具有整數(shù)個時鐘循環(huán)(eye 1 es)。分頻器電路利用同步脈沖來產(chǎn)生 MCLK和BCLK,使得它們每一者具有與LCM的上升沿一致的上升沿。在局部 總線線路(例如，PXI-LOCALO)中的一者上將LCM信號傳輸?shù)剿行枰?步的模塊。可將代表啟動條件的已知序列放置在可由所有模塊檢測的PXI—LOCAL 上。當(dāng)要測試DUT時，首先對每個模塊進(jìn)行配置并通過控制器中的全局測 試系統(tǒng)軟件來進(jìn)行裝備，且一旦經(jīng)過裝備，每個模塊便在PXLLOCAL上在特定時間尋找代表啟動條件的已知序列。當(dāng)在既定時間檢測到已知的啟動 序列時，模塊中的局部測試程序啟動?？舍槍@個啟動序列而利用兩個
PXI_L0CAL信號，本文中將所述序列識別為START[1，2]，且可將所述特定 時間界定為LCM信號的上升沿。星形觸發(fā)卡可在START[1，2]上放置啟動序 列，所述START [1, 2]以菊花形鏈接到'底盤中的所有其它模塊。在LCM信號變 高后的第一 PXI-CLK10周期期間向PXI-LOCAL應(yīng)用所述啟動序列。通過此 操作，保證所有模塊在PXI_CLK10變低時知道這個啟動序列。
可在PXI-LOCAL上提供MATCH線路，以便使引腳卡模塊能夠檢驗(yàn)預(yù)期 的DUT輸出，并根據(jù)DUT輸出檢驗(yàn)的結(jié)果繼續(xù)執(zhí)行它們的局部測試程岸或 環(huán)回并重復(fù)局部測試程序的一部分?？稍谂c用于載運(yùn)用于啟動模塊的已知 序列的相同PXI—LOCAL總線線路中的一者上提供MATCH線路。這個雙重使 用是可以的，因?yàn)橐坏┰谔囟〞r間(LCM上升沿)存在已知序列，便不再需 要所述PXI—LOCAL總線線路來啟動模塊，直到下一 LCM上升沿為止。在任 何情況下，所述模塊中的每一者可驅(qū)動用于MATCH線路的PXI—LOCAL總線 線路，且所述模塊中的每一者可從PXI—LOCAL讀取MATCH線路。
當(dāng)一個模塊檢測到不匹配條件('非預(yù)期的DUT輸出)時，其可驅(qū)動正 用作低MATCH線;洛的PXI—LOCAL總線線^^以作為不匹配條件的指示。這個 不匹配條件將由其它模塊來檢測，所述其它模塊將在適當(dāng)時繼續(xù)進(jìn)行它們 的局部測試程序或者重復(fù)它們的局部測試程序的一部分。
類似地在PXI-LOCAL上提供EOT線路，以便如果任一引腳卡模塊中的 局部測試程序檢測到錯誤，所述引腳卡模塊便能夠突然結(jié)束在所有其它引 腳卡模塊中運(yùn)行的局部測試程序。通過使得模塊能夠驅(qū)動可由所有其它模 塊讀取的EOT線路，可在不受控制器中的全局測試系統(tǒng)程序干擾的情況下 停止所有模塊中的局部測試程序?？稍谟脕磔d運(yùn)用于啟動模塊的已知序列 的相同PXI—LOCAL總線線路中的一者上提供EOT線路。任何經(jīng)歷錯誤條件 的模塊均可驅(qū)動EOT線路成為低，且所有模塊均可隨后讀取EOT線路，以確 定是否有任何模塊已經(jīng)經(jīng)歷了錯誤條件。如果有任何模塊經(jīng)歷了錯誤條件 并驅(qū)動EOT線路成為低，那么所有模塊將立即結(jié)束它們的局部測試程序。
本發(fā)明的效果
上述精確定時和同步可擴(kuò)展到多底盤測試系統(tǒng)。在多底盤實(shí)施例中，可 將來自底盤中的與PXI兼容的主星形觸發(fā)卡的PXI-CLK10、LCM、START、MATCH 和EOT經(jīng)由匹配長度的差動(differential)電纜和主星形觸發(fā)卡上的分離 的連接件發(fā)送到一個或一個以上其它與PXI兼容的底盤中的與PXI兼容的 從屬星形觸發(fā)卡?？舍槍γ總€底盤采用專用的連接件，以確保每個底盤的 延遲相同。


圖1說明示范性PXI系統(tǒng)和PXI提供的一些底板總線信號。 圖2說明示范性PXI卡盒或外殼。 圖3說明示范性PXI卡。
圖4說明根據(jù)本發(fā)明實(shí)施例已適用于精確定時的示范性PXI底盤。 圖5說明根據(jù)本發(fā)明實(shí)施例可由利用MATCH線路的模塊執(zhí)行的示范性 局部測試程序。
圖6說明根據(jù)本發(fā)明實(shí)施例的示范性PXI-LOCAL總線，其中已有兩個 PXI-LOCAL總線線路用于MATCH線路且有兩個PXI—LOCAL總線線路用于EOT 線路。
圖7說明根據(jù)本發(fā)明實(shí)施例的示范性測試系統(tǒng)，其包括多個具有精確 定時和同步控制的PXI底盤。
圖8說明根據(jù)本發(fā)明實(shí)施例的示范性多底盤PXI_CLK10分布方案。
圖9說明根據(jù)本發(fā)明實(shí)施例的示范性多底盤LCM分布方案。
圖10說明根據(jù)本發(fā)明實(shí)施例的用于產(chǎn)生MCLK和BCLK的示范性邏輯電路。
具體實(shí)施例方式
在對優(yōu)選實(shí)施例的以下描述中參看附圖，附圖形成本發(fā)明的 一部分，且 圖中以說明方式繪示了可實(shí)踐本發(fā)明的特定實(shí)施例。應(yīng)了解，可利用其它 實(shí)施例，且可在不脫離本發(fā)明的優(yōu)選實(shí)施例的情況下作出結(jié)構(gòu)上的改變。
確切地說，應(yīng)注意，雖然本文中出于說明和解釋的目的描述本發(fā)明的 實(shí)施例與PXI底盤一起使用，但其它具有標(biāo)準(zhǔn)化規(guī)范和與規(guī)范兼容的端口 和底板的標(biāo)準(zhǔn)化測試儀器底盤也屬于本發(fā)明的范圍。舉例來說，cPCI與PXI 相似，但具有略^:不同的形狀因數(shù)和總線結(jié)構(gòu)。
本發(fā)明的實(shí)施例針對在具有例如PXI等標(biāo)準(zhǔn)化規(guī)范的測試儀器底盤內(nèi) 提供精確的定時控制，以便可實(shí)現(xiàn)具有標(biāo)準(zhǔn)化測試儀器系統(tǒng)的所有附帶益 處的測試系統(tǒng)。通過以下方式獲得精確的定時控制在預(yù)先存在的與規(guī)范 兼容的匹配長度的參考時鐘跡線上向所有與規(guī)范兼容的電路卡提供例如 PXI—CLK10等參考時鐘，且在具有開放的、用戶可配置的規(guī)范的預(yù)先存在的 總線(例如PXI-LOCAL )上提供若干非規(guī)范控制信號，所述總線可經(jīng)由底盤 底板上的與規(guī)范兼容的跡線而并聯(lián)連接到底盤中的所有區(qū)段上的所有電路 卡。本文中將非規(guī)范的控制信號定義為標(biāo)準(zhǔn)化規(guī)范中未定義的控制信號。
確切地說，產(chǎn)生最小公倍數(shù)(Least Common Multiple, LCM)信號并 將其分布在例如PXI—LOCAL等總線上且對其進(jìn)行利用，使得測試系統(tǒng)中產(chǎn)
如，上升沿)。也產(chǎn)生啟動序列，并將其分布在例如PXI_LOCAL等總線上且對它進(jìn)行利用，使得例如PXI擴(kuò)展卡等所有與規(guī)范兼容的電路卡以及測試
系統(tǒng)中的模塊可同時啟動。此外，可在例如PXI—LOCAL等總線上提供MATCH 線路，以使得S1腳卡模塊能夠檢驗(yàn)預(yù)期的DUT輸出，并根據(jù)DUT輸出檢驗(yàn)的 結(jié)果繼續(xù)執(zhí)行它們的局部測試程序或環(huán)回并重復(fù)局部測試程序的 一香p^。類 似地在例如PXI-L0CAL等總線上提供測試結(jié)束(End Of Test, EOT)線路，以 便如果任一 引腳卡模塊中的局部測試程序檢測到錯誤，所述引腳卡模塊能 夠突然結(jié)束在所有其它引腳卡模塊中運(yùn)行的局部測試程序。
同步產(chǎn)生快速的時鐘。圖4說明根據(jù)本發(fā)明實(shí)施例已適用于精確定時 的示范性PXI底盤400的方框圖。如上所述，在ATE測試系統(tǒng)中，電路卡、模 塊或引腳卡可能需要接收例如PXI-包KIO等參考時鐘并產(chǎn)生高頻率時鐘。 在圖4的實(shí)例中，電路卡、模塊或引腳卡402含有時鐘產(chǎn)生電路404,所述電 路產(chǎn)生125 MHz的主CLocK (MCLK )和20. 833 MHz的總線CLocK ( BCLK )。 BCLK是由底板總線用來與PXI底盤中的所有卡通信的控制頻率?？刂祁l率 用于總線協(xié)議、寄存器編程和任何其它需要以較低速度來控制的設(shè)備。MCLK 是一種事件頻率，其是驅(qū)動測試器引腳電路的頻率。事件頻率是在基于事 件的系統(tǒng)中產(chǎn)生事件的速率。在本發(fā)明的實(shí)施例中，事件頻率和控制頻率需 要被同步，因?yàn)橛袝r候控制信號或數(shù)據(jù)必須從較慢頻域(例如，BCLK)傳 遞到較快頻域(例如，MCLK)。請注意，雖然本文中出于說明目的使用125MHz 和20.833 MHz,但應(yīng)了解，其它時鐘頻率也屬于本發(fā)明的范圍。
'時鐘產(chǎn)生電路404包含PLL 406、同步器脈沖電路408和分頻器電路 410。來自與PXI兼容的星形觸發(fā)卡4i2的例如PXI-CLK10等參考時鐘由PLL 406接收，所述PLL 406接著使用標(biāo)準(zhǔn)的現(xiàn)貨供應(yīng)時鐘合成器零件(例如集 成電路系統(tǒng)(Integrated Circuit Systems, ICS) 8432頻率合成器)產(chǎn)生例 如250 MHz時鐘等PLL時鐘422。將250 MHz的PLL時鐘發(fā)送到分頻器電路 410,所述分頻器電踏_ 410使用例如ON半^^> MC10OEP016計數(shù)器、MC10OEP05 AND/NAND柵極和MCI 00EP29 D觸發(fā)器等零件產(chǎn)生125 MHz的MCLK(它是250 MHz的時鐘除以2的結(jié)果)和20. 833 MHz的BCLK (它是250 MHz時鐘除以 12的結(jié)果)。還將250 MHz的時鐘發(fā)送到同步器脈沖電路408，所述同步器 脈沖電路也接收LCM信號414并產(chǎn)生同步脈沖416。所述同步脈沖416由分 頻器電路410接收，并幫助分頻器電路410同步產(chǎn)生MCLK和BCLK。
在本發(fā)明的實(shí)施例中，將LCM信號414選為具有等效于測試系統(tǒng)中所 有需要精確同步的時鐘周期的最小^倍數(shù)的周期。在本實(shí)例中，PXI_CLK10 具有100毫微秒的時鐘周期，MCLK具有8毫微秒的時鐘周期，且BCLK具有 48亳微秒的時鐘周期。IOO亳微秒、8毫微秒和48毫微秒的最小公倍數(shù)是 1200毫微秒，且因此LCM信號414具有1200毫微秒的周期，并且在星形觸 發(fā)卡412內(nèi)產(chǎn)生為PXI—CLK10除以12的結(jié)果。通過如上所述來選擇LCM信 號414，在任何模塊上產(chǎn)生的所有時鐘信號將在LCM周期內(nèi)具有整數(shù)個時鐘循環(huán)。在本實(shí)例中，PXI-CLK10具有12個具有1200毫微秒LCM周期的時鐘 周期，BCLK具有25個1200毫微秒LCM周期內(nèi)的時鐘周期，而MCLK在1200 毫微秒LCM周期內(nèi)具有150個時鐘周期。通過使用在LCM周期內(nèi)具有整數(shù) 個時鐘周期的時鐘，不會涉及到被截斷的時鐘周期，這會使時鐘信號上的 抖動較少。 .
分頻器電^各410利用同步脈沖416來產(chǎn)生MCLK和BCLK, ^使得其每一者 具有與PXI-CLK10和LCM的類似邊沿一致的類似邊沿(例如，上升沿)，如418 所示。圖IO說明根據(jù)本發(fā)明實(shí)施例的用于產(chǎn)生MCLK和BCLK的示范性邏輯 電路。
利用LCM信號414來使測試系統(tǒng)內(nèi)產(chǎn)生的時鐘同步的結(jié)果是可形成具 有這樣的時鐘的模塊所述時鐘一般不與PXI —CLK10同步，但保證它特別 在一個時間與LCM信號414的上升沿同步。對于任何這些模塊，當(dāng)它們的 時鐘的上升沿與LCM信號414的上升沿對準(zhǔn)時，可將控制信號和數(shù)據(jù)從一 個模塊傳遞到另 一模塊并從一個頻域傳遞到另 一頻域。
在本發(fā).明的實(shí)施例中，在局部總線線路之一 (例如PXI-LOCAL0)上將 LCM信號414傳輸?shù)剿行枰降哪K。在將LCM信號414接收到模塊上 之后，使其與PXI-CLK10重新同步，使得每個^t塊中的每個電路大約同時 知道LCM信號414，且每個模塊可同時開始、停止和傳遞數(shù)據(jù)或控制信號。 每個需要高定時(high Uming)精確性的模塊不論其是否產(chǎn)生時鐘，都可受 益于接收LCM信號414。
啟動模塊。'如上所述，PXI在星形觸發(fā)卡與其它模塊之間提供固定數(shù)目 (例如13個)的點(diǎn)對點(diǎn)PXI-STAR線路，以便啟動其它模塊中的局部測試 程序。然而，有些測試系統(tǒng)可能需要多于PXI底盤和底板所提供的固定數(shù) 目的點(diǎn)對點(diǎn)PXI-STAR線路的模塊。本發(fā)明的實(shí)施例通過在PXI-LOCAL上放 置所有模塊均可檢測到的代表啟動條件的已知序列來克服這個限制。當(dāng)要 測試DUT時，首先對每個模塊進(jìn)行配置并通過控制器中的全局測試系統(tǒng)軟 件對它進(jìn)行裝備,且一旦經(jīng)裝備,每個模塊便可在預(yù)定時間在PXI-L0CAL'上 尋找代表啟動條件的已知序列。當(dāng)在預(yù)期時間檢測到已知的啟動序列時，模 塊中的局部測試程序啟動。
在圖4所說明的本發(fā)明的一個實(shí)施例中，可對這個啟動序列(本文中 識別為START[1，2])利用兩個局部總線信號(例如，PXI—L0CAL[1，2])，且可 將預(yù)定時間定義為LCM信號414的類似邊沿(例如上升沿)之后的第一 PXI-CLK周期。星形觸發(fā)卡412可在START[1，2]上放置啟動序列(例如
),所述START[1,2]以菊花形鏈接到底盤中的所有其它模塊。在LCM 信號414變高之后的第一PXLCLinO周期期間，向PXI—L0CAL[1，2]應(yīng)用該 啟動序列。通過此操作，保證所有模塊在PXI-CLK10在420處變低時知道 這個啟動序列。匹配條件。.如上所述，在本發(fā)明的實(shí)施例中，可在PXI-LOCAL上^€供 MATCH線路，以使得引腳卡模塊能夠檢驗(yàn)預(yù)期的DUT輸出，并根據(jù)DUT輸出 檢驗(yàn)的結(jié)果繼續(xù)執(zhí)行它們的局部測"^程序或環(huán)回并重復(fù)局部測試程序的一 部分。在圖4中說明的一個實(shí)施例中，可在用來載運(yùn)用于啟動模塊的已知 序列的相同PXI-LOCAL總線線路中的一者(例如，圖4的實(shí)例中的 PXI-L0CAL1 )上提供MATCH線路。這個雙重使用是可以的，因?yàn)橐坏┰陬A(yù)定 時間(例如,'LCM上升沿之后的第一 PXI _CLK10周期)存在已知的啟動序.列, 便不再需要PXI-L0CAL1來啟動模塊，直到下一LCM上升沿為止。在任一情 況下，每個;f莫塊均可驅(qū)動用于MATCH線路的PXI—L0CAL1總線線路，且每個模 塊可從PXI—L0CAL1讀取MATCH線路。
在以下實(shí)例中說明MATCH線路的功能。當(dāng)在.LCM信號上升沿處將 PXLL0CAL[1，2]驅(qū)動成為低
以指示^^莫塊啟動序列之后，可將 PXI-L0CALU,2]驅(qū)動或浮動到高狀態(tài)[1,1],這指出無活動。然而，當(dāng)一個 模塊檢測到不匹配條件(非預(yù)期的DUT輸出)時，它可禁用(de-assert)該 正用作MATCH線^各的PXI-L0CAL1總線線路(例如，驅(qū)動線3各成為低)，因 此例如可能在PXI-LOCAL[1， 2]上出現(xiàn)
以作為不匹配條件的指示。這個 不匹配條件將由其它模塊檢測到，所迷其它模塊將在適當(dāng)時繼續(xù)它們的局 部測試程序或重復(fù)它們的局部測試程序的 一部分。
利用MATCH線路的模塊來執(zhí)行局部測試程序，圖5中說明局部測試程 序的一個實(shí)例。在圖5的局部測試程序500中，代碼的第一部分502建立 條件并將DUT初始化。在執(zhí)行了代碼的第二部分504之后，局部測試程序在 506處檢驗(yàn)DUT輸出以尋找預(yù)期的條件。依據(jù)檢驗(yàn)結(jié)果，局部測試程序?qū)⒃?508處驅(qū)動MATCH線路成為高或低。接著在510處讀取MATCH線路，且如果 在MATCH線路上出現(xiàn)零，則這指出在一個或一個以上沖莫塊中存在著不匹配 條件，且局部測試程序在512處環(huán)回^重復(fù)代碼的第一部分和第二部分。然 而，如果在MATCH線路上出現(xiàn)高，則這指出所有模塊中均存在匹配條件，且 局部測試程序在514處繼續(xù)進(jìn)行以執(zhí)行代碼的第三部分516。請注意，任何 經(jīng)歷不匹配條件的模塊均可驅(qū)動MATCH線路成為低，且所有模塊隨后讀取 MATCH線路以確定是否有任何模塊已經(jīng)經(jīng)歷了不匹配條件。如果有任何模塊 經(jīng)歷了不匹配條件且驅(qū)動MATCH線路成為低，那么所有模塊將在它們的局 部測試程序中環(huán)回并重復(fù)代碼的第一部分和第二部分。
測試結(jié)束(EOT)。如上所提及，類似地在PXI—LOCAL上提供EOT線路，以 便如果任一引腳卡模塊中的局部測試程序檢測到錯誤，則所述引腳卡模塊 能夠突然結(jié)束在所有其它引腳卡模塊中運(yùn)行的局部測試程序。EOT線路的用 途不是為了同步，而是為了通過能夠在合理的時間量內(nèi)停止每個模塊和引 腳來實(shí)現(xiàn)局部測試程序效率。如上所述，針對每個模塊上的每個引腳執(zhí)行 局部測試程序。有些局部測試程序較長，而有些局部測試程序較短。如果較短的局部測試程序檢驗(yàn)該DUT并發(fā)現(xiàn)錯誤，則優(yōu)逸立即停止其它模塊中的所有局部測試程序，而不是等待所有局部測試程序完成。通過使得模塊能夠驅(qū)動可由所有其它模塊讀取的EOT線路，可在不受控制器中的全局測 試系統(tǒng)程序干擾的情況下停止所有模塊中的局部測試程序。在圖4中說明 的一個實(shí)施例中，可在用來載運(yùn)用于啟動模塊的已知序列的相同PXI-L0CAL 總線線路中的一者(例如，圖4的實(shí)'例中的PXI—L0CAL2 )上提供EOT線路。 每個模塊可驅(qū)動用于EOT線路的PXI—L0CAL2總線線路，且每個模塊可從 PXI—L0CAL2讀取EOT線3各。在以下.實(shí)例中說明EOT線路的功能。當(dāng)在LCM信號上升沿處驅(qū)動 PXI—LOCAL[l， 2]低
以指示模塊啟動序列時,可將PXI-LOCAL[l, 2]驅(qū)動 或浮動成高狀態(tài)[l， l]，這指出無活動。然而，當(dāng)一個模塊檢測到DUT錯誤 時，它可將正使用成EOT線路的PXI-L0CAL2總線線路驅(qū)動為低，因此例如 可能在PXI_L0CAL[1, 2]上出現(xiàn)[1， O]以作為錯誤條件的指示。這個錯誤條件 將由其它模塊檢測到，所述其它模塊接著將立即停止它們的局部測試程序 并結(jié)束測試。請注意，任何經(jīng)歷錯誤條件的模塊均可驅(qū)動EOT線路成為低，且 所有模塊隨后讀取EOT線路以確定是否有任何模塊已經(jīng)經(jīng)歷了錯誤條件。 如果有任何模塊經(jīng)歷了錯誤條件并驅(qū)動EOT線路成為低，那么所有模塊將 立即結(jié)束它們的局部測試程序。PXI—LOCAL的用途。在上文描述并在圖4中說明MATCH線路和EOT線路 每一者消耗一個PXI—LOCAL總線線路。然而，在本發(fā)明的替代實(shí)施例中，可 對MATCH線i 各使用兩個PXI—LOCAL總線線路，并可對EOT線路-使用兩個 PXI-LOCAL總線線路。在圖6中說明的這個實(shí)施例中，測試系統(tǒng)600中的每 個模塊602均能夠在檢測到不匹配條件的情況下將MATCH—OUT線路驅(qū)動成 低狀態(tài)。MATCH—OUT線路由星形觸發(fā)卡612接收并在另一 PXI-LOCAL總線線 路上作為MATCH_IN而發(fā)送回來。每個模塊602均能夠讀取MATCH—IN以確 定它們的測試程序是應(yīng)當(dāng)繼續(xù)還是環(huán)回。類似地，每個模塊602均能夠在 檢測到錯誤條件的情況下將E0T_0UT線路驅(qū)動成低狀態(tài)。EOT—OUT線路由星 形觸發(fā)卡612接收，并在另一 PXI—LOCAL總線線路上作為EOT—IN而發(fā)送回 來。每個模塊602能夠讀取EOT-IN以確定它們的測試程序是否應(yīng)當(dāng)終止。 請注意，在圖6的實(shí)施例中只消耗五個PXI_LOCAL總線線路，因?yàn)閮蓚€ PXI—LOCAL總線線路(具體來說是PXI—LOCAL [1,2])具有雙重用途，首先是 作為START線路，并接著用作MATCH_IN線路和EOT_IN線路。多底盤。如圖7中所說明，上述精確定時和同步可擴(kuò)展到根據(jù)本發(fā)明 實(shí)施例的多底盤測試系統(tǒng)700。在多底盤實(shí)施例中，可將來自主底盤702中 的與PXI兼容的主星形觸發(fā)卡712的PXI-CLKIO、 LCM和START經(jīng)由匹配長 度的差動電纜和主星形觸發(fā)卡712上的單獨(dú)的連接件而發(fā)送到一個或一個 以上的其它與PXI兼容的從屬底盤704中的與PXI兼容的從屬星形觸發(fā)卡706?？稍谥餍切斡|發(fā)卡712上針對每個從屬底盤704和主底盤702釆用專 用的連接件，以確保每個底盤的延遲是相同的。舉例來說，在圖7中，在708 處將10 MHz的時鐘^接收到主星形觸發(fā)卡712中。將這個10 MHz時鐘緩沖 并作為PXI_CLK10以經(jīng)由連接件710而分布到其它從屬底盤704。PXI—CLK10 也經(jīng)由連接件714而分布到主星形觸發(fā)卡712,其中此PXI—CLKIO經(jīng)由連接 件716環(huán)回到主星形觸發(fā)卡712。請注意，電纜718和720的長度大致相同， 使得所有底盤大約同時接收PXLCLK1G (假設(shè)在所有底盤中使用相同的PXI 底板版本)。在經(jīng)由連接件716將PXI—CLKIO接收到主星形觸發(fā)卡712中之 后，在736處將它轉(zhuǎn)換成單端信號、進(jìn)行緩沖并經(jīng)由底板而分布到主底盤702 內(nèi)的模塊。圖8是上述示范性PXI_CLK10分布方案的說明，它繪示一種切換器800, 其用于在由前面板連接件接收的外部10 MHz輸入與從溫度補(bǔ)償晶體振蕩器 (Temperature Compensated crystal Oscillator, TCXO)802產(chǎn)生的10 MHz 信號之間切換。在圖8的實(shí)例中，除PXI底板緩沖器804之外的所有組件 均位于主星形觸發(fā)卡中。請注意，在通過PXI底板緩沖器804來緩沖 PXI—CLK10之后，將此PXI—CLKIO經(jīng)由PXI—CLK10跡線806而發(fā)送到所有其 它的插槽，所述的各PXLCLKIG跡線806具有大約相同的長度，其中包含 返回到主星形觸發(fā)卡并由一接收緩沖器810接收的與規(guī)范兼容的匹配長度 的跡線808。這些跡線是標(biāo)準(zhǔn)化PXI底板的一部分。可針對LCM采用類似方案。圖9是示范性LCM分布方案的說明，其繪示 如何使用12分(divide by 12)的電路900從10 MHz時鐘產(chǎn)生LCM，且繪示 如何使用觸發(fā)器904和906而在星形觸發(fā)卡內(nèi)使LCM信號902重新同步，此 時首先通過接收到的10MHz時鐘908負(fù)邊沿，然后用接收到的PXI底板IO MHz時鐘910正邊沿將所述LCM信號902重新定時。雖然已經(jīng)參看附圖結(jié)合本發(fā)明的實(shí)施例完整描述了本發(fā)明，但應(yīng)注意， 所屬領(lǐng)域的技術(shù)人員將容易明白各種改變和修改。將這些改變和修改理解 為包含在由所附權(quán)利要求書界定的本發(fā)明的范圍內(nèi)。
權(quán)利要求
1、一種用于在多底盤系統(tǒng)中的多個電路卡之間提供精確的定時控制的系統(tǒng)，其包括多個底盤，所述底盤符合標(biāo)準(zhǔn)化規(guī)范，所述多個底盤包含主底盤和一個或一個以上的從屬底盤，每個底盤包含相同的設(shè)計版本的與規(guī)范兼容的插槽和底板，以用于在耦合到所述插槽的電路卡之間提供電連接；與規(guī)范兼容的主星形觸發(fā)卡，其可耦合到所述主底盤中的所述插槽之一，用于分別在預(yù)先存在的與規(guī)范兼容的匹配長度的參考時鐘跡線以及所述底板上的根據(jù)所述規(guī)范可由用戶配置的總線上，向耦合到所述主底盤中的其它插槽的其它與規(guī)范兼容的電路卡提供參考時鐘和非規(guī)范控制信號，并用于在所述底盤外部的匹配長度的電纜上向所述一個或一個以上的從屬底盤提供所述參考時鐘和非規(guī)范控制信號；與規(guī)范兼容的從屬星形觸發(fā)卡，其可耦合到每個從屬底盤中的所述插槽之一，用于從所述主星形觸發(fā)卡接收所述參考時鐘和非規(guī)范控制信號，并分別在所述預(yù)先存在的與規(guī)范兼容的匹配長度的參考時鐘跡線以及所述底板上的根據(jù)所述規(guī)范可由用戶配置的總線上，向耦合到所述從屬底盤中的其它插槽的其它與規(guī)范兼容的電路卡提供所述參考時鐘和非規(guī)范控制信號；以及一個或一個以上與規(guī)范兼容的電路卡，其可耦合到所述多個底盤中的每一者中的插槽用于大約同時接收所述參考時鐘和所述非規(guī)范控制信號，并根據(jù)所述參考時鐘和控制信號而以精確的定時控制來操作。
2、 根據(jù)權(quán)利要求1所述的系統(tǒng)，其進(jìn)一步包括環(huán)回參考時鐘外部電纜， 用于載運(yùn)從所述主星形觸發(fā)卡接收的所述參考時鐘，并將所述參考時鐘提 供回到所述主星形觸發(fā)卡，以使得所述主星形觸發(fā)卡能夠與所述從屬星形 觸發(fā)卡大約同時接收所述參考時鐘， 其中所述環(huán)回參考時鐘外部電纜的長 度與將所述參考時鐘從所述主星形觸發(fā)卡載運(yùn)到所述一個或一個以上的從 屬星形觸發(fā)卡的所述匹配長度的電纜的長度大約相同。
3、 根據(jù)權(quán)利要求1所述的系統(tǒng)，其進(jìn)一步包括一個或一個以上的環(huán)回 非規(guī)范控制信號外部電纜，用于載運(yùn)>^人所述主星形觸發(fā)卡接收到的控制信 號，并將所述控制信號提供回到所述主星形觸發(fā)卡，以使得所述主星形觸發(fā) 卡能夠與所述從屬星形觸發(fā)卡大約同時接收所述控制信號，其中所述環(huán)回 控制信號外部電纜的長度與將所述控制信號^^所述主星形觸發(fā)卡載運(yùn)到所 述一個或一個以上的從屬星形觸發(fā)卡的所述匹配長度的電纜的長度大約相 同。
4、 根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，每個底盤包括儀器外圍組件互連(PCI)擴(kuò)展(PXI)底盤，所述插槽包括與PXI兼容的插槽，所述 底板包括與PXI兼容的底板，且所述標(biāo)準(zhǔn)化規(guī)范包括PXI規(guī)范。
5、根據(jù)權(quán)利要求4所述的方法，其特征在于，所述可由用戶配置的與 規(guī)范兼容的總線是PXI_L0CAL總線。
6 、 一種用于在耦合到符合標(biāo)準(zhǔn)化規(guī)范的多個底盤中的與規(guī)范兼容的插 槽的多個電路卡之間提供精確的定時控制的方法，所述多個底盤包含主底 盤和一個或一個以上的從屬底盤，每個底盤包含相同設(shè)計版本的底板，以用 于在耦合到所述插槽的多個電路卡之間提供電連接，所述方法包括利用所述底盤外部的匹配長度的電纜，將參考時鐘和非規(guī)范控制信號 從耦合到所述主底盤的與規(guī)范兼容的主星形觸發(fā)卡提供到所述一個或一個 以上的從屬底盤中的每一者中的與規(guī)范兼容的從屬星形觸發(fā)卡； '利用每個底盤的所述底板上的預(yù)先存在的與規(guī)范兼容的匹配長度的參 考時鐘跡線，將所述參考時鐘從所述主星形觸發(fā)卡或從屬星形觸發(fā)卡提供 到耦合到所述底盤中的插槽的與規(guī)范兼容的電路卡；利用每個底盤的所述底板上的根據(jù)所述規(guī)范可由用戶配置的預(yù)先存在 的總線，將一個或一個以上的非規(guī)范控制信號從所述主星形觸發(fā)卡或從屬 星形觸發(fā)卡提供到耦合到所述底盤中的插槽的所述與規(guī)范兼容的電路卡； 以及在每個底盤中的所述與規(guī)范兼容的電路卡和主星形觸發(fā)卡以及從屬星 形觸發(fā)卡處大約同時接收所述參考時鐘和所述一個或一個以上的非規(guī)范控 制信號，以允許所述星形觸發(fā)卡和電路卡根據(jù)所述參考時鐘和控制信號以 精確的定時控制來操作。
7、 根據(jù)權(quán)利要求6所述的方法，其進(jìn)一步包括在環(huán)回參考時鐘外部電 纜上將來自所述主星形觸發(fā)卡的所述參考時鐘提供回到所述主星形觸發(fā) 卡，以使得所述主星形觸發(fā)卡能夠與所述從屬星形觸發(fā)卡大約同時接收所 述參考時鐘，其中所述環(huán)回參考時鐘外部電纜的長度與將所迷參考時鐘從 所述主星形觸發(fā)卡載運(yùn)到所述一個或一個以上的從屬星形觸發(fā)卡的所述匹 配長度的電纜的長度大約相同。.
8、 根據(jù)權(quán)利要求6所述的方法，其進(jìn)一步包括在一個或一個以上的環(huán) 回非規(guī)范控制信號外部電纜上將來自所述主星形觸發(fā)卡的所述控制信號提 供回到所述主星形觸發(fā)卡，以使得所述主星形觸發(fā)卡能夠與所述從屬星形 觸發(fā)卡大約同時接收所述控制信號，其中所述環(huán)回控制信號外部電纜的長 度與將所述控制信號從所述主星形觸發(fā)卡載運(yùn)到所述一個或一個以上的從 屬星形觸發(fā)卡的所述匹配長度的電纜的長度大約相同。
9、 根據(jù)權(quán)利要求6所述的方法，其特征在于，所述底盤包括儀器外圍組 件互連(PCI )擴(kuò)展(PXI )底盤，所述插槽包括與PXI兼容的插槽，所述底板包括與PXI兼容的底板，且所述標(biāo)準(zhǔn)化規(guī)范包括PXI規(guī)范。
10、根據(jù)權(quán)利要求9所述的方法，其特征在于，M"述可由用戶配置的與 規(guī)范兼容的總線是PXI-L0CAL總線。
11 、 一種用于輔助多個底盤中的多個電路卡之間提供精確定時控制的 設(shè)備,在包含符合標(biāo)準(zhǔn)化規(guī)范的多個底盤的系統(tǒng)中，所述多個底盤包含主底 盤和一個或一個以上的從屬底盤，每個底盤包含與規(guī)范兼容的插槽和底板， 以用于在耦合到所述插槽的多個電路卡之間提供電連接，所述設(shè)備包括與規(guī)范兼容的主星形觸發(fā)卡，其可耦合到所述主底盤中的所述插槽之 一，用于分別在預(yù)先存在的與規(guī)范兼容的匹配長度的參考時鐘跡線和所述 底板上的根據(jù)所述規(guī)范可由用戶配置的總線上，向耦合到所述主底盤中的 其它插槽的其它與規(guī)范兼容的電路卡提供一參考時鐘和非規(guī)范控制信號， 并用于在所述底盤外部的匹配長度的電纜上向所述一個或一個以上的從屬 底盤提供所述參考時鐘和非規(guī)范控制信號。
12、 根據(jù)權(quán)利要求11所述的設(shè)備，其特征在于，所述底盤包括儀器外 圍組件互連(PCI)擴(kuò)展(PXI)底盤，所述插槽包括與PXI兼容的插槽，所 述底板包括與PXI兼容的底板，且所述標(biāo)準(zhǔn)化規(guī)范包括PXI規(guī)范。 .
13、 根據(jù)權(quán)利要求12所述的設(shè)備，其特征在于所述可由用戶配置的與 規(guī)范兼容的總線是PXLL0CAL總線。
14、 一種用于輔助多個底盤中的多個電路卡之間提供精確定時控制的 方法，在包含符合標(biāo)準(zhǔn)化規(guī)范的多個底盤的系統(tǒng)中，所述多個底盤包含主底 盤和一個或一個以上的從屬底盤，每個底盤包含與規(guī)范兼容的插槽和底板， 以用于在耦合到所述插槽的多個電路卡之間提供電連接，所述方法包括分別在預(yù)先存在的與規(guī)范兼容的匹配長度的參考時鐘跡線和所述底板 上的根據(jù)所述規(guī)范可由用戶配置的總線上，將參考時鐘和非規(guī)范控制信號 從可耦合到所述主底盤中的所述插槽之一的與規(guī)范兼容的主星形觸發(fā)卡提 供到耦合到所述主底盤中的其它插槽的其它與規(guī)范兼容的電路卡；以及在所述底盤外部的匹配長度的電纜上將所述參考時鐘和非規(guī)范控制信 號從所述主星形觸發(fā)卡提供到所述一個或一個以上的從屬底盤。
15、 根據(jù)權(quán)利要求l4所述的方法，其特征在于，所述底盤包括儀器外 圍組件互連(PCI)擴(kuò)展(PXI)威盤，所述插槽包括與PXI兼容的插槽，所 述底板包括與PXI兼容的底板，且所述標(biāo)準(zhǔn)化規(guī)范包括PXI規(guī)范。
16、 根據(jù)權(quán)利要求15所述的方法，其特征在于，所述可由用戶配置的 與規(guī)范兼容的總線是PXI丄0CAL總線。
17 、 一種用于輔助多個底盤中的多個電路卡之間提供精確定時控制的 設(shè)備，在包含符合標(biāo)準(zhǔn)化規(guī)范的多個底盤的系統(tǒng)中，所述多個底盤包含主底 盤和一個或一個以上的從屬底盤，每個底盤包含與規(guī)范兼容的插槽和底板，以用于在耦合到所述插槽的多個電路卡之間提供電連接，所述設(shè)備包括與規(guī)范兼容的從屬星形觸發(fā)卡，其可耦合到每個從屬底盤中的所述插 槽之一，用于在所述底盤外部的匹配長度的電纜上從與規(guī)范兼容的主星形 觸發(fā)卡接收一參考時鐘和非規(guī)范控制信號，并分別在預(yù)先存在的與規(guī)范兼 容的匹配長度的參考時鐘跡線和所述底板上的#4居所述規(guī)范可由用戶配置 的總線上，向耦合到所述從屬底盤中的其它插槽的其它與規(guī)范兼容的電路 卡提供所述參考時鐘和非規(guī)范控制信號。
18、 根據(jù)權(quán)利要求17所述的方法，其特征在于，所述底盤包括儀器外 圍組件互連(PCI)擴(kuò)展(PXI)底盤，所述插槽包括與PXI兼容的插槽，所 述底板包括與PXI兼容的底板，且所述標(biāo)準(zhǔn)化規(guī)范包括PXI規(guī)范。
19、 根據(jù)權(quán)利要求18所述的方法，其特征在于，所述可由用戶配置的 與規(guī)范兼容的總線是PXI—LOCAL總線。
20 、 一種用于輔助多個底盤中的多個電路卡之間提供精確定時控制的 方法，在包含符合標(biāo)準(zhǔn)化規(guī)范的多個底盤的系統(tǒng)中，所述多個底盤包含主 底盤和一個或一個以上的從屬底盤，每個底盤包含與規(guī)范兼容的插槽和底 板，以用于在耦合到所述插槽的電路卡之間提供電連接，所述方法包括在所述底盤外部的匹配長度的電纜上，從與規(guī)冬兼容的主星形觸發(fā)卡 將一參考時鐘和非規(guī)范控制信號接收到可耦合到每個從屬底盤中的所述插槽之一的與規(guī)范兼容的從屬星形觸發(fā)卡中；以及分別在預(yù)先存在的與規(guī)范兼容的匹配長度的參考時鐘跡線和所述底板 上的根據(jù)所述規(guī)范可由用戶配置的總線上，向耦合到所述從屬底盤中的其 它插槽的其它與規(guī)范兼容的電路卡提供所述參考時鐘和非規(guī)范控制信號。
21、 根據(jù)權(quán)利要求20所述的方法，其特征在于，所述底盤包括儀器外 圍組件互連(PCI)擴(kuò)展(PXI)底盤，所述插槽包括與PXI兼容的插槽， 所述底板包括與PXI兼容的底板，且所述標(biāo)準(zhǔn)化規(guī)范包括PXI規(guī)范。
22、 根據(jù)權(quán)利要求21所述的方法，其特征在于，所述可由用戶配置的 與規(guī)范兼容的總線是PXI-L0CAL總線。
全文摘要
通過在每個底盤內(nèi)在PXI_LOCAL上提供若干控制信號，并將這些控制信號提供到其它底盤而獲得多個例如PXI等標(biāo)準(zhǔn)化底盤上的精確定時控制。最小公倍數(shù)(Least Common Multiple，LCM)信號使得所有時鐘能夠具有在每個LCM邊沿出現(xiàn)的一致的時鐘邊沿。啟動序列允許測試系統(tǒng)中的所有PXI擴(kuò)展卡同時啟動。MATCH線路使得引腳卡模塊能夠檢驗(yàn)預(yù)期的DUT輸出，并根據(jù)所述DUT輸出檢驗(yàn)的結(jié)果繼續(xù)執(zhí)行它們的局部測試程序或環(huán)回并重復(fù)所述局部測試程序的一部分。測試結(jié)束(End Of Test，EOT)線路使得如果任一引腳卡模塊中的局部測試程序檢測到錯誤，則所述引腳卡模塊便能夠突然結(jié)束在所有其它引腳卡模塊中運(yùn)行的局部測試程序。
文檔編號G01R31/28GK101278205SQ20068003631
公開日2008年10月1日 申請日期2006年8月3日 優(yōu)先權(quán)日2005年8月3日
發(fā)明者安夫尼·里, 葛嵐·戈麥斯 申請人:愛德萬測試株式會社