專利名稱：為源極串聯終接的串行鏈路發(fā)射器提供阻抗校準的方法和器件的制作方法
技術領域：
本發(fā)明一般涉及電子器件，并且具體地，涉及電子器件的校準。更具體地說，本發(fā)明涉及用于提供電子器件的阻抗校準的方法、系統(tǒng)和電子電路。
背景技術：
傳統(tǒng)的HSS(高速串行器/解串器)標準要求發(fā)射器有100歐姆±20％范圍內或更好的差動輸出阻抗。輸出阻抗越精確(即，在100歐姆周圍的百分比變化越小)，發(fā)射器的操作特性越好(更易預測且更精確)。通常，由電阻器和其它具有可測量阻抗特性的電路部件(如晶體管)一起提供測量的輸出阻抗。電阻器一般被串聯到其它部件，而其它部件本身可以相互串聯或并聯。
源極串聯發(fā)射器(SST)(或反相器驅動器)是要求符合這個差動輸出阻抗標準的一個示例性發(fā)射器。采用SST，輸出阻抗通常由場效應晶體管(FET)阻抗與電阻器串聯組成。FET阻抗在不同過程和允許的ASIC(專用集成電路)電壓變化上的變化約為±400％量級。因而，當FET阻抗代表整個輸出阻抗的足夠大的部分時，(變化的)FET阻抗容易導致輸出阻抗超出差動輸出阻抗所要求的范圍(即±20％)。
大部分電壓模式發(fā)射器實現采用非常大的FET，它們所提供的FET阻抗相對于串聯連接的電阻器可以忽略。這些大FET在較低頻率下操作得非常好，但其沒有被設計為處理當前的高速應用(如，傳輸速率超過3Gbps的應用、不歸零(NRZ)數據流)想要的更快的(高速)傳輸頻率。因而，對于當前設計的大多數器件/應用，期望支持更快速度等級的更小的晶體管。這些更小的晶體管表現出大得多的阻抗，這可能導致電路器件超出期望的輸出阻抗范圍。
設計提供輸出阻抗特性的發(fā)射器同時通過使用更小的FET實現更快的傳輸速率，這就需求某些方法用于確定正在被設計的器件何時滿足對輸出阻抗特性的要求。因此，需要一種精確并且可靠的校準器件(如發(fā)射器)以滿足特定輸出阻抗要求的方法。本發(fā)明針對這個需要做出。

發(fā)明內容
所公開的是能夠將待測器件(DUT，device-under-test)的輸出阻抗可靠并且基本上精確地校準到預定的可允許輸出阻抗范圍內的方法、系統(tǒng)和電路器件。DUT的電特性由反饋控制信號控制，使得實現期望的電特性。為了實現特定的電特性，向DUT提供一個也被施加給有效電路的控制輸入。將一個或多個基準電壓與DUT的輸出電壓進行比較，并且根據比較，調整反饋給DUT和有效電路的控制信號。當比較產生了期望的輸出時，將DUT校準到期望的電特性。該控制信號隨后被施加給有效電路，有效電路因此表現出期望的電特性。
在一種實施例中，DUT是配置作為源極串聯終接(SST)的串行鏈路發(fā)射器的反相器電路的一部分。在SST發(fā)射器中，并聯晶體管的兩個分支的每一個在該并聯分支的特定晶體管被接通時都提供一個阻抗值。該阻抗值被加到串聯連接的電阻器值，以提供輸出阻抗。DUT由并聯晶體管的一個分支與一個電阻器串聯組成。將DUT的輸出阻抗與基準電阻器的電阻相比較。比較器相對于基準電阻比較DUT的電特性，并根據輸出阻抗是否落入基準電阻的預設百分比變化范圍內而提供控制信號。該控制信號由FSM(有限狀態(tài)機)進行處理，直到DTU阻抗值落入期望范圍內，其中FSM用來單獨地接通或斷開并聯分支中的晶體管。
在下面的詳細說明中，本發(fā)明的上述以及附加的目標、特性和優(yōu)點將變的顯而易見。


參考結合附圖的以下示范實施例的詳細說明，將最好地理解本發(fā)明自身以及其優(yōu)選使用模式、進一步的目的和優(yōu)點，其中圖1是依照本發(fā)明的一種實施例的可利用來提供校準功能的帶有連續(xù)反饋環(huán)路的基本反饋電路；圖2是依照本發(fā)明的一種實施例的迭代地向待測器件(DUT)提供反饋控制信號以提供校準功能的數字化反饋電路；圖3是依照本發(fā)明的一種實施例的具有晶體管的并聯分支的示范性反相器電路，其中晶體管的并聯分支與電阻串聯連接以提供要求利用圖2的校準機制進行校準的輸出阻抗；以及圖4和圖5分別示出了依照本發(fā)明的一種實施例的正在利用圖2的校準機制校準的圖3的反相器電路的上拉(pull-up)和下拉(pull-down)分支。
具體實施例方式
本發(fā)明提供能夠可靠并且基本上精確地將待測器件(DUT)的輸出阻抗校準到預定的可允許輸出阻抗范圍內的方法、系統(tǒng)和電路器件。DUT的電特性由反饋控制信號控制，使得實現期望的電特性。為了實現特定的電特性，向DUT提供一個也被施加給有效電路的控制輸入。將一個或多個基準電壓與DUT的輸出電壓進行比較，并且根據比較，調整反饋給DUT和有效電路的控制信號。當比較產生了期望的輸出時，將DUT校準到期望的電特性。該控制信號隨后被施加到有效電路，有效電路因此表現出期望的電特性。
在一種實施例中，DUT是配置作為源極串聯終接(SST)的串行鏈路發(fā)射器的反相器電路的一部分。在SST發(fā)射器中，并聯晶體管的兩個分支的每一個在該并聯分支的特定晶體管被接通時都提供一個阻抗值。該阻抗值被加到串聯連接的電阻器值，以提供輸出阻抗。DUT由并聯晶體管的一個分支與電阻器串聯組成。將DUT的輸出阻抗與基準電阻器的電阻相比較。比較器相對于基準電阻比較DUT的電特性，并根據輸出阻抗是否落入基準電阻的預設百分比變化范圍內而提供控制信號。該控制信號由FSM(有限狀態(tài)機)處理，直到DTU阻抗值落入期望的范圍內，其中FSM用來單獨地接通或斷開并聯分支中的晶體管。
現在參考附圖，圖1提供了一個方塊電路圖，示出了在連續(xù)反饋環(huán)路配置中對DUT的基本校準。反饋環(huán)路使得能夠連續(xù)進行DUT校準。如圖所示，DUT 110提供了輸出測試電壓(Vtst)120，它作為第一輸入被施加到運算放大器(OpAMP)140。OpAMP 140從基準發(fā)生器130接收第二個輸入，即基準電壓(Vref)125。在OpAMP 140處，作為(OpAMP 140的)電壓增益(Av)與Vtst 120(示為上部(+)輸入)和Vref 125(示為下部(-)輸入)之間的差的乘積，生成輸出電壓(Vo)。這個計算出的輸出電壓表示為控制電壓(Vctl)145，它通過反饋環(huán)路155被提供給DUT 110。
由于因為Vtst 120的變化而引起的Vctl 145小變化，DUT 110的電特性也表現出變化。通過經由反饋回路155將Vctl提供給DUT110，校準機制能夠連續(xù)地調整Vctl 145的值，直到由DUT 110(由Vtst 120的值決定)測量或者表現出期望的特性(如Vtst＝Vref)。最后得到的Vctl 145的值被施加到有效電路150，有效電路150因此表現出期望的行為。DUT 110是有效電路150的代表，使得當將Vctl 145施加到有效電路150時，有效電路150表現出與DUT 110相同的(或成比例的)電特性。
該電路操作如下。有效電路150由小信號電壓(即Vctl 145)控制。DUT 110生成小信號測試電壓(即，Vtst 120)。Vtst 120和基準電壓Vref 125被施加到Op AMP 140。Op AMP140具有電壓增益Av和傳輸特性Vo＝Av*(V+-V-)。在理想的操作環(huán)境中，Av接近無窮大，并且隨著Av接近無窮大，Op AMP 140將Vctl 145推動到使Vtst 120基本上等于Vref 125的電壓。因而，就將DUT 110校準到接近產生期望的基準電壓(Vref 125)使得Vref＝Vtst的電行為。相同的小信號控制電壓(Vctl 145)被施加到有效電路150，它接近期望的電行為。
圖1提供的校準方法稱為連續(xù)逼近。圖2示出了產生落入上下限的最終電特性的校準方法的離散實現。在該圖的說明中，相同的元件用和前面的圖中相同的名字和參考數字表示。在后一圖采用不同環(huán)境中的元件或具有不同功能的元件的地方，為該部件提供了代表圖號的不同前導數字(如，對圖2是2xx，對圖3是3xx)。唯一提供分配給元件的特定數字有助于說明，但并非隱含著要對本發(fā)明(的結構和功能)做任何限制。
在圖2中，通過(反饋環(huán)路上的)邏輯控制信號CTL 255，經由有限狀態(tài)機(FSM)260，迭代地完成對DUT 110的校準。DUT 110生成Vtst 120，將Vtst 120與兩個基準電壓(低基準電壓(Vlo)225和高基準電壓(Vhi)227)在各自的比較器電路上進行比較。比較器電路是低電壓比較器(CMPL)235和高電壓比較器(CMPH)240。Vlo225由下限基準發(fā)生器230生成，而Vhi 227由上限基準發(fā)生器235生成。
每個比較器電路接收Vtst 120作為第一輸入，圖中示為“A”，以及包括基準電壓之一的第二輸入，圖中示為“B”。因而，在每個比較器內，“B”分別表示Vlo或Vhi的值，而“A”表示Vtst 120的當前值。每個比較器完成對Vtst 120的每個新值/輸入的相應比較，并且每個比較器然后輸出1或0，以表示比較結果。所示不等式表示Vtst 120的期望值和那個特定比較器提供的特定比較。這兩個值一起共同表示正在測量的輸出電特性的范圍。在該示范實施例中，任一比較器的輸出為1表示該比較器中所示不等式求值為真(即，對CMPL是A＞B，或者對CMPH是A＜B)，而0表示該不等式求值為假。
因而，當Vtst 120大于Vlo 225時，CMPL 236被設置為邏輯高(“1”)。否則，CMPL 236是邏輯低(“0”)。相反的條件適用于CMPH 241，也就是說，當Vtst 120小于Vhi 227時，得到邏輯高(1)，以及當Vtst 120大于Vhi 227時，得到0。實際上，利用Vlo 225和Vhi 227限制電壓Vtst 120。有限狀態(tài)機(FSM)260接收邏輯信號CMPL 236和CMPH 241并相應地遞增設置Vctl 245。當兩個比較器提供的輸出都為1時，Vtst 120在要求的范圍內，并且FSM 260停止迭代Vctl 245的新值。下面的表I提供了示例性輸出以及對通過反饋環(huán)路255傳輸到DUT 110的CTL 245的最終影響。
表I

因為Vtst 120的值不可能既小于Vlo 225又大于Vhi 227，所以“0，0”輸出不適用于我們的論述并且只在校準機制斷開時才適用。根據該表，期望“1，1”的輸出，并根據Vtst 120小于Vlo 225或大于Vhi 227而對CTL 245進行不同的改變。
FSM 260處理邏輯信號CMPL 236和CMPH 241，使得Vctl 245將DUT的電壓Vtst 120推動至大于Vlo但小于Vhi。因而，DUT 110被推動到接近產生期望的電壓范圍的電行為(如阻抗)。CTL 245還被施加到有效電路150，有效電路接近期望的電行為。在該示范實施例中，校準機制作為分壓器操作。該機制適用于要求校準的其它類型的電路。
圖3示出了依照一種實施例的被用作要求校準的有效電路的示范電路。依照該實施例，有效電路是阻抗受控CMOS電路(也稱作阻抗受控反相器或SST驅動器)300。在所示實施例中，本發(fā)明的校準特征被應用到有效電路的復制SST驅動器分段(segment)，該有效電路的復制分段被相對于精確的電阻器校準。也就是說，該示范實施例中的DUT是圖3所示有效電路的頂部或底部的副本(replica)。
如圖所示，SST驅動器300被配置為具有并聯的FET引腳(即，FET被分割成很多并聯的引腳)，使得可以將FET調整到為給定過程和電壓角(corner)分配的阻抗。引腳的大小使得當總的FET阻抗接近期望值時并聯FET阻抗的變化是單調的。
在實現中，分配FET阻抗為總阻抗相對于串聯電阻器的預定百分比(即，20％FET VS 80％電阻器)，使得利用合理數量的FET引腳滿足所要求的精度。特別地，這個配置限制了驅動器輸出級的大小，由于帶寬和ASIC內核大小限制，上述限制是很重要的。
具體參考圖3，SST驅動器300包括上拉(PFET)電路和下拉(NFET)電路，接收相同的輸入340，但表現出彼此相反的輸出電壓特性。上拉電路(也如圖4所示，后面說明)是SST驅動器300頂部所示的部分，包括P-型輸入晶體管(Tdatap)315，其源極與N個P-型晶體管(如PFET)312的并聯分支310相連，這里N是表示并聯PFET(編號為Tp0-TpN-1)312的總數的整數。每個PFET 312接收相應的控制輸入信號313作為它的柵極輸入。PFET 312在它們的源極與高電壓(VTT)305相連，并在它們的漏極與輸入晶體管315的源極相連。
Tdatap的阻抗非常小，并且對上拉電路的總阻抗來說可以忽略不計。此外，當SST驅動器300處在上拉操作模式時(P-FETS接通)，Tdatan阻抗接近無窮大。相反，當SST驅動器300處在下拉模式時(N-FETS接通)，Tdatap阻抗接近無窮大。并聯連接的PFET 312提供這里稱作Rpon 360的集總(collective)阻抗，示出它只是為了圖示和說明簡便起見，因為Rpon 360不是電路300中的物理部件。Rpon 360的集總阻抗根據接通的PFET 312的數量而變化，而接通的PFET 312的數量又由相應的控制輸入313的(開/關)值控制。
與Tdatap 315的漏極耦合的是電阻器(Rp)320，電阻器320又在其另一端與輸出終端350的輸出節(jié)點相連。在一種實施例中，Rp 320表現了+/-10％的電阻特性。當在Tdatap 315的柵極上施加“接通”輸入340并且接通PFET 312中的一個或多個時，輸出節(jié)點看到輸出阻抗等于Rp 320加上Rpon 360的阻抗值(Tdatap 315的阻抗可以忽略)。
下拉電路(也如圖5所示，下面說明)是電路300底部所示的部分，與上拉電路配置相似，除了晶體管都是N-型晶體管而且下面的并聯分支330包括M個N-型晶體管，這里M是可能不同于N的整數值。因而電路300不必有相同數量的P-型晶體管和N-型晶體管，尤其是在各自的并聯組內。特別地，盡管每個電路中的晶體管分別被說明為PFET和NFET，但本領域的技術人員理解本發(fā)明的特定電路配置和校準特征也適用于FET以外其它類型的晶體管。因而對FET的具體參考不意味著對本發(fā)明的任何方面或其對將要校準的電路/器件的應用的任何限制。
如圖3所示，下拉電路包括N-型輸入晶體管(Tdatan)317，它的漏極與M個N-型晶體管(NFET)332的并聯組310相連，其中M是表示NFET 332(編號為Tn0-TnM-1)總數的整數。每個NFET 332接收相應的控制輸入信號333作為它的柵極輸入。NFET 310的漏極與低電壓(VSS)307相連，而它們的源極與輸入晶體管(Tdatan)317的漏極相連。Tdatan 317的阻抗非常小，并且對下拉電路的總阻抗來說可以忽略不計。NFET 332提供了這里稱為Rnon 365(示出它只是為了圖示和說明簡便起見，因為Rnon 365不是電路300中的物理部件)的集總阻抗。Rnon 365的集總阻抗根據接通的NFET 332的數量而變化，而接通的NFET 332的數量又由相應的控制輸入333的(開/關)值控制。
與Tdatan 317耦合的是電阻器(Rn)325，電阻器325的另一端又與輸出節(jié)點350相連。當在Tdatan 317的柵極上施加“接通”輸入340并且(通過控制輸入333)接通NFET 332的一個或多個時，輸出節(jié)點看到輸出阻抗等于Rn 325加上Rnon 365的阻抗值(輸入晶體管317的阻抗可忽略不計)。
上述電路300的與其用作待測器件和/或有效電路有關的操作如下。對于輸入電壓VTT(即，數字“1”)，Tdatan 317被接通，以及Tdatap 315被斷開。M個并聯的NFET充當由邏輯控制總線NCTL<m-1:0>控制接通或斷開的開關。每個并聯的NFET 332具有一個接通阻抗Rnon<i>，i＝[m-1，m-2，...，0]。每個控制位333是數字“1”或“0”。
在這個操作狀態(tài)上，SST驅動器的下拉電路的輸出阻抗等于電阻Rn 325串聯M個并聯的NFET Tm<m-1>、Tm<m-2>、...、Tm<0>之和。假定Tdatan 317的阻抗可忽略不計，并聯NFET的有效阻抗表示為Rnon 365，并如下求出[NCTL<m-1>*1/Rnon<n-1>+NCTL<n-2>*1/Rnon<n-2>+...+NCTL<0>*1/Rnon<0>]-1。
采用Rnon 365的這個值，SST驅動器(或反相器電路)的下拉電路的輸出阻抗是Rn+Rnon。
對于輸入電壓VSS(或數字“0”)，輸入PFET Tdatap 315被接通，并且NFET Tdatan 317被斷開。在這個操作狀態(tài)上，以類似的方式，得出SST驅動器的上拉電路的輸出阻抗為Rp+Rpon。如上所述，并聯的PFET的數量可以不同于并聯的NFET的數量，但為簡單起見，假定M等于N。為了對于圖3的阻抗受控反相器實現期望的輸出阻抗，邏輯控制總線NCTL<m-1:0>和PCTL<n-1:0>必須被設置為接通(或斷開)一個或者全部相應的器件。向圖3的電路應用圖2的校準機制提供了離散方式設置控制總線313/333，并最終校準反相器的輸出阻抗特性。圖4和圖5示出了分別應用到圖3的上拉電路和下拉電路的圖2的校準機制。
如下所述，相對于另一基準電阻器(Rref)，校準上述SST驅動器300的上拉或下拉電路。接著，將與電阻器串聯組合的FET阻抗校準為Rref加或者減(+/-)預選/預定的偏差(如+/-10％)。當應用到該校準機制時，SST驅動器分段的PFET和NFET部分被分成為獨立校準的兩半。每個FET-電阻器組合被放在具有Rref的分壓器配置中，并比較產生的電壓Vtst和基準電壓。狀態(tài)機觀察比較器輸出并適當地設置FET控制。當比較器的輸出信號基本上為零時，表示兩個輸入基本上相同，FET-電阻器組合的阻抗正確地匹配Rref。當輸出不為零時，則控制器通過接通/斷開特定并聯分支中的一個或多個FET(引腳)而調整可變電阻器(FET電阻)的設置。
如圖4所示，上拉電路被連接作為圖2所示的校準電路的DUT110。Rp 320與基準電阻器Rref 410相連，在它們的連接點上提供信號Vptst 420。另外，每個基準發(fā)生器被示為串聯連接的一對電阻器，第一電阻器f(R)415/425的一端與VTT相連，第二電阻器R417/430與低電壓源相連。如圖所示，f(R)是比R 417高或低一定百分比(x％)的電阻器，其中f是加/減x％以提供R 417的值附近的電阻范圍的函數。因而，對于下限基準發(fā)生器230，f(R)＝(1-x)*R，而對于上限基準發(fā)生器235，f(R)＝(1+x)*R。在該示范實施例中，假定x為10％。
比較器235和240將Vptst 420分別和基準電壓Vlo 425和Vhi427做比較。COMPPL＝Av*(Vlo-Vptst)，以及COMPPH＝Av*(Vptst-Vhi)。當Vxtst范圍是Vlo＞Vptst且Vhi＜Vptst時，COMPPL、COMPPH＝″11″。在這個條件下，Rpon+Rp＞(1-x)Rref以及Rpon+Rp＜(1+x)Rref。但是，當這個條件不滿足時，對Vctl 245進行調整，并且當找到Vtst的期望值時，COMPPL、COMPPH＝″11″。
如上參考圖2和表I所說明的比較，如果Vptst 420小于Vlo 425，則輸出COMPPL為“1”。并且，當Vptst 420大于Vhi 427時，則輸出COMPPH是“1”。也就是說，如果Vlo＞Vpst并且Vptst＜Vhi，則COMPPL、COMPPH＝″11″并且Vptst被校準在期望的范圍內。用于確定Vpst小于Vlo的條件的方法涉及設置VTT*Rref/(Rpon+Rp+Rref)＜VTT/(2-x)，然后解Rpon+Rp，如下VTT*Ref/(Rpon+Rp+Rref)＜VTT/(2-x)1/(Rpon+Rp+Rref)＜1/(Ref(2-x))Rpon+Rp+Rref＞Rref(2-x)Rpon+Rp＞(1-x)Rref采用以上不等式，當Rp+Rpon＞(1-x)Rref時，Vptst小于Vlo。接著，解Vptst＞Vhi給出Rpon+Rp＜(1+x)Rref。當完成了上述分析時，比較器只在(1-x)*Rref＜Rpon+Rp＜(1+x)*Rref時提供COMPPL、COMPPH＝″11″。
一旦由比較器235和240輸出了結果，就由FSM 242評估COMPPL和COMPPH。FSM 242(通過降低DUT 410的總阻抗)改變控制總線PCTL<n-1:0>245，直到滿足條件COMPPL、COMPPH＝″11″。總輸出阻抗(Rpon+Rp)的降低涉及接通一個或多個附加的并聯晶體管312，以降低Rpon的值。對于要求提高輸出阻抗值(即Rpon+Rp＜Rlo)的校準，斷開(目前接通的)并聯晶體管312的一個或多個。接通或斷開晶體管由控制輸入313控制，該控制輸入313是從PCTL 245接收到的離散信號。
在實際校準期間，一個起始點可能是當Vtst為低且Rpon+Rp為高時，表示PFET被斷開。通過使用反饋控制柵極信號接通PFET，Rpon+Rp阻抗下降且Vtst相應上升。類似地，校準可以從Vtst高而阻抗值低時開始，表示PFET被接通。隨后通過反饋控制柵極信號再次斷開PFET來調節(jié)Vtst的值，直到Vtst落入期望的電壓范圍。
如上所述，分兩級來校準SST驅動器300，圖4提供了對PFET部件(即上拉電路)的校準。在圖5中對NFET部件(即下拉電路)應用類似的過程，其中DUT 110″表示與VTT處的Rref 510串聯的圖3的下拉電路。當采用下拉電路時，該過程設置NCTL<n-1:0>，使得(1-x)*Rref＜Rnon+Rn＜(1+x)*Rref。因而，當SST驅動器300被提供作為DUT 110時，控制輸出PCTL<n-1:0>和NCTL<n-1:0>都被施加到圖3的有效電路150。然后，SST驅動器300具有由[(1-x)Rref，(1+x)Rref]限制的輸出阻抗。
特別地，在一種實施例中，在此所說明的阻抗受控反相器被用作制作在片上的SST發(fā)射器，校準機制也被集成在該片上。該發(fā)射器可以是終端網絡的一部分，以及校準機制可以用來校準電壓模式驅動器的每一半。隨著操作條件(如溫度)變化，測量并調節(jié)阻抗。這種實現能夠動態(tài)校準電壓模式發(fā)射器，使得發(fā)射器的阻抗匹配該發(fā)射器所耦合的發(fā)射信道的阻抗。阻抗匹配的點(以及測試電壓落入期望范圍內的點)可以稱作電路的校準點。
最后，重要的是，盡管已經在并將繼續(xù)在安裝了管理軟件的全功能計算機系統(tǒng)環(huán)境中說明本發(fā)明的示范實施例，但本領域的技術人員將理解本發(fā)明的示范實施例的軟件方面能夠被發(fā)布為各種形式的程序產品，并且將理解不管用來實際完成發(fā)布的特定類型信號承載介質，本發(fā)明的示范實施例都同樣適用。信號承載介質的例子包括例如軟盤、硬盤驅動器、CDROM等可記錄類型的介質以及例如數字和模擬通信鏈路等傳輸類型介質。
盡管已經參考優(yōu)選實施例特別示出并說明了本發(fā)明，但本領域的技術人員將理解，在不偏離本發(fā)明的精神和范圍的前提下，可在形式和細節(jié)下對其進行各種變化。
權利要求
1.一種電子電路器件，包括有效電路，該有效電路能夠表現出不是該有效電路的期望電特性的第一電特性；校準機制，該校準機制動態(tài)地調節(jié)將要施加給該有效電路的控制輸入，以使該有效電路表現出所述期望電特性，其中所述校準機制包括待測器件(DUT)，該待測器件被配置作為該有效電路的至少一個可調節(jié)分段的副本，以及接收所述控制輸入并根據由所述DUT表現出的所述電特性和已知電參數的比較來生成測試輸出，該測試輸出促使對所述控制輸入進行有限調節(jié)。
2.根據權利要求1的器件，所述校準機制還包括第一比較器，該第一比較器接收測試電壓作為第一輸入；基準電壓，該基準電壓耦合到所述第一比較器作為第二輸入；其中所述比較器執(zhí)行所述基準電壓和所述測試電壓的比較并生成表示該比較的結果的比較輸出。
3.根據權利要求2的器件，其中所述校準機制還包括有限狀態(tài)機，該有限狀態(tài)機接收所述比較輸出作為輸入并生成所述控制輸入；其中當所述比較輸出是表示所述測試電壓滿足預定標準的第一值時，所述控制輸入被提供給所述有效電路，以及當所述比較輸出是表示所述測試電壓不滿足所述預定標準的第二值時，所述控制輸入被提供給所述DUT，以調節(jié)所述測試電壓更接近校準點，其中所述預定標準是導致有效電路表現出所述期望電特性的標準。
4.根據權利要求3的器件，所述校準機制還包括第二比較器，該第二比較器接收所述測試電壓作為第二輸入；第二基準電壓，該第二校準電壓耦合到所述第二比較器作為第一輸入；其中所述第二比較器執(zhí)行對所述第二基準電壓和所述測試電壓的下一比較并生成表示該下一比較的結果的第二比較輸出；其中所述有限狀態(tài)機還接收該第二比較輸出作為輸入并相對于所述第一和第二比較輸出生成所述控制輸入；其中當第二比較輸出是表示所述測試電壓滿足所述預定標準的第一值時，所述控制輸入被提供給所述有效電路，以及當所述第二比較輸出是表示所述測試電壓不滿足所述預定標準的第二值時，所述控制輸入被提供給所述DUT，以調節(jié)所述測試電壓更接近校準點。
5.根據權利要求1的器件，其中所述DUT是配置有上拉電路和下拉電路的源極串聯終接的串行鏈路發(fā)射器的一個分段；所述上拉電路包括多個并聯的P-晶體管，所述并聯的P-晶體管通過輸入P-晶體管共同串聯耦合到第一電阻器；所述下拉電路包括多個并聯的N-晶體管，所述并聯的N-晶體管通過輸入N-晶體管共同串聯耦合到第二電阻器；以及所述控制輸入是一組輸入，每個輸入施加到并聯晶體管的各個柵極端，使得根據該控制輸入有選擇地接通/斷開特定的并聯晶體管，以引起所述并聯晶體管的最終阻抗的逐步變化。
6.根據權利要求5的器件，其中當用作所述DUT的所述分段是所述上拉電路時所述測試電壓是在所述上拉電路和已知電阻的第一基準電阻器之間的節(jié)點處測量的電壓；并且所述校準機制執(zhí)行對所述DUT的校準，直到所述測試電壓低于預設低電壓或者高于預設高電壓；以及當用作所述DUT的所述分段是所述下拉電路時所述測試電壓是在所述下拉電路和已知電阻的第二基準電阻器之間的節(jié)點處測量的電壓；并且所述校準機制執(zhí)行對所述DUT的校準，直到所述測試電壓高于所述預設低電壓或者低于所述預設高電壓。
7.根據權利要求3的器件，其中所述基準電壓是低于所述測試電壓的期望電壓預定百分比的第一電壓；所述第二基準電壓是高于所述測試電壓的期望電壓預定百分比的第二電壓。
8.根據權利要求7的器件，還包括與第二電阻串聯的第一電阻，所述第二電阻小于所述第一電阻預定百分比，所述第一電阻和所述第二電阻在從其接收所述第一電壓的節(jié)點處連接，所述第一電壓表示用于與所述測試電壓比較的低電壓；和與第四電阻串聯的第三電阻，所述第四電阻比所述第一電阻高預定百分比，所述第一電阻和所述第二電阻在從其接收所述第二電壓的節(jié)點處連接，所述第二電壓表示用于與所述測試電壓比較的高電壓；其中期望所述測試電壓在由該低電壓和該高電壓限定的電壓范圍內。
9.根據權利要求8的器件，其中該校準機制包括所述DUT、第一和第二基準電阻器，并且串聯的電阻器被制作在單個芯片上。
10.根據權利要求8的器件，其中當所述DUT是上拉電路時，所述DUT的所述并聯晶體管和串聯的電阻器被耦合到相同的高電壓節(jié)點上；并且當所述DUT是下拉電路時，所述DUT的所述并聯晶體管和串聯的電阻器被耦合到相同的低電壓節(jié)點上。
11.一種用于在芯片上制作有效電路的校準器件的方法，所述方法包括提供能夠表現出包括期望電特性的電特性范圍的有效電路，所述有效電路具有一個或多個控制輸入端；為所述有效電路提供片上校準機制，所述校準機制生成控制輸出并且包括待試器件(DUT)，所述待測器件被配置作為所述有效電路的至少一個分段的副本，并且接收所述控制輸出并根據所述DUT表現出的電特性和已知電參數的比較來生成測試輸出，所述測試輸出促使對所述控制輸出進行有限調節(jié)；將來自所述校準機制的相應控制輸出連接到所述有效電路的每個控制輸入端，其中所述校準機制的所述控制輸出動態(tài)地調節(jié)施加給所述有效電路的器件的控制輸入，以使得所述有效電路表現出所述期望電特性。
12.根據權利要求11的方法，其中所述校準機制還包括第一比較器，該第一比較器接收測試電壓作為第一輸入；基準電壓，該基準電壓耦合到所述第一比較器作為第二輸入；其中所述比較器執(zhí)行所述基準電壓和所述測試電壓的比較并生成表示該比較的結果的比較輸出，以及有限狀態(tài)機，該有效狀態(tài)機接收所述比較輸出作為輸入并生成所述控制輸入；其中當所述比較輸出是表示所述測試電壓滿足預定標準的第一值時，所述控制輸入被提供給所述有效電路，以及當所述比較輸出是表示所述測試電壓不滿足所述預定標準的第二值時，所述控制輸入被提供給所述DUT，以調節(jié)所述測試電壓更接近校準點，其中所述預定標準是導致所述有效電路表現出所述期望電特性的標準。
13.根據權利要求12的方法，所述校準機制還包括第二比較器，該第二比較器接收所述測試電壓作為第二輸入；第二基準電壓，該第二基準電壓耦合到所述第二比較器作為第一輸入；其中所述第二比較器執(zhí)行對所述第二基準電壓和所述測試電壓的下一比較并生成表示該下一比較的結果的第二比較輸出；其中所述有限狀態(tài)機還接收該第二比較輸出作為輸入并相對于所述第一和第二比較輸出生成所述控制輸入；其中當第二比較輸出是表示所述測試電壓滿足所述預定標準的第一值時，所述控制輸入被提供給所述有效電路，以及當所述第二比較輸出是表示所述測試電壓不滿足所述預定標準的第二值時，所述控制輸入被提供給所述DUT，以調節(jié)所述測試電壓更接近所述校準點。
14.根據權利要求11的方法，其中所述DUT是配置有上拉電路和下拉電路的源極串聯終接的串行鏈路發(fā)射器的一個分段；所述上拉電路包括多個并聯的P-晶體管，所述并聯的P-晶體管通過輸入P-晶體管共同串聯耦合到第一電阻器；所述下拉電路包括多個并聯的N-晶體管，所述并聯的N-晶體管通過輸入N-晶體管共同串聯耦合到第二電阻器；當用作所述DUT的所述分段是所述上拉電路時所述測試電壓是在所述上拉電路和已知電阻的第一基準電阻器之間的節(jié)點處測量的電壓；并且所述校準機制執(zhí)行對所述DUT的校準，直到所述測試電壓低于預設低電壓或者高于預設高電壓；以及當用作所述DUT的所述分段是所述下拉電路時所述測試電壓是在所述下拉電路和已知電阻的第二基準電阻器之間的節(jié)點處測量的電壓；并且所述校準機制執(zhí)行對所述DUT的校準，直到所述測試電壓高于所述預設低電壓或者低于所述預設高電壓。
15.根據權利要求14的方法，還包括提供與第二電阻串聯的第一電阻，所述第二電阻小于所述第一電阻預定百分比，所述第一電阻和所述第二電阻在從其接收所述第一電壓的節(jié)點處連接，所述第一電壓表示用于與所述測試電壓比較的低電壓；和提供與第四電阻串聯的第三電阻，所述第四電阻比所述第一電阻高預定百分比，所述第一電阻和所述第二電阻在從其接收所述第二電壓的節(jié)點處連接，所述第二電壓表示用于與所述測試電壓比較的高電壓；其中期望所述測試電壓在由該低電壓和該高電壓限定的電壓范圍內。
16.根據權利要求14的方法，其中當所述DUT是上拉電路時，所述DUT的所述并聯晶體管和串聯的電阻器被耦合到相同的高電壓節(jié)點上；以及當所述DUT是下拉電路時，所述DUT的所述并聯晶體管和串聯的電阻器被耦合到相同的低電壓節(jié)點上。
17.根據權利要求11的方法，其中所述有效電路是源極串聯終接(SST)的串行鏈路發(fā)射器，被配置為具有通過輸入晶體管共同串聯到電阻器的晶體管的并聯分支；并且所述DUT是所述SST發(fā)射器的至少一個分段的副本。
18.一種用于校準反相器電路的方法，所述方法包括從待測器件(DUT)接收測試電壓輸出，所述DUT被配置作為期望被校準以表現出特定電特性的反相器電路的一個分段的副本，并且所述DUT接收控制輸入；比較測試電壓輸出和已知基準電壓；當該比較產生表示所述測試電壓輸出滿足預定標準的第一結果時，將與提供給所述DUT的控制輸入相同的控制輸入提供給所述反相器電路；當該比較產生表示所述測試電壓不滿足預定標準的第二結果時，所述方法還包括有限量地動態(tài)調節(jié)所述控制輸入；以及通過反饋環(huán)路將所述調節(jié)的控制輸入提供給所述DUT，其中所述控制輸入被連續(xù)進行所述有限量的調節(jié)，直到該比較產生第一結果。
19.根據權利要求18的方法，其中該反相器電路是源極串聯終接(SST)的串行鏈路發(fā)射器，被配置為具有通過輸入晶體管共同串聯到電阻器的晶體管的并聯分支。
20.根據權利要求19的方法，其中所述DUT是所述SST發(fā)射器的并聯分支之一的副本，其并聯的晶體管的電阻器與已知電阻的基準電阻器串聯，所述方法還包括從連接所述電阻器與所述基準電阻器的節(jié)點處接收所述測試電壓；在第一電阻和下一電阻之間的第二節(jié)點處測量所述基準電壓，它的值是下列之一(a)小于第一電阻的期望的第一測試電壓預定比例；和(b)大于第一電阻的期望的第二測試電壓相同預定比例；并且將所述控制輸入施加到所述并聯的晶體管的漏極端，以有選擇地接通/斷開特定的晶體管并改變所述并聯晶體管的最終阻抗，使得對所述測試電壓進行有限調節(jié)，直到所述DUT表現出表示所述DUT處在校準點的電特性。
全文摘要
將待測器件(DUT)的輸出阻抗基本上精確校準到預定的可允許阻抗范圍。DUT是源極串聯終接(SST)的串行鏈路發(fā)射器的一部分，其中并聯晶體管的兩個分支的每一個在該并聯分支的特定晶體管被接通時提供一個阻抗值。該阻抗值被加到串聯的電阻器，以提供輸出阻抗。DUT由并聯晶體管的一個分支串聯一個電阻器組成。比較DUT的輸出阻抗和基準電阻器的電阻，并且比較器根據輸出阻抗是否落入基準電阻的預設百分比變化范圍內而提供一個控制信號。該控制信號由FSM(有限狀態(tài)機)處理，該FSM單獨地接通或斷開并聯分支中的晶體管，直到DUT阻抗值落在期望范圍內。
文檔編號G01R35/00GK1955748SQ20061013711
公開日2007年5月2日 申請日期2006年10月20日 優(yōu)先權日2005年10月28日
發(fā)明者小海登·C·克蘭福特, 卡麗·E·考克斯, 史蒂文·M·克萊門茨, 弗農·R·諾曼, 威廉·P·康韋爾 申請人:國際商業(yè)機器公司