專(zhuān)利名稱(chēng)：測(cè)定方法及測(cè)定系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種大規(guī)模集成晶片設(shè)計(jì)，特別是有關(guān)于一種方法及系統(tǒng)，用以測(cè)試嵌入其中的宏模組的數(shù)據(jù)存取時(shí)間。
背景技術(shù)：
由于現(xiàn)在LSI系統(tǒng)晶片整合(system on chip，SOC)的時(shí)序限制非常的嚴(yán)格，嵌入式宏模組的時(shí)序參數(shù)為關(guān)鍵性的合成參數(shù)。因此，精確地且充分地執(zhí)行這些嵌入式宏模組的時(shí)序參數(shù)測(cè)量是非常重要的。
舉例來(lái)說(shuō)，嵌入于LSI的隨機(jī)存取存儲(chǔ)器(random accessmemory，RAM)宏模組以及與其相似者，通常被中間電路圍繞，這些中間電路例如為邏輯元件、以及輸入/輸出(I/O)接口電路。因此，嵌入式宏模組無(wú)法直接地存取集成電路晶片的輸出端及輸入端。中間電路將導(dǎo)致與輸入及輸出信號(hào)相關(guān)的晶片上時(shí)間延遲。由于對(duì)于已知信號(hào)，中間電路造成的相關(guān)時(shí)間延遲是無(wú)法得知的，因此，這些延遲阻礙了在測(cè)試期間宏致能信號(hào)與測(cè)試信號(hào)間的精確時(shí)序測(cè)量。
現(xiàn)在具有各種已知方法及裝置，時(shí)序測(cè)量的對(duì)策為補(bǔ)償晶片上的時(shí)間延遲。舉例來(lái)說(shuō)，這些測(cè)試方法及裝置通常包括越過(guò)中間電路的復(fù)雜元件，使得宏裝置直接自主要輸入端存取。然而，這不僅復(fù)雜化電路設(shè)計(jì)，也使其較難獲得精確的時(shí)序測(cè)量。
因此，在嵌入式宏模組的測(cè)試時(shí)序參數(shù)技術(shù)領(lǐng)域中，期望能有改善的方法及系統(tǒng)，以精確地測(cè)量時(shí)序參數(shù)，而不需過(guò)度地復(fù)雜化電路設(shè)計(jì)。

發(fā)明內(nèi)容
有鑒于此，為了解決上述問(wèn)題，本發(fā)明主要目的在于提供一種測(cè)定方法，用以在集成電路中測(cè)定嵌入式存儲(chǔ)器宏模組的數(shù)據(jù)存取時(shí)間。在一實(shí)施例中，此方法包括輸入單一外部測(cè)試信號(hào)至嵌入式存儲(chǔ)器宏模組以致能其內(nèi)的數(shù)據(jù)輸入，并閂鎖來(lái)自嵌入式存儲(chǔ)器宏模組的數(shù)據(jù)輸出。單一外部測(cè)試信號(hào)的脈沖寬度以遞增方式增加，直到獲得數(shù)據(jù)輸出。接著，可以獲得數(shù)據(jù)存取時(shí)間，該數(shù)據(jù)存取時(shí)間實(shí)質(zhì)上等于增加后的脈沖寬度的一時(shí)間間隔。
本發(fā)明所述的測(cè)定方法，提供該單一外部測(cè)試信號(hào)的步驟包括由一測(cè)試器單元提供該單一外部測(cè)試信號(hào)；以及將該單一外部測(cè)試信號(hào)劃分為一第一控制信號(hào)以及一第二控制信號(hào)；其中，該第一控制信號(hào)用以致能該預(yù)設(shè)輸入被提供至該嵌入式存儲(chǔ)器宏模組，且該第二控制信號(hào)用以閂鎖來(lái)自該嵌入式存儲(chǔ)器宏模組的該輸出。
本發(fā)明所述的測(cè)定方法，該第一及第二控制信號(hào)互為180度的反相。
本發(fā)明所述的測(cè)定方法，該第一及該第二控制信號(hào)的傳輸延遲實(shí)質(zhì)上相等。
本發(fā)明所述的測(cè)定方法，提供該單一外部測(cè)試信號(hào)的步驟包括以一閂鎖單元來(lái)檢測(cè)該嵌入式存儲(chǔ)器宏模組的該輸出。
本發(fā)明所述的測(cè)定方法，該閂鎖單元包括一感測(cè)放大器。
本發(fā)明所述的測(cè)定方法，獲得該嵌入式存儲(chǔ)器宏模組的該數(shù)據(jù)存取時(shí)間的步驟包括以一測(cè)試器單元測(cè)定該輸出；以及在考慮該嵌入式存儲(chǔ)器宏模組的一輸入/輸出電路的一時(shí)間延遲后，計(jì)算該數(shù)據(jù)存取時(shí)間。
本發(fā)明還提供一種測(cè)定系統(tǒng)，用以測(cè)定一嵌入式存儲(chǔ)器宏模組的一數(shù)據(jù)存取時(shí)間，該測(cè)定系統(tǒng)包括一第一閂鎖控制單元，耦接該嵌入式存儲(chǔ)器宏模組，用以控制一數(shù)據(jù)輸入；一第二閂鎖控制單元，耦接一裝置陣列，用以控制一數(shù)據(jù)輸出；一閂鎖單元，耦接于該第二閂鎖控制單元與該嵌入式存儲(chǔ)器宏模組之間，用以測(cè)定該數(shù)據(jù)輸出；以及一測(cè)試器單元，用以輸出一單一測(cè)試信號(hào)至該嵌入式存儲(chǔ)器宏模組，且根據(jù)在該第二閂鎖控制單元的控制下由該閂鎖單元所閂鎖的該數(shù)據(jù)輸出，用以測(cè)定該數(shù)據(jù)存取時(shí)間；其中，該單一測(cè)試信號(hào)分別通過(guò)一第一支線(xiàn)及一第二支線(xiàn)，而提供至該第一及第二閂鎖控制單元；以及其中，該第一支線(xiàn)的由該測(cè)試器單元至該第一閂鎖控制單元的傳輸延遲時(shí)間，實(shí)質(zhì)上相等于該第二支線(xiàn)的由該測(cè)試器單元至該第二閂鎖控制單元的傳輸延遲時(shí)間。
本發(fā)明所述的測(cè)定系統(tǒng)，該第一及第二支線(xiàn)的傳送導(dǎo)線(xiàn)實(shí)質(zhì)上具有相同長(zhǎng)度。
本發(fā)明所述的測(cè)定系統(tǒng)，該第一及第二支線(xiàn)將該單一外部測(cè)試信號(hào)劃分為一第一控制信號(hào)及一第二控制信號(hào)，該第一控制信號(hào)用以致能在該第一閂鎖控制單元的該數(shù)據(jù)輸入，且該第二控制信號(hào)用以閂鎖在該第二閂鎖控制單元的數(shù)據(jù)輸出。
本發(fā)明所述的測(cè)定系統(tǒng)，該第一及第二控制信號(hào)因?yàn)榫哂信渲迷谠摰诙Ь€(xiàn)的一反相器，而互為180度的反相。
本發(fā)明所述的測(cè)定系統(tǒng)，該測(cè)試器單元在一或多個(gè)測(cè)試周期內(nèi)，以遞增方式增加該單一外部測(cè)試信號(hào)的一脈沖寬度，直到獲得來(lái)自該閂鎖單元的一閂鎖輸出。
本發(fā)明所述的測(cè)定系統(tǒng)，該嵌入式存儲(chǔ)器宏模組包括一存儲(chǔ)陣列。
本發(fā)明所述的測(cè)定系統(tǒng)，該閂鎖單元為一感測(cè)放大器。
本發(fā)明所述的測(cè)定系統(tǒng)，該測(cè)試器單元通過(guò)考慮在該第二閂鎖控制單元與該測(cè)試器間的一或多個(gè)電路元件所造成的時(shí)間延遲，計(jì)算該數(shù)據(jù)存取時(shí)間。
本發(fā)明所述的測(cè)定系統(tǒng)，該電路元件為該嵌入式存儲(chǔ)器宏模組的輸入/輸出單元。
本發(fā)明還提供一種測(cè)定方法，用以測(cè)定嵌入于一集成電路的一存儲(chǔ)陣列的一數(shù)據(jù)存取時(shí)間，該測(cè)定方法包括由一外部測(cè)試器單元輸入一單一外部測(cè)試信號(hào)至該集成電路，用以提供一數(shù)據(jù)輸入至該存儲(chǔ)陣列，來(lái)產(chǎn)生來(lái)自該存儲(chǔ)陣列的一數(shù)據(jù)輸出；以一閂鎖單元來(lái)檢測(cè)來(lái)自該存儲(chǔ)陣列的一數(shù)據(jù)輸出；在一或多個(gè)測(cè)試周期內(nèi)，以遞增方式增加該單一外部測(cè)試信號(hào)的一脈沖寬度，直到獲得該數(shù)據(jù)輸出；以及獲得該數(shù)據(jù)存取時(shí)間，其中，該數(shù)據(jù)存取時(shí)間實(shí)質(zhì)上等于增加后的該脈沖寬度的一時(shí)間間隔；其中，該單一外部測(cè)試信號(hào)被劃分為一第一控制信號(hào)以及一第二控制信號(hào)，該第一控制信號(hào)用以致能該數(shù)據(jù)輸入被提供至該存儲(chǔ)陣列，且該第二控制信號(hào)用以致能被測(cè)定的該數(shù)據(jù)輸出的閂鎖；以及其中，通過(guò)該集成電路的該第一及第二控制信號(hào)的時(shí)間延遲實(shí)質(zhì)上相等。
本發(fā)明所述的測(cè)定方法，該第一及第二控制信號(hào)互為180度的反相。
本發(fā)明所述的測(cè)定方法，該閂鎖單元為一感測(cè)放大器。
本發(fā)明排除了在現(xiàn)有設(shè)計(jì)上任何時(shí)序偏移的問(wèn)題。由于本發(fā)明只需要較少的測(cè)試電路，其實(shí)現(xiàn)設(shè)計(jì)較簡(jiǎn)單，且精確地測(cè)量也變得簡(jiǎn)單很多。


圖1表示在時(shí)序參數(shù)的操作模式下，現(xiàn)有半導(dǎo)體裝置的方塊圖。
圖2表示現(xiàn)有半導(dǎo)體裝置的時(shí)序操作時(shí)序圖。
圖3表示根據(jù)本發(fā)明實(shí)施例，時(shí)序參數(shù)的操作模式下半導(dǎo)體裝置的方塊圖。
圖4表示根據(jù)本發(fā)明實(shí)施例，半導(dǎo)體裝置的時(shí)序操作時(shí)序圖。
具體實(shí)施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合附圖作詳細(xì)說(shuō)明如下。
圖1表示現(xiàn)有LSI半導(dǎo)體裝置100的方塊圖。裝置100具有嵌入式宏模組102。嵌入式宏模組102更包括存儲(chǔ)陣列104、閂鎖單元106、控制單元108、閂鎖控制單元110、以及測(cè)試選通脈沖(teststrobe，TS)閂鎖器112。裝置100也包括接口邏輯電路114、116、118、120、122、124、以及126，分別連接數(shù)據(jù)輸入(DI)線(xiàn)、地址(ADDR)線(xiàn)、讀/寫(xiě)(R/W)線(xiàn)、宏選擇(MS)線(xiàn)、測(cè)試選通脈沖(TS)線(xiàn)、測(cè)試輸出(TO)線(xiàn)、以及數(shù)據(jù)輸出(DO)線(xiàn)。裝置100更包括接收器128及130、以及驅(qū)動(dòng)器132及134。驅(qū)動(dòng)器132提供測(cè)試輸出信號(hào)tout。MS線(xiàn)通過(guò)邏輯電路120自接收器128延伸至控制單元108以及TS閂鎖器112。在MS線(xiàn)上的信號(hào)驅(qū)動(dòng)存儲(chǔ)陣列104。TS線(xiàn)通過(guò)邏輯電路122自接收器130延伸至TS閂鎖器112以及閂鎖控制單元110。TO線(xiàn)通過(guò)邏輯電路124自TS閂鎖器112延伸至驅(qū)動(dòng)器132。DO線(xiàn)通過(guò)邏輯電路126自閂鎖單元106延伸至驅(qū)動(dòng)器134。
圖2是表示圖1中，存儲(chǔ)陣列104的數(shù)據(jù)存取時(shí)間的時(shí)序操作時(shí)序圖。此時(shí)序圖包括圖表202、204、及206。參閱圖1及圖2，圖表202及204標(biāo)繪在MS及TS線(xiàn)上的信號(hào)，而圖表206標(biāo)繪在TO線(xiàn)上的閂鎖MS信號(hào)(MSlatch)。為了測(cè)試存儲(chǔ)陣列104的數(shù)據(jù)存取時(shí)間，皆需要在TS及MS此兩線(xiàn)上的信號(hào)。然而，由于接口邏輯電路，例如120及122，在TS及MS線(xiàn)之間可能具有時(shí)序延遲。在此兩信號(hào)可以正確地使用來(lái)測(cè)試數(shù)據(jù)存取時(shí)間，必須查明時(shí)序延遲。
參閱圖1及圖2，在MS線(xiàn)上的脈沖信號(hào)先由接收器128所提供。在MS線(xiàn)上的信號(hào)在使用者指定時(shí)間t1上具有前沿(leading edge，LE)。在TS線(xiàn)上的信號(hào)根據(jù)時(shí)間t0由測(cè)試器136通過(guò)接收器130而提供。在圖表202，信號(hào)為schmoo周期，直到使用者指定時(shí)間t2。在schmoo周期期間，在TS線(xiàn)上信號(hào)的波形以上-下方式變化。TS閂鎖器112的功能為D型正反器，其中，MS信號(hào)視為輸入信號(hào)，且TS信號(hào)視為時(shí)脈。使用者指定時(shí)間t2以遞增方式增加，直到其前沿由TS信號(hào)的schmoo部分所截取。信號(hào)的前沿是否被截取，可以通過(guò)監(jiān)測(cè)在TO線(xiàn)上的閂鎖MS信號(hào)(MSlatch)而確定。因此在MS信號(hào)與TS信號(hào)間的時(shí)間差或時(shí)間延遲T可以通過(guò)將使用者指定時(shí)間t2減去使用者指定時(shí)間t1而決定。
現(xiàn)有裝置100的其一缺點(diǎn)就是，其需要兩個(gè)在MS及TS的外部信號(hào)來(lái)執(zhí)行測(cè)試操作。在計(jì)算存儲(chǔ)陣列104的數(shù)據(jù)存取時(shí)間之前，其時(shí)序延遲必須先被測(cè)量。然而，在此兩個(gè)信號(hào)間具有內(nèi)在的時(shí)序偏移，使得難以獲得精確的時(shí)序測(cè)量。對(duì)于增加IC的數(shù)據(jù)生產(chǎn)能力而所需的較嚴(yán)格時(shí)序容忍度而言，時(shí)序偏移的議題變?yōu)楦又匾?。此外，此兩外部信?hào)需要更加復(fù)雜的電路布局。此增加了裝置100制造的難度。
本發(fā)明提供一種方法及系統(tǒng)，用以通過(guò)使用外部測(cè)試信號(hào)的前沿或后沿，來(lái)測(cè)量嵌入式宏模組的時(shí)序參數(shù)。在接下來(lái)的說(shuō)明中，存儲(chǔ)器宏模組將作為用以說(shuō)明本發(fā)明目的的例子。然而，請(qǐng)注意本發(fā)明也可以應(yīng)用在不同類(lèi)型的宏模組。
圖3是表示本發(fā)明實(shí)施例的半導(dǎo)體裝置300的方塊圖。在本實(shí)施例中，僅需要一個(gè)外部測(cè)試信號(hào)來(lái)精確地測(cè)量在嵌入式存儲(chǔ)器宏模組302中存儲(chǔ)陣列304的時(shí)序參數(shù)，時(shí)間參數(shù)例如為數(shù)據(jù)存取時(shí)間。除了存儲(chǔ)陣列304外，嵌入式存儲(chǔ)器宏模組302包括第一閂鎖控制單元306、閂鎖單元308、第二閂鎖控制單元310、以及反相器312。閂鎖單元308可包括感測(cè)放大器、輸出端、及閂鎖器。閂鎖單元308根本上作為一偵測(cè)器，用以偵測(cè)預(yù)計(jì)數(shù)據(jù)是否已從存儲(chǔ)陣列304中讀出。嵌入式存儲(chǔ)器宏模組302通過(guò)數(shù)據(jù)輸入(DI)線(xiàn)、地址(ADDR)線(xiàn)、及控制(CTRL)線(xiàn)，分別自邏輯電路314、316及318接收數(shù)據(jù)輸入、地址、及控制參數(shù)。第一閂鎖控制單元306耦接至存儲(chǔ)陣列304，以控制一數(shù)據(jù)輸入信號(hào)進(jìn)入。第二閂鎖控制單元310通過(guò)閂鎖單元308而耦接至存儲(chǔ)陣列304，以控制一數(shù)據(jù)輸入信號(hào)輸出。測(cè)試器單元320經(jīng)由I/O電路322且分別通過(guò)測(cè)試線(xiàn)的第一及第二支線(xiàn)，而耦接至第一及第二閂鎖控制單元306及310，用以將來(lái)自嵌入式存儲(chǔ)器宏模組302外部的單一測(cè)試信號(hào)輸入至存儲(chǔ)陣列304。此外，需注意，存儲(chǔ)陣列304是用來(lái)說(shuō)明目的，而其可以任何其他類(lèi)型的裝置陣列來(lái)取代。
在TS線(xiàn)上的單一外部測(cè)試信號(hào)由測(cè)試器單元320所產(chǎn)生，且傳送至I/O電路322。I/O電路322將TS線(xiàn)上的此外部測(cè)試信號(hào)于節(jié)點(diǎn)A輸入至嵌入式存儲(chǔ)器宏模組302。TS線(xiàn)在節(jié)點(diǎn)A劃分為第一支線(xiàn)及第二支線(xiàn)，分別與第一閂鎖控制單元306耦接于節(jié)點(diǎn)B以及與第二閂鎖控制單元310耦接于節(jié)點(diǎn)C。因此外部測(cè)試信號(hào)劃分為第一控制信號(hào)及第二控制信號(hào)，分別耦接節(jié)點(diǎn)B及C。
在IC布局設(shè)計(jì)階段，IC設(shè)計(jì)師確保A-B路徑(第一支線(xiàn))的傳輸延遲實(shí)質(zhì)上等于A-C路徑(第二支線(xiàn))的傳輸延遲。因此，沒(méi)有時(shí)序影像或信號(hào)偏移被引發(fā)。此相等傳輸延遲可以通過(guò)建立相同長(zhǎng)度的A-B路徑與A-C路徑而達(dá)成。此傳輸延遲為關(guān)鍵性的參數(shù)，其必須小心地設(shè)計(jì)以保證嵌入式存儲(chǔ)器宏模組302的適當(dāng)存取時(shí)序測(cè)量。由于反相器312通過(guò)測(cè)試線(xiàn)的第二支線(xiàn)而耦接至第二閂鎖控制單元，以及此兩路徑提供了具有實(shí)質(zhì)上相等的傳輸延遲的外部測(cè)試信號(hào)，因此，第一及第二控制信號(hào)互為180度的反相。
第二閂鎖控制單元310將在TO線(xiàn)上的信號(hào)，通過(guò)輸入輸出(I/O)電路324輸出至測(cè)試器單元320，其指出嵌入式存儲(chǔ)器宏模組302何時(shí)存取測(cè)試所需的適當(dāng)數(shù)據(jù)。測(cè)試器單元320的數(shù)據(jù)文件也應(yīng)記錄此外部測(cè)試信號(hào)的脈沖寬度，即為存取時(shí)間的指示。換句話(huà)說(shuō)，此實(shí)施例只利用在TS線(xiàn)上的一外部測(cè)試信號(hào)來(lái)完全地偵測(cè)存儲(chǔ)陣列304的數(shù)據(jù)存取時(shí)間，此取代了使用圖1及圖2中現(xiàn)有設(shè)計(jì)的ME線(xiàn)及TS線(xiàn)上的兩信號(hào)。
圖4表示根據(jù)本發(fā)明的實(shí)施例，裝置300的時(shí)序操作的時(shí)序圖。參閱圖3及圖4，測(cè)試器單元320產(chǎn)生在TS線(xiàn)上的信號(hào)，其脈沖寬度小于嵌入式存儲(chǔ)器宏模組302的已知制造者指定時(shí)脈規(guī)格。此外，脈沖寬度是以遞增方式增加，直到看到閂鎖數(shù)據(jù)輸出。在TS線(xiàn)的外部測(cè)試信號(hào)由測(cè)試器單元320所產(chǎn)生，且以“TSext”表示。此信號(hào)TSext傳送至內(nèi)部節(jié)點(diǎn)B，以“TSBint”表示，且其致能來(lái)自邏輯電路314的數(shù)據(jù)輸入使其進(jìn)入存儲(chǔ)陣列304。同時(shí)，信號(hào)TSext也通過(guò)反相器312傳送至內(nèi)部節(jié)點(diǎn)C，以“TSCint”表示，且其通過(guò)閂鎖單元305來(lái)鎖存自存儲(chǔ)陣列304的數(shù)據(jù)輸出。信號(hào)TSBint與信號(hào)TSext同步，但是兩者間具有與A-B路徑傳輸延遲(以“A-B”表示)相同的延遲。信號(hào)TSCint由反相器312根據(jù)信號(hào)TSext被反相，且此兩信號(hào)間具有A-C路徑傳輸延遲(以“A-C”表示)相同的延遲。IC設(shè)計(jì)師以A-B路徑傳輸延遲與A-C路徑傳輸延遲相同的方法設(shè)計(jì)裝置300。因此，如時(shí)序圖所示，信號(hào)TSBint與信號(hào)TSCint的時(shí)序除了為180度的反相外，此兩信號(hào)相同。
為了說(shuō)明目的，在A-B路徑傳輸延遲后，在位置402的信號(hào)TSext的上升沿導(dǎo)致信號(hào)TSBint在位置404處上升。此外，在A-C路徑傳輸延遲后，信號(hào)TSext的上升沿導(dǎo)致信號(hào)TSCint在位置406處下降。其中，A-C路徑傳輸延遲設(shè)計(jì)為與A-B路徑傳輸延遲相等。在位置404的信號(hào)TSBint的前沿致能第一閂鎖控制單元306，以開(kāi)始數(shù)據(jù)讀取操作。同時(shí)，在位置406的信號(hào)TSCint的前沿使第二閂鎖控制單元310的輸出失能。注意，在此實(shí)施例，信號(hào)TSBint的前沿為上升沿，而信號(hào)TSCint的前沿為下升沿，在實(shí)際應(yīng)用上，可根據(jù)設(shè)計(jì)而為相反。
在此實(shí)施例，假設(shè)在第一閂鎖控制單元306在位置404被致能之前，在位置410上可獲得來(lái)自邏輯電路314的數(shù)據(jù)輸入(以“INdata”表示)，而為嵌入式存儲(chǔ)器宏模組302所需。測(cè)試器單元320在多個(gè)測(cè)試周期期間中，以遞增方式增加在TS線(xiàn)上的信號(hào)TSext的寬-長(zhǎng)，直到數(shù)據(jù)輸出的閂鎖(圖4以“OUTlatch”表示)于TO線(xiàn)上被觀察到。此稱(chēng)為二元搜尋(binary search，以“BS”表示)程序。舉例來(lái)說(shuō)，最初，信號(hào)TSBint的后沿于位置418時(shí)下降。由于數(shù)據(jù)存取延遲，閂鎖單元308根據(jù)時(shí)序延遲，而于位置416輸出在位置410的數(shù)據(jù)輸入。需注意，脈沖寬度的增加部分主要由測(cè)試器根據(jù)一些關(guān)于電路的已知信息而確定。其可以被編程，使得通過(guò)嘗試錯(cuò)誤而使用適當(dāng)增加的部分。在檢測(cè)信號(hào)INdata被信號(hào)TSBint所閂鎖的功能方面，第一閂鎖控制單元306與D型正反器相似。由時(shí)序圖可得知，在位置418，信號(hào)OUTlatch還沒(méi)上升。因此，具有上升沿而未被閂鎖的信號(hào)，可由測(cè)試器單元320于TOext線(xiàn)上所測(cè)得。在下次周期，測(cè)試器單元320以一遞增值來(lái)增加信號(hào)TSext的脈沖寬度。因此，信號(hào)TSBint的后沿于位置420下降。再者，由于在信號(hào)TSBint下降后信號(hào)OUTlatch于位置416上升，因此在位置420上，具有上升沿而未被閂鎖的信號(hào)，可由測(cè)試器單元320于TO線(xiàn)上所測(cè)得。遞增增加程序重復(fù)，且測(cè)試器單元320以另一遞增值來(lái)增加信號(hào)TSext的脈沖寬度。因此，信號(hào)TSBint的后沿現(xiàn)在于位置420下降。此時(shí)，當(dāng)信號(hào)TSBint于位置412下降時(shí)，信號(hào)OUTlatch于位置416上升。由于A-B及A-C路徑提供具有實(shí)質(zhì)上相同的傳輸時(shí)間的信號(hào)TSext，信號(hào)TSCint于位置414上升，且位置414與412在時(shí)間上為相同點(diǎn)。如同第一閂鎖控制單元306，在檢測(cè)信號(hào)OUTlatch被信號(hào)TSCint所閂鎖的功能方面，第二閂鎖控制單元310與D型正反器相似。因此，第二閂鎖控制單元310通過(guò)I/O電路324輸出被閂鎖的TOext信號(hào)，其具有由測(cè)試器單元320觀測(cè)到的上升沿。
在位置412、414、及416的時(shí)間片段后，信號(hào)TOext的上升沿可于時(shí)序延遲內(nèi)由測(cè)試單元320觀測(cè)到。此延遲由接口電路，例如I/O電路324所導(dǎo)致。然而，這對(duì)測(cè)量嵌入式存儲(chǔ)器宏模組302的數(shù)據(jù)存取時(shí)間是沒(méi)有影響的。數(shù)據(jù)存取時(shí)間(Taccess)定義為數(shù)據(jù)讀取操作(DR)的致能直到數(shù)據(jù)讀出(DO)的時(shí)間，換言之，由位置404至416。此等于信號(hào)TSext的原本脈寬加上額外的遞增值。在此實(shí)施例中，數(shù)據(jù)存取時(shí)間等于信號(hào)TSext的原始脈寬加上兩倍遞增值。信號(hào)TOext只被測(cè)試器單元320使用來(lái)識(shí)別閂鎖是否發(fā)生。
此新的方法論排除了在現(xiàn)有設(shè)計(jì)上任何時(shí)序偏移的問(wèn)題。由于此新的設(shè)計(jì)只需要較少的測(cè)試電路，其實(shí)現(xiàn)設(shè)計(jì)較簡(jiǎn)單，且精確地測(cè)量也變得簡(jiǎn)單很多。此外，為了改善此方法的效能，外部測(cè)試信號(hào)的上升及下降沿可使用來(lái)交替地在一周期中測(cè)量數(shù)據(jù)“1”及“0”。
雖然本發(fā)明已通過(guò)較佳實(shí)施例說(shuō)明如上，但該較佳實(shí)施例并非用以限定本發(fā)明。本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，應(yīng)有能力對(duì)該較佳實(shí)施例做出各種更改和補(bǔ)充，因此本發(fā)明的保護(hù)范圍以權(quán)利要求書(shū)的范圍為準(zhǔn)。
附圖中符號(hào)的簡(jiǎn)單說(shuō)明如下100半導(dǎo)體裝置102嵌入式宏模組104存儲(chǔ)陣列106閂鎖單元
108控制單元110閂鎖控制單元112TS閂鎖器114、116、118、120、122、124、126接口邏輯電路128、及130接收器132、134驅(qū)動(dòng)器136測(cè)試器202、204、206圖表300半導(dǎo)體裝置302嵌入式存儲(chǔ)器宏模組304存儲(chǔ)陣列306第一閂鎖控制單元308閂鎖單元310第二閂鎖控制單元312反相器314、316、318邏輯電路320測(cè)試器單元322、324I/O電路。
權(quán)利要求
1.一種測(cè)定方法，用以測(cè)定一嵌入式存儲(chǔ)器宏模組的一數(shù)據(jù)存取時(shí)間，其特征在于，該測(cè)定方法包括提供一單一外部測(cè)試信號(hào)至該嵌入式存儲(chǔ)器宏模組，以根據(jù)一預(yù)設(shè)輸入而獲得來(lái)自該嵌入式存儲(chǔ)器宏模組的一輸出；在一或多個(gè)測(cè)試周期內(nèi)，以遞增方式增加該單一外部測(cè)試信號(hào)的一脈沖寬度，直到獲得該輸出；以及獲得該嵌入式存儲(chǔ)器宏模組的該數(shù)據(jù)存取時(shí)間，其中，該數(shù)據(jù)存取時(shí)間等于增加后的該脈沖寬度的一時(shí)間間隔。
2.根據(jù)權(quán)利要求1所述的測(cè)定方法，其特征在于，提供該單一外部測(cè)試信號(hào)的步驟包括由一測(cè)試器單元提供該單一外部測(cè)試信號(hào)；以及將該單一外部測(cè)試信號(hào)劃分為一第一控制信號(hào)以及一第二控制信號(hào)；其中，該第一控制信號(hào)用以致能該預(yù)設(shè)輸入被提供至該嵌入式存儲(chǔ)器宏模組，且該第二控制信號(hào)用以閂鎖來(lái)自該嵌入式存儲(chǔ)器宏模組的該輸出。
3.根據(jù)權(quán)利要求2所述的測(cè)定方法，其特征在于，該第一及第二控制信號(hào)互為180度的反相。
4.根據(jù)權(quán)利要求3所述的測(cè)定方法，其特征在于，該第一及該第二控制信號(hào)的傳輸延遲相等。
5.根據(jù)權(quán)利要求1所述的測(cè)定方法，其特征在于，提供該單一外部測(cè)試信號(hào)的步驟包括以一閂鎖單元來(lái)檢測(cè)該嵌入式存儲(chǔ)器宏模組的該輸出。
6.根據(jù)權(quán)利要求5所述的測(cè)定方法，其特征在于，該閂鎖單元包括一感測(cè)放大器。
7.根據(jù)權(quán)利要求5所述的測(cè)定方法，其特征在于，獲得該嵌入式存儲(chǔ)器宏模組的該數(shù)據(jù)存取時(shí)間的步驟包括以一測(cè)試器單元測(cè)定該輸出；以及在考慮該嵌入式存儲(chǔ)器宏模組的一輸入/輸出電路的一時(shí)間延遲后，計(jì)算該數(shù)據(jù)存取時(shí)間。
8.一種測(cè)定系統(tǒng)，用以測(cè)定一嵌入式存儲(chǔ)器宏模組的一數(shù)據(jù)存取時(shí)間，其特征在于，該測(cè)定系統(tǒng)包括一第一閂鎖控制單元，耦接該嵌入式存儲(chǔ)器宏模組，用以控制一數(shù)據(jù)輸入；一第二閂鎖控制單元，耦接一裝置陣列，用以控制一數(shù)據(jù)輸出；一閂鎖單元，耦接于該第二閂鎖控制單元與該嵌入式存儲(chǔ)器宏模組之間，用以測(cè)定該數(shù)據(jù)輸出；以及一測(cè)試器單元，用以輸出一單一測(cè)試信號(hào)至該嵌入式存儲(chǔ)器宏模組，且根據(jù)在該第二閂鎖控制單元的控制下由該閂鎖單元所閂鎖的該數(shù)據(jù)輸出，用以測(cè)定該數(shù)據(jù)存取時(shí)間；其中，該單一測(cè)試信號(hào)分別通過(guò)一第一支線(xiàn)及一第二支線(xiàn)，而提供至該第一及第二閂鎖控制單元；以及其中，該第一支線(xiàn)的由該測(cè)試器單元至該第一閂鎖控制單元的傳輸延遲時(shí)間，相等于該第二支線(xiàn)的由該測(cè)試器單元至該第二閂鎖控制單元的傳輸延遲時(shí)間。
9.根據(jù)權(quán)利要求8所述的測(cè)定系統(tǒng)，其特征在于，該第一及第二支線(xiàn)的傳送導(dǎo)線(xiàn)具有相同長(zhǎng)度。
10.根據(jù)權(quán)利要求8所述的測(cè)定系統(tǒng)，其特征在于，該第一及第二支線(xiàn)將該單一外部測(cè)試信號(hào)劃分為一第一控制信號(hào)及一第二控制信號(hào)，該第一控制信號(hào)用以致能在該第一閂鎖控制單元的該數(shù)據(jù)輸入，且該第二控制信號(hào)用以閂鎖在該第二閂鎖控制單元的數(shù)據(jù)輸出。
11.根據(jù)權(quán)利要求10所述的測(cè)定系統(tǒng)，其特征在于，該第一及第二控制信號(hào)因?yàn)榫哂信渲迷谠摰诙Ь€(xiàn)的一反相器，而互為180度的反相。
12.根據(jù)權(quán)利要求8所述的測(cè)定系統(tǒng)，其特征在于，該測(cè)試器單元在一或多個(gè)測(cè)試周期內(nèi)，以遞增方式增加該單一外部測(cè)試信號(hào)的一脈沖寬度，直到獲得來(lái)自該閂鎖單元的一閂鎖輸出。
13.根據(jù)權(quán)利要求12所述的測(cè)定系統(tǒng)，其特征在于，該嵌入式存儲(chǔ)器宏模組包括一存儲(chǔ)陣列。
14.根據(jù)權(quán)利要求8所述的測(cè)定系統(tǒng)，其特征在于，該閂鎖單元為一感測(cè)放大器。
15.根據(jù)權(quán)利要求8所述的測(cè)定系統(tǒng)，其特征在于，該測(cè)試器單元通過(guò)考慮在該第二閂鎖控制單元與該測(cè)試器間的一或多個(gè)電路元件所造成的時(shí)間延遲，計(jì)算該數(shù)據(jù)存取時(shí)間。
16.根據(jù)權(quán)利要求15所述的測(cè)定系統(tǒng)，其特征在于，該電路元件為該嵌入式存儲(chǔ)器宏模組的輸入/輸出單元。
17.一種測(cè)定方法，用以測(cè)定嵌入于一集成電路的一存儲(chǔ)陣列的一數(shù)據(jù)存取時(shí)間，其特征在于，該測(cè)定方法包括由一外部測(cè)試器單元輸入一單一外部測(cè)試信號(hào)至該集成電路，用以提供一數(shù)據(jù)輸入至該存儲(chǔ)陣列，來(lái)產(chǎn)生來(lái)自該存儲(chǔ)陣列的一數(shù)據(jù)輸出；以一閂鎖單元來(lái)檢測(cè)來(lái)自該存儲(chǔ)陣列的一數(shù)據(jù)輸出；在一或多個(gè)測(cè)試周期內(nèi)，以遞增方式增加該單一外部測(cè)試信號(hào)的一脈沖寬度，直到獲得該數(shù)據(jù)輸出；以及獲得該數(shù)據(jù)存取時(shí)間，其中，該數(shù)據(jù)存取時(shí)間等于增加后的該脈沖寬度的一時(shí)間間隔；其中，該單一外部測(cè)試信號(hào)被劃分為一第一控制信號(hào)以及一第二控制信號(hào)，該第一控制信號(hào)用以致能該數(shù)據(jù)輸入被提供至該存儲(chǔ)陣列，且該第二控制信號(hào)用以致能被測(cè)定的該數(shù)據(jù)輸出的閂鎖；以及其中，通過(guò)該集成電路的該第一及第二控制信號(hào)的時(shí)間延遲相等。
18.根據(jù)權(quán)利要求17所述的測(cè)定方法，其特征在于，該第一及第二控制信號(hào)互為180度的反相。
19.根據(jù)權(quán)利要求17所述的測(cè)定方法，其特征在于，該閂鎖單元為一感測(cè)放大器。
全文摘要
一種測(cè)定方法及測(cè)定系統(tǒng)，用于集成電路中測(cè)定嵌入式存儲(chǔ)器宏模組的數(shù)據(jù)存取時(shí)間。單一外部測(cè)試信號(hào)輸入至嵌入式存儲(chǔ)器宏模組以致能數(shù)據(jù)輸入，并獲取數(shù)據(jù)輸出。單一外部測(cè)試信號(hào)的脈沖寬度以遞增方式增加，直到獲得數(shù)據(jù)輸出的閂鎖。接著，可以獲得數(shù)據(jù)存取時(shí)間，且其實(shí)質(zhì)上等于增加后的脈沖寬度的時(shí)間間隔。本發(fā)明排除了在現(xiàn)有設(shè)計(jì)上任何時(shí)序偏移的問(wèn)題。由于本發(fā)明只需要較少的測(cè)試電路，其實(shí)現(xiàn)設(shè)計(jì)較簡(jiǎn)單，且精確地測(cè)量也變得簡(jiǎn)單很多。
文檔編號(hào)G01R31/28GK1822235SQ20061000782
公開(kāi)日2006年8月23日 申請(qǐng)日期2006年2月17日 優(yōu)先權(quán)日2005年2月18日
發(fā)明者謝禎輝, 謝豪泰, 王道平 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司