專利名稱：用于測(cè)試由支電路組成的半導(dǎo)體電路的測(cè)試方法和制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及 一 種用于測(cè)試由支電路纟且成的半導(dǎo)體電^各的測(cè)試^ 方法，該測(cè)試方法尤其用于測(cè)試新制造的存儲(chǔ)器器件。此外，本發(fā) 明還涉及一種用于可編程的存儲(chǔ)器測(cè)試器的順序程序，該可編程的 存儲(chǔ)器測(cè)試器用來執(zhí)行根據(jù)本發(fā)明的測(cè)試方法以及一種用于由支 電路組成的半導(dǎo)體電路的制造方法。
背景技術(shù)：
在研發(fā)和制造新的集成半導(dǎo)體電路時(shí)，尤其是在制造存儲(chǔ)器 時(shí)，所謂的設(shè)計(jì)分析占據(jù)了很大的比例。在進(jìn)行設(shè)計(jì)分析時(shí)，檢查 已處理完的半導(dǎo)體電路的功能性，也就是說，它們是否滿足事先規(guī) 定的規(guī)范。如果不是這種情況，在設(shè)計(jì)階段就必須進(jìn)行改進(jìn)。在圖4中例示意性地示出了一個(gè)流程圖，該流程圖描述了常規(guī) 的設(shè)計(jì)和新的半導(dǎo)體器件的制造。在第一步驟SP中，系統(tǒng)設(shè)計(jì)人 員詳細(xì)列出待設(shè)計(jì)的產(chǎn)品的細(xì)節(jié)或者系統(tǒng)設(shè)計(jì)人員確定規(guī)范。在這 里，基本上定義祠4殳計(jì)的電路的已計(jì)劃的邏輯特性和電特性。例如， 這些特性包括溫度特性、頻率特性、電源電壓特性或者尤其是在存 儲(chǔ)器器件中數(shù)據(jù)的輸入-輸出格式、引線分配和半導(dǎo)體電路的動(dòng)態(tài)特 性。通常，這些^L范已^皮確定為標(biāo)準(zhǔn)。
在隨后步艱《HW中，在系統(tǒng)級(jí)上功能地表明半導(dǎo)體電路的特 征，也就是說以諸如存4渚器、處理器、接口、 I/O才莫塊、處理或通 信協(xié)議的模塊的形式來描述。這以適當(dāng)?shù)挠布枋稣Z言進(jìn)行。硬件 描述語言表明待設(shè)計(jì)的硬件系統(tǒng)的性能和結(jié)構(gòu)的特征，但并不表明 該硬件系統(tǒng)的幾何形狀或詳盡的電路元件。硬件描述語言類似于編 程語言并且包括并行或串行指令和描述結(jié)構(gòu)的元素，由此實(shí)現(xiàn)對(duì)系 統(tǒng)的形式描述，此外該描述是可模擬的。但是，在系統(tǒng)級(jí)上描述總 是抽象的并且^支術(shù)獨(dú)立的。待設(shè)計(jì)的電路的邏輯特性通過操作和在寄存器間的數(shù)據(jù)傳輸 來表明特征。為此，在隨后的寄存器傳輸設(shè)計(jì)中，通過寄存器傳輸 模塊的互連來描述系統(tǒng)。這種RT描述同樣存在于硬件描述語言 (HDL)的對(duì)電路的技術(shù)獨(dú)立地描述中，該硬件描述語言作為輸入 信息用于隨后的邏輯綜合LS。在邏輯綜合或邏輯門設(shè)計(jì)中，性能描述通過HDL轉(zhuǎn)變到半導(dǎo) 體電3各或石更件系統(tǒng)的結(jié)構(gòu)描述。相應(yīng)的邏輯門配屬于這樣的單元， 這些單元的^f立置凈皮固定;l也限定并且這些單元隨后通過4妄線源連4妄。 在進(jìn)一步的改進(jìn)中，通過用門單元庫中的晶體管網(wǎng)表替換邏輯門來 實(shí)現(xiàn)從邏輯級(jí)到晶體管成面的轉(zhuǎn)換。由此，在邏輯綜合LS中在來 自硬件描述語言的系統(tǒng)級(jí)上結(jié)構(gòu)性地實(shí)施最初的功能設(shè)計(jì)，所以原 則上總電路布置已經(jīng)存在。該總電路布置通常模塊化地由多個(gè)支電 路布置組成。存儲(chǔ)器單元或讀寫放大器例如可作為支電路布置來理 解。在布圖步驟中，總的電路設(shè)計(jì)的布圖信息在掩模級(jí)上產(chǎn)生。硬 件的這種拓樸轉(zhuǎn)換是可能的，因?yàn)樵陂T單元庫中晶體管的幾何描述 和晶體管的連接在掩模級(jí)上已經(jīng)存在。相應(yīng)的掩才莫數(shù)據(jù)部分地作為 宏存在，并且布圖步驟LO的結(jié)果是以掩模數(shù)據(jù)的形式拓樸轉(zhuǎn)換電
路布置，該掩模數(shù)據(jù)可通過多邊形導(dǎo)線描述并且最終用于掩模的制 造。所設(shè)計(jì)的半導(dǎo)體電路現(xiàn)在可以在處理或制造步驟PR中作為集 成電路實(shí)施。該集成電路(IC)描述了一種電子功能單元，該電子 功能單元具有多個(gè)通過共同的半導(dǎo)體基板(芯片)電地和機(jī)械地相 互連接的、并且具有樣i米值域和亞孩i米值域的尺寸的電子功能元 件，如晶體管、二極管、電阻器、電容器等。在此，相關(guān)的處理組如造層、光刻、蝕刻和摻雜是通過布圖設(shè)計(jì)的掩才莫限定的。為了確定相應(yīng)的半導(dǎo)體電路是否滿足初始限定的規(guī)范，復(fù)雜的 測(cè)試是必要的，并且在制造步驟中，適配于如失見范SP、石更件描述、 邏輯綜合LS或布圖LO是必要的。設(shè)計(jì)分析，即測(cè)定新制造的半導(dǎo)體芯片通過耦合llr入測(cè)試圖和 耦合輸出功能結(jié)果進(jìn)行。在此，耦合輸入的測(cè)試圖以少見范為依據(jù)， 例如以在存儲(chǔ)器測(cè)試時(shí)的讀寫過程為依據(jù)。那么規(guī)范可以例如是用 于讀出數(shù)據(jù)的規(guī)定時(shí)間。如果相應(yīng)制造的存儲(chǔ)器器件不滿足該規(guī)定，則通常丟棄該存儲(chǔ)器器件并且在所述步艱《SP、 HW、 LS、 LO 和PR中進(jìn)4亍才交正。通常僅個(gè)別的芯片在所謂的基準(zhǔn)測(cè)試器上檢驗(yàn)，并且相應(yīng)的測(cè) 試圖由設(shè)計(jì)工程師構(gòu)造。這非常費(fèi)時(shí)并且在實(shí)踐中妨礙了對(duì)許多新 設(shè)計(jì)的并且待分類的器件進(jìn)行大規(guī)模測(cè)量。發(fā)明內(nèi)容因此，本發(fā)明的目的在于^是供一種測(cè)試方法以測(cè)試由支電^各組 成的半導(dǎo)體電路，針對(duì)半導(dǎo)體電路的規(guī)范該測(cè)試方法簡(jiǎn)便、迅速并 且盡可能多地并行檢驗(yàn)多個(gè)半導(dǎo)體電路。在此，特別希望獲得用于
設(shè)計(jì)分析的受測(cè)試的芯片的分類數(shù)據(jù)，這些分類數(shù)據(jù)可以更加簡(jiǎn)單;也改進(jìn)i殳計(jì)或制造步-驟。該目的通過根據(jù)權(quán)利要求1的測(cè)試步驟來解決。相應(yīng)地，^是供一種用于測(cè)試由支電路組成的半導(dǎo)體電路的測(cè)試 方法，其中該半導(dǎo)體電路借助于用于半導(dǎo)體電路的規(guī)范、借助于設(shè) 計(jì)，該設(shè)計(jì)以在系統(tǒng)級(jí)上功能性地轉(zhuǎn)換^見范的硬件描述語言為基 礎(chǔ)、借助于邏輯綜合，該邏輯綜合用于通過電子器件結(jié)構(gòu)性地實(shí)施 功能設(shè)計(jì)，該電子器件用于形成半導(dǎo)體電路的總電路布置中的支電 路布置、借助于布圖設(shè)計(jì)，用于在半導(dǎo)體基板上拓樸地轉(zhuǎn)換具有電 子器件的總電路布置、并且借助于根據(jù)用于形成半導(dǎo)體電路的布圖 i殳計(jì)處理半導(dǎo)體基4反來制造該半導(dǎo)體電路。方法步驟a) 將測(cè)試圖耦合輸入半導(dǎo)體電路中，該測(cè)試圖包括具有相應(yīng) 的測(cè)試信號(hào)長(zhǎng)度和測(cè)試信號(hào)電平的測(cè)試信號(hào)序列；b) 將功能結(jié)果從半導(dǎo)體電i 各中耦合輸出；c) 將半導(dǎo)體電路的耦合輸出的功能結(jié)果與相應(yīng)的規(guī)范比較。在此，才艮據(jù)本發(fā)明從至少 一 個(gè)預(yù)先生成的測(cè)試參凄t表中選出用 于測(cè)試圖的測(cè)試信號(hào)長(zhǎng)度和/或測(cè)試信號(hào)電平的至少一個(gè)選項(xiàng)，并且 具有測(cè)試信號(hào)長(zhǎng)度及測(cè)試信號(hào)電平的這些值的、用于支電路布置的 至少 一 個(gè)測(cè)試參數(shù)表在邏輯綜合期間生成。根據(jù)本發(fā)明的主要構(gòu)思在于，在邏輯綜合期間已經(jīng)生成測(cè)試參數(shù)表。生成用于支電路布置的測(cè)試參數(shù)表的特殊優(yōu)點(diǎn)尤其在于，在 邏輯綜合時(shí)已知用于支電路布置的特別重要的狀態(tài)，并且可保存用 于后續(xù)的測(cè)試的相應(yīng)的測(cè)試參凄t，如信號(hào)長(zhǎng)度的確定順序。此外，
事先生成的測(cè)試參凄t表允i午建立用于適當(dāng)?shù)臏y(cè)試方法以測(cè)試所述 規(guī)范的自動(dòng)且靈活的編程方法。此外，通過自動(dòng)化地從測(cè)試參數(shù)表 中建立測(cè)試圖，可進(jìn)行非常大量的測(cè)量，從而不需要研發(fā)工程師介 入。在才艮據(jù)本發(fā)明的測(cè)試方法的一個(gè)實(shí)施形式中，各測(cè)試參數(shù)表具 有支電路布置的、針對(duì)測(cè)試圖的待調(diào)節(jié)的內(nèi)部電壓值。如果針對(duì)每 個(gè)支電路布置生成一個(gè)測(cè)試參數(shù)表，則也是特別有利的。由此，例如在作為存儲(chǔ)器器件的待測(cè)試的半導(dǎo)體電路的優(yōu)選設(shè) 計(jì)方案中，提供一系列用于讀寫放大器或比較器的內(nèi)部的參考電壓 值，其中，這些讀寫放大器分別表示部分半導(dǎo)體電^各或支電^各布置。本發(fā)明的測(cè)試方法。由此，例如并行地測(cè)試在單個(gè)半導(dǎo)體晶片上形 成的相同的半導(dǎo)體電路?？梢酝ㄟ^先前生成的測(cè)試參凄t表進(jìn)行標(biāo)準(zhǔn) 化了的方法動(dòng)作，由此實(shí)現(xiàn)受測(cè)試的半導(dǎo)體芯片的特別高的生產(chǎn)量。在才艮據(jù)本發(fā)明的方法的另 一優(yōu)選應(yīng)用形式中，所述方法借助于 用于測(cè)試存儲(chǔ)器器件的可編程存儲(chǔ)器測(cè)試器實(shí)施。與通常使用的僅 接受單個(gè)制成的新半導(dǎo)體器件的基準(zhǔn)測(cè)試器不同，使用可編程的存 儲(chǔ)器測(cè)試器可以是節(jié)省成本的選擇并且在使用始終才艮據(jù)本發(fā)明生 成的測(cè)試參數(shù)表的情況下可對(duì)該存^f諸器測(cè)試器進(jìn)^于簡(jiǎn)〗更有效的編 程。優(yōu)選地，在使用所述測(cè)試參數(shù)表的選項(xiàng)中的所述測(cè)試參數(shù)表以測(cè)試多個(gè)失見范的情況下，相繼將多個(gè)測(cè)試圖耦合llr入到所述半導(dǎo)體 電路中。在根據(jù)本發(fā)明的測(cè)試方法的優(yōu)選地改進(jìn)方案中，半導(dǎo)體電路具 有內(nèi)部的測(cè)試控制裝置，并且半導(dǎo)體電路可通過測(cè)試控制信號(hào)進(jìn)入 測(cè)試才莫式。在此，在該測(cè)試才莫式中，測(cè)試控制裝置改變支電路布置的運(yùn)行參數(shù)以識(shí)別針對(duì)所述運(yùn)行參數(shù)的容差范圍。此外，根據(jù)測(cè)試 參數(shù)生成測(cè)試控制信號(hào)。例如，所述運(yùn)行參數(shù)可具有內(nèi)部電壓、參考電位或者信號(hào)邊沿 形狀?？赡艿倪\(yùn)行參數(shù)如支電路布置中的內(nèi)部電壓在實(shí)踐中可以僅 在邏輯綜合期間設(shè)定或確定。此外，本發(fā)明還提供一種用于可編程的存儲(chǔ)器測(cè)試器以實(shí)施用 于測(cè)試至少 一個(gè)半導(dǎo)體存儲(chǔ)器器件的測(cè)試方法的順序程序，具有以下程序步驟a) 借助于第 一預(yù)給定的標(biāo)準(zhǔn)測(cè)試圖實(shí)施第 一標(biāo)準(zhǔn)測(cè)試流程 以通過耦合輸入標(biāo)準(zhǔn)測(cè)試圖、耦合輸出相應(yīng)的功能結(jié)果和將所述耦 合輸出的功能結(jié)果與所述規(guī)范進(jìn)行比較來測(cè)試第 一規(guī)范；b ) 借助于改變了的標(biāo)準(zhǔn)測(cè)試圖重復(fù)所述第一標(biāo)準(zhǔn)測(cè)試流考呈， 其中各標(biāo)準(zhǔn)測(cè)試圖這樣構(gòu)建，即設(shè)置用于插入來自測(cè)試參數(shù)表的測(cè) 試參數(shù)的空數(shù)據(jù)域；c ) #4居不同的標(biāo)準(zhǔn)測(cè)試流程的比較結(jié)果將受測(cè)試的半導(dǎo)體 存儲(chǔ)器器件分類成滿足規(guī)范或不滿足規(guī)范。根據(jù)本發(fā)明的順序程序設(shè)計(jì)成，將在邏輯綜合期間生成的測(cè)試 參數(shù)表插入在所具有空數(shù)據(jù)域的確定的位置。在此特別有利的是， 測(cè)試參數(shù)表已經(jīng)以與順序程序兼容的格式建立。空數(shù)據(jù)域的位置的 標(biāo)準(zhǔn)化形式使得可以迅速并標(biāo)準(zhǔn)化地測(cè)試多個(gè)新i殳計(jì)和制造的半 導(dǎo)體電^各。那么也可這樣進(jìn)4亍分類，即在所述失見范中的確定的7>差 定義半導(dǎo)體電路的多個(gè)類別。
優(yōu)選地，設(shè)有其它標(biāo)準(zhǔn)測(cè)試流程，其中所述標(biāo)準(zhǔn)測(cè)試圖這沖羊構(gòu) 建，即設(shè)置用于插入來自測(cè)試參數(shù)表的測(cè)試參數(shù)的空數(shù)據(jù)域。例如， 為了測(cè)試存4諸器器件，標(biāo)準(zhǔn)測(cè)試流程可以包4舌讀寫測(cè)i式、預(yù)充電測(cè) 試和/或刷新測(cè)試。此外有利的是，總是在用于標(biāo)準(zhǔn)測(cè)試流程的程序步驟之前改變 支電路布置的運(yùn)行參數(shù)，其中在順序程序中總是設(shè)有用于插入來自 測(cè)試參數(shù)表的測(cè)試參數(shù)的空數(shù)據(jù)域。例如，在從存儲(chǔ)器單元讀出數(shù)考電壓值的輸出最有利地在邏輯綜合期間以測(cè)試參數(shù)表的形式進(jìn) 行。此外，本發(fā)明還提供一種用于由支電路組成的半導(dǎo)體電^各的制造方法，具有下列制造方法步驟a ) 提供用于所述半導(dǎo)體電路的規(guī)范；b ) 在i殳計(jì)中以用于在系統(tǒng)級(jí)上功能性地轉(zhuǎn)換失見范的硬_件描 述語言來描述^見范；c) 執(zhí)行邏輯綜合，用于通過電子器件結(jié)構(gòu)性地實(shí)施功能設(shè) 計(jì)，該電子器件用于形成半導(dǎo)體電^各的總電^各布置中的支電^各布 置；d) 生成具有運(yùn)行參數(shù)、測(cè)試信號(hào)長(zhǎng)度及測(cè)試信號(hào)電平的值 的、用于支電^各布置的測(cè)試參凄史表；e) 生成布圖設(shè)計(jì)，用于在半導(dǎo)體基板上拓樸地轉(zhuǎn)換具有電子 器件的總電路布置；f) 才艮據(jù)布圖i殳計(jì)處理半導(dǎo)體基板以形成半導(dǎo)體電路；g ) 將多個(gè)測(cè)試圖耦合輸入半導(dǎo)體電路，該測(cè)試圖包4舌具有相 應(yīng)的測(cè)試信號(hào)長(zhǎng)度和測(cè)試信號(hào)電平的測(cè)試信號(hào)序列，其中A人測(cè)纟式參 H表中選出用于該測(cè)試圖的測(cè)試信號(hào)長(zhǎng)度和/或測(cè)試信號(hào)電平的至少一個(gè)選項(xiàng)；h) 將功能結(jié)果從半導(dǎo)體電路中耦合輸出；i) 將半導(dǎo)體電路的耦合輸出的功能結(jié)果與相應(yīng)的規(guī)范比較；以及j) 對(duì)半導(dǎo)體電路進(jìn)行分類。根據(jù)本發(fā)明的制造方法所依據(jù)的主要構(gòu)思在于，在邏輯綜合期 間已經(jīng)編制了尤其包含用于支電路布置的運(yùn)行參數(shù)的信息或測(cè)試 參數(shù)表。通常這種參數(shù)不存檔并且在已形成并且設(shè)計(jì)好的半導(dǎo)體器 件的隨后分類或隨后測(cè)試中可能不纟皮使用?！降┎鹏迵?jù)本發(fā)明特別有利 的是，在早期的研發(fā)時(shí)生成測(cè)試參數(shù)表。由此，在隨后的測(cè)試中可 結(jié)構(gòu)性地耦合輸入不同的測(cè)試圖，這些測(cè)試圖以匯編在測(cè)試參凄t表 中的測(cè)試信號(hào)長(zhǎng)度和測(cè)試信號(hào)電平為基礎(chǔ)。這尤其提供這樣的可能 性，即在測(cè)試半導(dǎo)體電路時(shí)生成大的標(biāo)準(zhǔn)化的數(shù)據(jù)集，可容易地評(píng) 估這些數(shù)據(jù)集。在此也可以進(jìn)行被測(cè)試過的半導(dǎo)體電路的分類，該 分類確定半導(dǎo)體電路的不同質(zhì)量。通常必須單獨(dú)地在所謂基準(zhǔn)測(cè)試 器測(cè)試研發(fā)的并且制造出的半導(dǎo)體電路，這是成本高昂的，并且此 外僅允許單個(gè)地測(cè)量，由此測(cè)量時(shí)間較長(zhǎng)。但是，根據(jù)本發(fā)明的制 造方法允許對(duì)多個(gè)制造出的半導(dǎo)體電路進(jìn)行大規(guī)模測(cè)量。測(cè)試參數(shù)表被有利地存入到測(cè)試參數(shù)表文件中。這種測(cè)試參數(shù) 表文件可具有優(yōu)選的ft據(jù)結(jié)構(gòu)，這些測(cè)試參ft表文件可簡(jiǎn)i"更地適合 于用于相應(yīng)的自動(dòng)測(cè)試裝置的順序程序。在此，進(jìn)一步有利的是，在共同的半導(dǎo)體基板上并行地形成多個(gè)相同的半導(dǎo)體電路，并JM昔助于可編程測(cè)i式裝置并4亍地實(shí)施所述 制造步驟g) -j)。有利地，在共同的半導(dǎo)體基板上形成不同的半導(dǎo)體電路情況 下，將耦合輸出的功能結(jié)果與規(guī)范的這些偏差進(jìn)行相互比較，從而 識(shí)別出處理半導(dǎo)體基板時(shí)系統(tǒng)誤差。根據(jù)本發(fā)明的制造方法特別適用于制造存儲(chǔ)器器件，其中使用 可編程存儲(chǔ)器測(cè)試器來核查所述范。


本發(fā)明的其它有利方案在從屬權(quán)利要求中提出，并參照附圖對(duì) 實(shí)施例進(jìn)行進(jìn)一步的說明。圖中示出圖l才艮才居本發(fā)明的制造方法或測(cè)試方法的示意性;危禾呈圖；圖2根據(jù)本發(fā)明的順序程序的示意圖；圖3根據(jù)本發(fā)明測(cè)試支電路布置的實(shí)例；圖4按現(xiàn)有技術(shù)設(shè)計(jì)半導(dǎo)體器件的流程圖。
具體實(shí)施方式
在圖面中相同的或功能相同的元件標(biāo)以相同的參考標(biāo)號(hào)。在圖l中示出了才艮據(jù)本發(fā)明的制造方法或測(cè)試方法的示意性流 程圖。
在第一方法步-驟E1中確定失見范，即祠，i殳計(jì)的電3各的已計(jì)劃的 邏輯特性和電特性。例如，這些特性包括溫度特性、頻率特性、電源電壓特性或延遲特性。在i殳計(jì)半導(dǎo)體存儲(chǔ)器時(shí)，通常以用于例如 DRAM、 FRAM、 MRAM、閃存或其它存卡者器產(chǎn)品的才示準(zhǔn)的形式表 示規(guī)范。在隨后步驟E2中，這些規(guī)范被功能性地轉(zhuǎn)換成硬件描述語言 的形式。這在所謂的系統(tǒng)級(jí)上進(jìn)行，在該系統(tǒng)級(jí)上以模塊、存儲(chǔ)器、 處理器或接口單元描述系統(tǒng)或待設(shè)計(jì)的半導(dǎo)體電路的特性。此外， 在也算作步驟E2的算法級(jí)上，通過算法、例如函#1、流程和過程 來描述該系統(tǒng)。最后到達(dá)寄存器傳輸級(jí)，在該寄存器傳輸級(jí)中通過 例如加法才喿作和4寺處理的數(shù)據(jù)在寄存器之間傳l餘的來描述電路。在邏輯綜合的隨后步驟E3中，借助于電子器件進(jìn)行硬件描述 中的功能i殳計(jì)的結(jié)構(gòu)實(shí)施。這通常以支電^各布置的形式進(jìn)^亍，這些 支電路布置最終構(gòu)成半導(dǎo)體電路的總電路布置。在邏輯綜合期間以 器件如晶體管、電阻器和電容的形式轉(zhuǎn)化邏輯聯(lián)系及其時(shí)間特性。 在該級(jí)上已經(jīng)通過電子器件描述了各個(gè)模塊或支電路。與邏輯綜合同時(shí)地，在步驟E32中針對(duì)每個(gè)支電i 各布置設(shè)計(jì)一 個(gè)測(cè)試參數(shù)表TP1、 TP2， ....， TPN。這些測(cè)試參數(shù)表包括用于各 個(gè)支電路布置的典型的運(yùn)行參數(shù)。例如，這可以是一個(gè)確定的電壓， 該電壓可以施加在用于存儲(chǔ)器單元的存取寄存器上。此外，這些測(cè) 試參數(shù)表也可以具有數(shù)據(jù)，這些數(shù)據(jù)在總電路布置的運(yùn)行期間由支 電^各布置典型地產(chǎn)生。研發(fā)工程師可在邏輯綜合期間特別有利地估計(jì)臨界參lt并且 這些臨界參數(shù)以測(cè)試參數(shù)表的形式作為數(shù)據(jù)文件保存。
在進(jìn)一步的制造方法中，^又布圖i殳計(jì)E4作為具有相應(yīng)電子器 件的總電路布置的拓4卜轉(zhuǎn)化構(gòu)建在半導(dǎo)體基板上。該布圖預(yù)定了各 個(gè)器件在用于隨后的掩模產(chǎn)品的半導(dǎo)體基板上的幾何布置和拓樸 布置。根據(jù)布圖設(shè)計(jì)或按照相應(yīng)制成的掩模進(jìn)行半導(dǎo)體基板Hl的處 理以形成半導(dǎo)體電路。為此進(jìn)行普通的處理動(dòng)作，如造層、光刻、 蝕刻和摻雜。為了測(cè)試相應(yīng)制成的半導(dǎo)體器件，在第一測(cè)試步驟T1中將具 有測(cè)試信號(hào)序列、測(cè)試信號(hào)長(zhǎng)度和測(cè)試信號(hào)電平的測(cè)試圖耦合輸入 到半導(dǎo)體電路中。在這里，用于測(cè)試圖的相應(yīng)的測(cè)試信號(hào)長(zhǎng)度或測(cè)試信號(hào)電平從相應(yīng)的測(cè)試參數(shù)表中產(chǎn)生。這是有利的，因?yàn)樵谶壿?綜合期間產(chǎn)生的測(cè)試參數(shù)表為支電路布置提供了特別有利的運(yùn)行 參凄t和測(cè)試參凄t。接著，在進(jìn)一步的測(cè)試步驟T2中，從半導(dǎo)體電路中耦合輸出 功能結(jié)果。在比較步驟T3中，將半導(dǎo)體電路的耦合輸出的功能結(jié)果與相 應(yīng)的失見范進(jìn)4于相互比舉交。由耦合輸出的功能結(jié)果與規(guī)范偏差可以對(duì)受測(cè)試的半導(dǎo)體電 ^各進(jìn)行分類T4。因?yàn)?，運(yùn)行參數(shù)和測(cè)試參數(shù)4艮據(jù)本發(fā)明在邏輯綜合 期間E3在測(cè)試參數(shù)表中產(chǎn)生，所以各耦合輸出的功能結(jié)果與身見范 之間的誤差或偏差可很好地定位。例如，可以從多個(gè)針對(duì)支電i 各布 置的不同測(cè)試參數(shù)或運(yùn)行參數(shù)的比較結(jié)果中識(shí)別出，哪個(gè)電子器件 可能有缺陷地制造。所以，為了消除這種i吳差，可適用石更件描述E2、 邏輯綜合E3、布圖設(shè)計(jì)E4或處理和制造步驟H1。 在附圖2中示出用于在可編程的測(cè)試裝置中^f吏用的示例性的順據(jù)本發(fā)明的測(cè)試方法和制造方法。該順序程序l設(shè)有多個(gè)標(biāo)準(zhǔn)測(cè)試 序歹ll 2、 3、 4、 5、 6、 7,其中例如首先對(duì)待測(cè)試的半導(dǎo)體存儲(chǔ)器器 件上電。在通常的可編程的存儲(chǔ)器測(cè)試器中，通過測(cè)試器通道借助于測(cè) 試頭觸點(diǎn)接通待測(cè)試的半導(dǎo)體器件。通過測(cè)試器通道耦合輸入測(cè)試 信號(hào)。也可以想到，與在其上形成有電路布置的已制造的半導(dǎo)體晶 片形成觸點(diǎn)4妻觸。此外，根據(jù)本發(fā)明的順序程序l設(shè)有空數(shù)據(jù)域9、 10、 11、 12， 在邏輯綜合期間產(chǎn)生的測(cè)試參數(shù)表TP1、 TP2、 TPN可插入到該空 數(shù)據(jù)域中。在此，以適當(dāng)?shù)臄?shù)據(jù)才各式維持空H據(jù)域及相應(yīng)的測(cè)試參 數(shù)表。例如，在邏輯綜合期間測(cè)試參數(shù)表可作為測(cè)試參數(shù)表文件保 存。在啟動(dòng)待測(cè)試的存儲(chǔ)器器件后讀入第一測(cè)試參數(shù)表并且進(jìn)行讀 寫測(cè)試3。接著，在順序程序1的空數(shù)據(jù)域IO中設(shè)置另一測(cè)試參數(shù) 表，該測(cè)試參數(shù)表相對(duì)于第 一讀寫測(cè)試3設(shè)定用于下面的第二讀寫 測(cè)試4的改變了的運(yùn)行參數(shù)。該改變了的運(yùn)行參數(shù)例如可以是內(nèi)部 電源電壓的分級(jí)值。然后，保存各耦合輸出的比較結(jié)果。4妄著是用于讀寫測(cè)試的另 一標(biāo)準(zhǔn)測(cè)試流程，其中首先再次在空 數(shù)據(jù)域ll中插入來自測(cè)試參數(shù)表TP1、 TP2，…，TPN中的一個(gè)的觀'J試參數(shù)或運(yùn)行參數(shù)。例如，在接著的標(biāo)準(zhǔn)測(cè)試流程6中測(cè)量待測(cè)試的存儲(chǔ)器器件的 內(nèi)部電壓。重新借助于事先插入在^皮維持的空凄t據(jù)域12中的測(cè)試 參數(shù)表進(jìn)行該測(cè)量。
4妾下來是另 一標(biāo)準(zhǔn)測(cè)試流程7和最后對(duì)存+者的測(cè)試結(jié)果的分才斤8。在最終的程序部分分析8中僅可對(duì):故測(cè)試的存<諸器器件進(jìn)4亍分類或在出現(xiàn)誤差時(shí)確定誤差原因，因?yàn)闇y(cè)試參數(shù)表分別配屬給待測(cè) 試的半導(dǎo)體存儲(chǔ)器中的支電路布置。在改變各支電路布置的測(cè)試參 數(shù)并且同時(shí)改變測(cè)試結(jié)果或比較結(jié)果時(shí)，可由此推斷出相應(yīng)的支電 3各布置的誤差。
圖3示意性示出在半導(dǎo)體存儲(chǔ)器中的支電路布置和用于根據(jù)本 發(fā)明的存儲(chǔ)器測(cè)試的測(cè)試參數(shù)表的聯(lián)系。
提供一種已經(jīng)形成的半導(dǎo)體器件13，該半導(dǎo)體器件在此具有部 分半導(dǎo)體電^各14。該支電^各布置14例如是一個(gè)與位線15和字線 16連接的存儲(chǔ)器單元以及一個(gè)配屬于各位線15的讀出放大器20。 為此，i殳置有一個(gè)具有可控路徑和控制端口 18的存取晶體管17, 其中該控制端口連4妄在字線16上并且可控3各徑與存4諸電容器21 — 起串聯(lián)在位線15與接地GND之間。每個(gè)位線都配屬有讀出放大器 或者在此為比較器20，在圖3中該比較器同樣配屬于所示的例示性 支電路布置14。比4交器20的第一輸入端19與位線15接通，該比 較器的第二輸入端22連4妄到參考電位VREF。該參考電位VREF 由可控參考電壓電源23提供。為了讀出該存儲(chǔ)器單元14的存儲(chǔ)內(nèi) 容，將比較器的第一輸入端19上的電壓與參考電位VREF進(jìn)行比 4交，其中在存取晶體管17的可控^各徑打開時(shí)第一輸入端19上的電 壓與蓄積在存儲(chǔ)電容器中的電荷有關(guān)。如果第一輸入端19上的電 壓高于第二輸入端22,則比較器的輸出端24例如^是供一個(gè)第一邏 輯級(jí)或者一個(gè)第二邏輯級(jí)。
半導(dǎo)體存儲(chǔ)器器件13具有一個(gè)測(cè)試控制裝置25，該測(cè)試控制 裝置通過控制信號(hào)CTRT控制參考電壓電源23。由此，參考電位 VREF可^皮看作運(yùn)行參^:或測(cè)試參^:。在相應(yīng)的半導(dǎo)體存儲(chǔ)器13 的邏輯綜合中進(jìn)4iS殳計(jì)期間形成測(cè)試參數(shù)表TP1,該測(cè)試參數(shù)表具
有用于0.6至1.4V的參考電位VREF的分級(jí)^直。在此T1-TN作為 測(cè)試參數(shù)，通過這些測(cè)試參數(shù)確定相應(yīng)的參考電位VREF。在通過可編程測(cè)試裝置26測(cè)試存4諸器器件13時(shí)，該測(cè)試裝置 例如將測(cè)試控制信號(hào)TCTR提供給測(cè)試控制裝置25。由此，在標(biāo)準(zhǔn) 測(cè)試流程不同時(shí)，例如在圖2所示的讀寫測(cè)試時(shí)，存儲(chǔ)器測(cè)試器26 這樣控制測(cè)試控制裝置， -使得在讀寫測(cè)試不同時(shí)乂人參考電壓電源23 中產(chǎn)生不同的參考電4立VREF。由此， 一方面可核查存^f諸器單元相 對(duì)于參考電位的波動(dòng)怎樣不靈敏地動(dòng)作，另一方面可確定在名義參 考電位值或通過規(guī)范給出的參考電位值下存儲(chǔ)器單元是否便于使 用。在此，對(duì)于根據(jù)本發(fā)明的測(cè)試所需要的是，相應(yīng)的測(cè)試參數(shù) T1-TN或者運(yùn)行參數(shù)已經(jīng)在設(shè)計(jì)階段以表格形式被保存。這些表格 或者測(cè)試參數(shù)表TP1 -使得在隨后的設(shè)計(jì)分析或所形成的半導(dǎo)體電 路13的功能測(cè)i式時(shí)可迅速有歲文i也;險(xiǎn)查夂見范功能。測(cè)試方法，這〗吏得可以并^f于測(cè)試多個(gè)半導(dǎo)體電路并且可以在構(gòu)思或 設(shè)計(jì)相應(yīng)的半導(dǎo)體電路器件時(shí)根據(jù)提前加入的測(cè)試參數(shù)表確定誤 差。由于測(cè)試參凄t表為標(biāo)準(zhǔn)^(匕形式，所以可通過特別有利的順序禾呈 序控制使用可編程的測(cè)試裝置。由此可實(shí)現(xiàn)半導(dǎo)體電路的高分析流 量和短的分析時(shí)間。根據(jù)本發(fā)明的測(cè)試制造方法能夠進(jìn)行用于設(shè)計(jì) 分析的大規(guī)模測(cè)試和用于這種存儲(chǔ)器觀"試器的標(biāo)準(zhǔn)化順序程序的 發(fā)展。
參考標(biāo)號(hào)SP 規(guī)范 HW 硬件描述 LS 邏輯綜合 LO 布圖 PR 處理TS 耦合輸入測(cè)試圖KL 與規(guī)范進(jìn)行比較El 規(guī)范E2 硬件描述E3 邏輯綜合E32 產(chǎn)生測(cè)纟式參凄t表E4 布圖i殳計(jì)HI 半導(dǎo)體基板的處理Tl 耦合輸入測(cè)試圖T2 耦合輸出功能結(jié)果T3 與規(guī)范進(jìn)行比較T4 分類TP1、 TP2至TPN測(cè)試參凄t表 1 順序禾呈序 2-7才示準(zhǔn)測(cè)i式流禾呈 10、 11、 12空數(shù)據(jù)域8 分析13 半導(dǎo)體存儲(chǔ)器14 支電路裝置、存儲(chǔ)器單元15 位線16 字線17 存耳又晶體管18 支電^各布置、存儲(chǔ)器單元19 輸入端20 比4交器21 電容器22 輸入端23 參考電壓源24 $俞出端25 測(cè)試控制裝置26 存^f諸器測(cè)試器 Tl-T2 測(cè)試參數(shù) CTRT 4空制4言號(hào) TCTR 4空制4言號(hào) VREF 參考電位
權(quán)利要求
1.一種用于測(cè)試由支電路(14)組成的半導(dǎo)體電路(13)的測(cè)試方法，該半導(dǎo)體電路借助于以下部分制造用于半導(dǎo)體電路(13)的規(guī)范(E1)；設(shè)計(jì)(E2)，所述設(shè)計(jì)以在系統(tǒng)級(jí)上功能性地轉(zhuǎn)換規(guī)范的硬件描述語言為基礎(chǔ)；邏輯綜合(E3)，用于通過電子器件結(jié)構(gòu)性地實(shí)施功能設(shè)計(jì)，用于形成所述半導(dǎo)體電路(13)的總電路布置中的支電路布置(14)；布圖設(shè)計(jì)(E4)，用于在半導(dǎo)體基板上拓?fù)涞剞D(zhuǎn)換具有所述電子器件的所述總電路布置；并且借助于根據(jù)所述布圖設(shè)計(jì)(E4)處理(H1)所述半導(dǎo)體基板以形成所述半導(dǎo)體電路(13)；以下列測(cè)試方法步驟測(cè)試所述半導(dǎo)體電路(13)的規(guī)范功能a)將測(cè)試圖(T1)耦合輸入所述半導(dǎo)體電路(13)中，所述測(cè)試圖包括具有相應(yīng)的測(cè)試信號(hào)長(zhǎng)度和測(cè)試信號(hào)電平的測(cè)試信號(hào)序列；b)將功能結(jié)果(T2)從所述半導(dǎo)體電路(13)中耦合輸出；c)將所述半導(dǎo)體電路(13)的耦合輸出的功能結(jié)果(T3)與相應(yīng)的規(guī)范比較；其中，從至少一個(gè)預(yù)先生成的測(cè)試參數(shù)表(TP1...TPN)中選出用于所述測(cè)試圖的測(cè)試信號(hào)長(zhǎng)度和/或測(cè)試信號(hào)電平的至少一個(gè)選項(xiàng)；以及其中，具有測(cè)試信號(hào)長(zhǎng)度及測(cè)試信號(hào)電平的這些值的、用于支電路布置(14)的所述至少一個(gè)測(cè)試參數(shù)表(TP1...TPN)在所述邏輯綜合期間(E3)生成。
2. 根據(jù)權(quán)利要求1所述的測(cè)試方法，其特征在于，所述測(cè)試參數(shù) 表(TP1…TPN)具有所述支電路布置(14)的針對(duì)測(cè)試圖的 待調(diào)節(jié)的內(nèi)部電壓值(T1…TN)。
3. 根據(jù)權(quán)利要求1或2所述的方法，其特征在于，針對(duì)每個(gè)所述 支電i 各布置(14)生成一個(gè)所述測(cè)試參凄t表(TP1…TPN)。
4. 才艮據(jù)前述4又利要求中的至少一個(gè)所述的測(cè)試方法，其特4正在 于，待測(cè)試的半導(dǎo)體電路(13)形成存儲(chǔ)器器件。
5. 根據(jù)前述權(quán)利要求中的至少一個(gè)所述的測(cè)試方法，其特征在 于，并行地實(shí)施用于測(cè)試相同的所述半導(dǎo)體電路(13)的方法。
6. 根據(jù)前述權(quán)利要求中的至少一個(gè)所述的測(cè)試方法，其特征在 于，所述方法借助于用于測(cè)試所述存儲(chǔ)器器件(13 )的可編程 存l諸器測(cè)試器(26)實(shí)施。
7. 根據(jù)前述權(quán)利要求中的至少一個(gè)所述的測(cè)試方法，其特征在 于，在^f吏用所述測(cè)試參凄t表的選項(xiàng)中的所述測(cè)試參凄t表(TP1...TPN)以測(cè)試多個(gè)所述^見范的情況下時(shí)，相繼將多個(gè) 測(cè)試圖耦合輸入到所述半導(dǎo)體電路(13)中。
8. 根據(jù)前述權(quán)利要求中的至少一個(gè)所述的測(cè)試方法，其特征在于，所述半導(dǎo)體電路(13)具有內(nèi)部的測(cè)試控制裝置(25)并 且所述半導(dǎo)體電路(13)可通過測(cè)試控制信號(hào)(TCTR)置入 一種測(cè)試模式中，其中在所述測(cè)試模式中，所述測(cè)試控制裝置 (25)改變所述支電路布置(14)的運(yùn)行參數(shù)(T1…TN)以 識(shí)別所述運(yùn)4亍參數(shù)(T1…TN)的容差范圍，并且其中才艮據(jù)所 述測(cè)試參數(shù)表(TP1…TPN)生成所述測(cè)試控制信號(hào)(TCTR)。
9. 根據(jù)權(quán)利要求8所述的測(cè)試方法，其特征在于，所述運(yùn)行參數(shù)(T1…TN)具有內(nèi)部的電壓、參考電位(VREF)或者信號(hào)邊 沿形狀。
10. —種用于可編程的存儲(chǔ)器測(cè)試器(26 )以實(shí)施用于根據(jù)權(quán)利要 求1至9中任一項(xiàng)所述的測(cè)試至少一個(gè)半導(dǎo)體存儲(chǔ)器器件(13 ) 的測(cè)試方法的順序程序(1),具有以下程序步驟a) 借助于第一預(yù)給定的標(biāo)準(zhǔn)測(cè)試圖實(shí)施第一標(biāo)準(zhǔn)測(cè)試流程(2-7)以通過耦合輸入標(biāo)準(zhǔn)測(cè)試圖、耦合輸出相應(yīng)的 功能結(jié)果和將所述耦合輸出的功能結(jié)果與所述規(guī)范進(jìn)行 比4交來測(cè)i式第一夂見范；b) 借助于改變了的標(biāo)準(zhǔn)測(cè)試圖重復(fù)所述第一標(biāo)準(zhǔn)測(cè)試流程(3、 4、 5),其中各個(gè)標(biāo)準(zhǔn)測(cè)試圖這樣地構(gòu)建，即設(shè)置 用于接入來自測(cè)試參數(shù)表(TP1...TPN)的測(cè)試參數(shù) (T1…TN)的空凄t才居i或(9， 10， 11, 12);c) 根據(jù)不同的標(biāo)準(zhǔn)測(cè)試流程(2 - 7 )的比較結(jié)果將受測(cè)試 的半導(dǎo)體存儲(chǔ)器器件(13)分類成滿足規(guī)范或不滿足規(guī) 范。
11. 根據(jù)權(quán)利要求10所述的順序程序(1)，其特征在于，設(shè)有其 它標(biāo)準(zhǔn)測(cè)試流程，其中所述標(biāo)準(zhǔn)測(cè)試圖這樣構(gòu)建，即i殳置用于 插入來自測(cè)試參數(shù)表(TP1.. .TPN )的測(cè)試參數(shù)(Tl…TN )的空凄t據(jù)域(9-12)。
12. 根據(jù)權(quán)利要求10或11所述的順序程序(1 ),其特征在于，為 了測(cè)試存儲(chǔ)器器件，所述標(biāo)準(zhǔn)測(cè)試流程(2 - 7 )包括讀寫測(cè)試(3， 4, 5)、予貞充電測(cè)《式和/或刷#斤測(cè)_試。
13. 根據(jù)權(quán)利要求10至12之一所述的順序程序(1 )，其特征在于， 總是在用于標(biāo)準(zhǔn)測(cè)試流程(3 - 6 )的程序步驟之前改變支電路 布置(13)的運(yùn)行參數(shù)，其中在所述順序程序中總是設(shè)有用于插 入來自測(cè)試參數(shù)表(TP1…TPN)的測(cè)試參數(shù)(T1…TN)的空 數(shù)據(jù)域(9 - 12 )。
14. 一種用于由支電^各(14)組成的半導(dǎo)體電路(13 )的制造方法， 具有下列制造方法步驟a)提供用于所述半導(dǎo)體電路的規(guī)范(El);b )在i殳計(jì)中以用于在系統(tǒng)級(jí)上功能性地轉(zhuǎn)換所述*見范的硬_ 件描述語言描述(E2)來描述所述^L范；c )執(zhí)行邏輯綜合(E3 )，用于通過電子器件結(jié)構(gòu)性地實(shí)施功 能設(shè)計(jì)，所述電子器件用于形成所述半導(dǎo)體電路(13) 的總電^各布置中的支電^各布置(14);d )生成(E32 )具有運(yùn)行參數(shù)、測(cè)試信號(hào)長(zhǎng)度及測(cè)試信號(hào)電 平的值的、用于支電路布置(13 )的測(cè)試參數(shù)表 (TP1…TPN);e ) 生成布圖設(shè)計(jì)(E4 )，用于在半導(dǎo)體基板上拓樸地轉(zhuǎn)換具 有電子器件的所述總電^^布置；f) 才艮據(jù)布圖設(shè)計(jì)處理所述半導(dǎo)體基4反(Hl )以形成所述半 導(dǎo)體電路(13);g) 將多個(gè)測(cè)試圖(Tl )耦合輸入所述半導(dǎo)體電路，所述測(cè) 試圖包括具有相應(yīng)的測(cè)試信號(hào)長(zhǎng)度和測(cè)試信號(hào)電平的測(cè)試信號(hào)序列，其中從所述測(cè)試參數(shù)表(TP1…TPN)中選 出用于所述測(cè)試圖的測(cè)試信號(hào)長(zhǎng)度和/或測(cè)試信號(hào)電平 的至少一個(gè)選項(xiàng)；h) 將功能結(jié)果(T2)從所述半導(dǎo)體電路(13)中耦合輸出；i) 將所述半導(dǎo)體電路(13)的耦合輸出的功能結(jié)果與相應(yīng) 的規(guī)范(T3)比較；以及j) 對(duì)所述半導(dǎo)體電路(T3 )進(jìn)行分類(T4 )。
15. 根據(jù)權(quán)利要求14所述的制造方法，其特征在于，所述測(cè)試參 數(shù)表(TP1…TPN)被存入測(cè)試參數(shù)表文件中。
16. 根據(jù)權(quán)利要求14或15所述的制造方法，其特征在于，在共同 的半導(dǎo)體基板上并;f亍地形成多個(gè)相同的半導(dǎo)體電路(13 )，并且借助于可編程測(cè)試裝置(26)并行地實(shí)施所述制造步驟g) -j)。
17. 根據(jù)權(quán)利要求16所述的制造方法，其特征在于，在共同的半 導(dǎo)體基板上形成不同的半導(dǎo)體電路(13 )的情況下，將所述耦 合輸出的功能結(jié)果與所述夫見范的這些偏差進(jìn)行相互比較以識(shí) 別出處理(Hl)所述半導(dǎo)體基板時(shí)的系統(tǒng)誤差。
18. 根據(jù)權(quán)利要求14到17中任一項(xiàng)所述的制造方法，其特征在于， 根據(jù)與所述規(guī)范的偏差的量值來分類所形成的并且被測(cè)試的半導(dǎo)體電^各(13)。
19. 根據(jù)權(quán)利要求14至18中任一項(xiàng)所述的制造方法，其特征在于， 在所述耦合輸出的功能結(jié)果與所述規(guī)范存在偏差時(shí)，在所述制 造步驟b) - j)中的至少一個(gè)步驟中設(shè)置用于避免各偏差的修 正。
20.根據(jù)權(quán)利要求14至19中任一項(xiàng)所述的制造方法，其特征在于， 制造所述存儲(chǔ)器器件(13 )并且使用所述可編程存儲(chǔ)器測(cè)試器 (26 )。
全文摘要
本發(fā)明涉及一種測(cè)試半導(dǎo)體電路(13)的測(cè)試方法，該半導(dǎo)體電路由支電路(14)組成，借助于用于半導(dǎo)體電路(13)的規(guī)范(E1)、借助于設(shè)計(jì)(E2)，該設(shè)計(jì)以在系統(tǒng)級(jí)上功能性地轉(zhuǎn)換規(guī)范的硬件描述語言為基礎(chǔ)、借助于邏輯綜合(E3)，該邏輯綜合用于通過電子器件結(jié)構(gòu)性地實(shí)施功能設(shè)計(jì)，該電子器件用于形成半導(dǎo)體電路(13)的總電路布置中的支電路布置、借助于布圖設(shè)計(jì)(E4)，用于在半導(dǎo)體基板上拓?fù)涞剞D(zhuǎn)換具有電子器件的總電路布置、并且借助于根據(jù)布圖設(shè)計(jì)處理(H1)所述半導(dǎo)體基層以形成所述半導(dǎo)體電路地被制造；該測(cè)試方法具有下列用于測(cè)試半導(dǎo)體電路(13)的規(guī)范功能的測(cè)試方法步驟將測(cè)試圖(T1)耦合輸入半導(dǎo)體電路(13)中，該測(cè)試圖包括具有相應(yīng)的測(cè)試信號(hào)長(zhǎng)度和測(cè)試信號(hào)電平的測(cè)試信號(hào)序列；將功能結(jié)果(T2)從半導(dǎo)體電路(13)中耦合輸出；將半導(dǎo)體電路(13)的耦合輸出的功能結(jié)果(T3)與相應(yīng)的規(guī)范比較；其中，從至少一個(gè)預(yù)先生成的測(cè)試參數(shù)表(TP1...TPN)中選出用于所述測(cè)試圖的測(cè)試信號(hào)長(zhǎng)度和/或測(cè)試信號(hào)電平的至少一個(gè)選項(xiàng)；以及其中，具有測(cè)試信號(hào)長(zhǎng)度及測(cè)試信號(hào)電平的這些值的、用于支電路布置(14)的至少一個(gè)測(cè)試參數(shù)表(TP1...TPN)在所述邏輯綜合期間(E3)生成。
文檔編號(hào)G01R31/319GK101133417SQ200580048920
公開日2008年2月27日 申請(qǐng)日期2005年3月4日 優(yōu)先權(quán)日2005年3月4日
發(fā)明者沃爾夫?qū)敺? 馬丁·施內(nèi)爾 申請(qǐng)人:奇夢(mèng)達(dá)股份公司