專利名稱：一種采用虛擬地結(jié)構(gòu)實(shí)現(xiàn)的近閾值電源電壓sram單元的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型總地涉及靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)，更具體地涉及一種采用虛擬地結(jié)構(gòu)實(shí)現(xiàn)的近閾值電源電壓SRAM單元。
背景技術(shù)：
由于數(shù)字集成電路的功能越來越復(fù)雜，規(guī)模越來越大，片上集成的存儲(chǔ)器已經(jīng)成為數(shù)字電路系統(tǒng)中非常重要的一部分。近年來，靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)憑借著其供電即可保存數(shù)據(jù)，無需不斷進(jìn)行刷新的特點(diǎn)，成為片上存儲(chǔ)器中不可或缺的重要組成部分，被廣泛應(yīng)用于系統(tǒng)級(jí)芯片(SOC)中。據(jù)國際半導(dǎo)體技術(shù)藍(lán)圖(ITRS)的預(yù)測，到2013年內(nèi)存將占到SOC面積的90%，這將導(dǎo)致芯片的功耗越來越取決于SRAM的功耗，而降低功耗最為明顯和有效的方式是盡可能降低電源電壓。但是，隨著CMOS技術(shù)的進(jìn)一步發(fā)展，降低電源電壓勢必會(huì)降低SRAM單元的性能。另外，在深亞微米情況下，工藝環(huán)境以及隨之帶來的參數(shù)變化也會(huì)大大影響SRAM單元的性能。 一種公知的SRAM主流單元為六晶體管單元(6T)，其包括六個(gè)金屬氧化物半導(dǎo)體(CMOS)晶體管。如圖I中所示，簡單地講，6T SRAM單兀100包括兩相同且交叉稱合的反相器102和104,反相器102和反相器104構(gòu)成鎖存電路，如一個(gè)反相器的輸出與另一個(gè)反相器的輸入相連。該鎖存電路連接在電源和地之間。每個(gè)反相器102或反相器104都包含NMOS下拉晶體管115或125，和PMOS上拉晶體管110或120。該反相器的輸出作為兩個(gè)存儲(chǔ)節(jié)點(diǎn)C和D，當(dāng)下拉一個(gè)存儲(chǔ)節(jié)點(diǎn)至低電壓時(shí)，則另一個(gè)節(jié)點(diǎn)被上拉至高電壓?；パa(bǔ)位線對(duì)150和155分別通過一對(duì)傳輸門晶體管130和135耦合至存儲(chǔ)節(jié)點(diǎn)對(duì)C和D上。通常字線140與該傳輸門晶體管130和135的柵極相連。當(dāng)字線電壓切換到系統(tǒng)高電壓或Vcc時(shí)，傳輸門晶體管130和135被開啟以允許分別通過位線對(duì)150和155對(duì)存儲(chǔ)節(jié)點(diǎn)C和D進(jìn)行存取。當(dāng)字線電壓切換到系統(tǒng)低電壓或Vss時(shí)，傳輸門130和135被關(guān)閉，存儲(chǔ)節(jié)點(diǎn)C和D與位線基本隔離，節(jié)點(diǎn)上的狀態(tài)能夠維持。然而，當(dāng)系統(tǒng)電壓或Vcc降至近閾值區(qū)域時(shí)，一方面，晶體管的開關(guān)電流比會(huì)急劇下降，導(dǎo)致很難區(qū)分被訪問單元的讀電流和未被訪問單元的漏電流；另一方面，在近閾值電源電壓下，PMOS和NMOS結(jié)構(gòu)間的閾值電壓的輕微偏移會(huì)導(dǎo)致6T單元讀穩(wěn)定性和寫穩(wěn)定性的下降；同時(shí)，在近閾值電源電壓下，工藝過程中參數(shù)的輕微變化都會(huì)引起晶體管的驅(qū)動(dòng)電流發(fā)生很大波動(dòng)。而這些，都將導(dǎo)致在近閾值電源電壓下，6T SRAM單元不能實(shí)現(xiàn)正常的讀寫邏輯功能，致使6T SRAM單元不能正常工作。
發(fā)明內(nèi)容本實(shí)用新型的目的在于，為了解決上述問題，提供一種新型的SRAM單元，使SRAM單元在近閾值電源電壓下能實(shí)現(xiàn)正常的讀寫邏輯功能，實(shí)現(xiàn)低功耗SRAM。本實(shí)用新型為實(shí)現(xiàn)上述目的，采用如下技術(shù)方案一種采用虛擬地結(jié)構(gòu)實(shí)現(xiàn)的近閾值電源電壓SRAM單元，包括一對(duì)交叉耦合的反相器，其中，一個(gè)反相器連接在電源Vcc和虛擬地VirVss之間，另一個(gè)反相器連接在電源Vcc和地Vss之間；一對(duì)互補(bǔ)MOS傳輸門，所述互補(bǔ)MOS傳輸門由PMOS晶體管和NMOS晶體管構(gòu)成，其中PMOS晶體管的柵極與控制線相連，源極/漏極與上述連接在電源Vcc和虛擬地VirVss之間的反相器的輸出端相連，漏極/源極與比特線相連，NMOS晶體管的柵極與控制線相連，源極/漏極與上述連接在電源Vcc和虛擬地VirVss之間的反相器的輸出端相連，漏極/源極與比特線相連。其進(jìn)一步特征在于所述虛擬地結(jié)構(gòu)由一個(gè)NMOS晶體管和一個(gè)PMOS晶體管構(gòu)成，其中NMOS晶體管的柵極與讀控制線相連，漏極和虛擬地VirVss相連，源極和地Vss相連，PMOS晶體管的柵極和地Vss相連，漏極和地Nss相連，源極和虛擬地VirVss相連。另外，上述單元中的NMOS晶體管的襯底均與地Vss相連；PM0S晶體管的襯底均與電源Vcc相連。本實(shí)用新型能夠?qū)崿F(xiàn)SRAM在近閾值電源電壓(300mv-500mv)下正常工作，實(shí)現(xiàn)低功耗SRAM。

圖I為傳統(tǒng)的6T SRAM單元的電路圖；圖2為本實(shí)用新型的SRAM單元的電路圖；圖3為本實(shí)用新型的另一個(gè)結(jié)合虛擬地結(jié)構(gòu)的SRAM陣列圖；圖4為本實(shí)用新型在近閾值電源電壓下進(jìn)行寫操作的有效波形；圖5為本實(shí)用新型在近閾值電源電壓下進(jìn)行讀操作的有效波形。
具體實(shí)施方式
如圖2所示一種采用虛擬地結(jié)構(gòu)實(shí)現(xiàn)的近閾值電源電壓SRAM單元，包括一對(duì)交叉耦合的反相器和一對(duì)互補(bǔ)MOS傳輸門。所述的一對(duì)交叉耦合的反相器中的一個(gè)由PMOS晶體管PMl和NMOS晶體管匪I構(gòu)成的反相器連接在電源Vcc和虛擬地VirVss之間，另一由PMOS晶體管PM2和NMOS晶體管匪2構(gòu)成的個(gè)反相器連接在電源Vcc和地Vss之間；所述的一對(duì)互補(bǔ)MOS傳輸門，所述互補(bǔ)MOS傳輸門由PMOS晶體管PMO和NMOS晶體管NMO構(gòu)成，其中PMOS晶體管PMO的柵極與控制線相連，源極或漏極與上述連接在電源Vcc和虛擬地VirVss之間的反相器的輸出端相連，漏極或源極與比特線BL相連，NMOS晶體管NMO的柵極與控制線相連，源極或漏極與上述連接在電源Vcc和虛擬地VirVss之間的反相器的輸出端相連，漏極或源極與比特線BL相連。所述的PMOS晶體管柵極PMO控制線WLB和NMOS晶體管NMO柵極控制線WL具有相反的邏輯。所述PMOS晶體管PMO和NMOS晶體管NMO的控制線分別與兩條字線WLB、WL相連，所述的字線具有相反的邏輯，且在包含多個(gè)所述SRAM單元的存儲(chǔ)器陣列中，所述控制線和所述字線WLB、WL垂直，所述字線WLB、WL與電源線地線Vss平行。與圖I中所示的傳統(tǒng)的6T SRAM單元相比，本實(shí)用新型中的交叉耦合反相器中的一個(gè)反向器連接在電源Vcc和虛擬地VirVss之間，另一個(gè)反相器連接在電源Vcc和地Vss之間，連接在電源Vcc和虛擬地VirVss之間的反相器的輸出與傳輸門一端相連；本實(shí)用新型進(jìn)行單端讀寫，讀寫操作通過讀寫控制信號(hào)實(shí)現(xiàn)，傳輸門的控制信號(hào)與相應(yīng)的字線連接(如圖中的WLB信號(hào)線和WL信號(hào)線)，傳輸門的另一端與比特線(如圖中BL信號(hào)線)相連；單元中的PMOS晶體管的襯底均與電源電壓Vcc相連，NMOS晶體管的襯底均與地Vss相連。再次參考圖2，當(dāng)SRAM在寫操 作周期時(shí)，通過控制寫控制信號(hào)有效和互補(bǔ)CMOS傳輸門的開通(切換WL為高電壓或Vcc和WLB為低電壓或Vss)，將比特線BL上的數(shù)據(jù)經(jīng)過傳輸門寫入交叉耦合反相器中(C節(jié)點(diǎn)上)；當(dāng)SRAM在讀操作周期時(shí)，通過控制讀控制信號(hào)和互補(bǔ)CMOS傳輸門的開通(切換WL為高電壓或Vcc和WLB為低電壓或Vss )，將交叉耦合反相器中的數(shù)據(jù)(C節(jié)點(diǎn)上的數(shù)據(jù))經(jīng)過傳輸門讀取到比特線BL上。如圖3所示在圖2基礎(chǔ)上給出了虛擬地(VirVss)的具體結(jié)構(gòu)，所述虛擬地VirVss結(jié)構(gòu)由一個(gè)NMOS晶體管匪3和一個(gè)PMOS晶體管PM3構(gòu)成，其中NMOS晶體管匪3的柵極與讀控制線rd_sel相連，漏極和虛擬地VirVss相連，源極和地Nss相連，PMOS晶體管PM3的柵極、漏極和地Vss相連,源極和虛擬地VirVss相連。所述的讀控制線，在包含多個(gè)所述SRAM單元的存儲(chǔ)器陣列中，讀控制線與電源線地線平行。所述的虛擬地結(jié)構(gòu)，在包含多個(gè)所述SRAM單元的存儲(chǔ)器陣列中，每一列中的SRAM單元公用一個(gè)虛擬地結(jié)構(gòu)。再次參考圖3，下面給出詳細(xì)的寫操作和讀操作的過程I)在寫使能有效的情況下，若寫數(shù)據(jù)“I”時(shí)(即BL上數(shù)據(jù)為“1”)，虛擬地結(jié)構(gòu)中的rd_sel無效，使NMOS管NM3關(guān)斷，VirVss通過PMOS管PM3短接到地Vss，而此時(shí)傳輸門開通，數(shù)據(jù)寫入到交叉耦合反相器中(C節(jié)點(diǎn))，由于反相器的作用使D節(jié)點(diǎn)的電壓變成“0”，這樣與虛擬地相連的NMOS管關(guān)斷，C點(diǎn)的電壓能夠維持在“I”上；若寫數(shù)據(jù)“O”時(shí)卿BL上數(shù)據(jù)為“O”)，虛擬地結(jié)構(gòu)中的rd_sel無效，NMOS管(匪3)關(guān)斷，VirVss通過PMOS管(PM3)短接到地(Vss)，而此時(shí)傳輸門開通，數(shù)據(jù)寫入到交叉耦合反相器中(C節(jié)點(diǎn))，而由于反相器的作用使D節(jié)點(diǎn)的電壓變成“ I ”，這樣與虛擬地相連的NMOS管開通，C點(diǎn)的電壓能夠維持在“O”上。2)在讀使能有效(rd_sel有效)的情況下，若讀數(shù)據(jù)“I”時(shí)(即C節(jié)點(diǎn)上的數(shù)據(jù)為“ I ”)虛擬地結(jié)構(gòu)中的rd_sel有效，NMOS管NM3開通，VirVss通過PMOS管PM3和NMOS管匪3短接到地Vss，而此時(shí)傳輸門開通，由于C點(diǎn)電壓為“I”使BL上預(yù)充電后的電壓不會(huì)下降，實(shí)現(xiàn)了讀“I”;若讀數(shù)據(jù)“O”時(shí)(即C節(jié)點(diǎn)上數(shù)據(jù)為“0”)，虛擬地結(jié)構(gòu)中的rd_sel有效，使NMOS管匪3開通，VirVss通過PMOS管PM3和NMOS管匪3短接到地Vss，D點(diǎn)電壓“ I ”使與虛擬地VirVss相連的NMOS晶體管開通，而此時(shí)傳輸門開通，BL上預(yù)充電后的電壓通過虛擬地VirVss結(jié)構(gòu)快速放電至“0”，實(shí)現(xiàn)了讀“O”。圖4為圖3所示的SRAM單元在寫操作期間的有效波形，假設(shè)寫使能用信號(hào)wr_en表示，bit線上的數(shù)據(jù)用BL表示，C節(jié)點(diǎn)存儲(chǔ)寫入后的數(shù)據(jù)，D節(jié)點(diǎn)存儲(chǔ)寫入數(shù)據(jù)的相反值。由波形可以看出，在近閾值電源電壓下，C節(jié)點(diǎn)能夠很好的存儲(chǔ)BL上寫入的數(shù)據(jù)。圖5為圖3所示的SRAM單元在讀操作期間的有效波形，比特線上的數(shù)據(jù)用BL表示，C節(jié)點(diǎn)存儲(chǔ)要讀的數(shù)據(jù)，D節(jié)點(diǎn)存儲(chǔ)要讀的數(shù)據(jù)的相反值，在讀信號(hào)(rd_Sel)有效的情況下，由波形可以看出，在近閾值電源電壓下，BL能夠正確的讀取C節(jié)點(diǎn)上的數(shù)據(jù)。
權(quán)利要求1.一種采用虛擬地結(jié)構(gòu)實(shí)現(xiàn)的近閾值電源電壓SRAM單元，包括 一對(duì)交叉耦合的反相器，所述的一對(duì)交叉耦合的反相器中的一個(gè)反相器連接在電源(Vcc)和虛擬地(VirVss)之間，另一個(gè)反相器連接在電源(Vcc)和地(Vss)之間； 一對(duì)互補(bǔ)MOS傳輸門，所述互補(bǔ)MOS傳輸門由PMOS晶體管(PMO)和NMOS晶體管(NMO)構(gòu)成，其中PMOS晶體管(PMO)的柵極與控制線相連，源極或漏極與上述連接在電源(Vcc)和虛擬地(VirVss)之間的反相器的輸出端相連，漏極或源極與比特線(BL)相連，NMOS晶體管(NMO)的柵極與控制線相連，源極或漏極與上述連接在電源(Vcc)和虛擬地(VirVss)之間的反相器的輸出端相連，漏極或源極與比特線(BL)相連。
2.根據(jù)權(quán)利要求I所述的一種采用虛擬地結(jié)構(gòu)實(shí)現(xiàn)的近閾值電源電壓SRAM單元，其特征在于所述的PMOS晶體管柵極控制線和NMOS晶體管柵極控制線具有相反的邏輯。
3.根據(jù)權(quán)利要求2所述的一種采用虛擬地結(jié)構(gòu)實(shí)現(xiàn)的近閾值電源電壓SRAM單元，其特征在于所述PMOS晶體管和NMOS晶體管的控制線分別與兩條字線(WLB) (WL)相連，所述的字線具有相反的邏輯，且在包含多個(gè)所述SRAM單元的存儲(chǔ)器陣列中；所述控制線和所述字線(WLB) (WL)垂直，所述字線(WLB) (WL)與電源線地線(Vss)平行。
4.根據(jù)權(quán)利要求I所述的一種采用虛擬地結(jié)構(gòu)實(shí)現(xiàn)的近閾值電源電壓SRAM單元，其特征在于所述虛擬地(VirVss)結(jié)構(gòu)由一個(gè)NMOS晶體管(匪3)和一個(gè)PMOS晶體管(PM3)構(gòu)成，其中NMOS晶體管(匪3 )的柵極與讀控制線(rd_sel)相連，漏極和虛擬地(VirVss )相連，源極和地(Vss)相連，PMOS晶體管(PM3)的柵極、漏極和地(Vss)相連，源極和虛擬地(VirVss)相連。
5.根據(jù)權(quán)利要求4所述的一種采用虛擬地結(jié)構(gòu)實(shí)現(xiàn)的近閾值電源電壓SRAM單元，其特征在于所述的讀控制線(rd_sel)在包含多個(gè)所述SRAM單元的存儲(chǔ)器陣列中，讀控制線(rd_sel)與電源線地線(Vss)平行。
6.根據(jù)權(quán)利要求4所述的一種采用虛擬地結(jié)構(gòu)實(shí)現(xiàn)的近閾值電源電壓SRAM單元，其特征在于所述的虛擬地結(jié)構(gòu)，在包含多個(gè)所述SRAM單元的存儲(chǔ)器陣列中，每一列中的SRAM單元公用一個(gè)虛擬地結(jié)構(gòu)。
專利摘要本實(shí)用新型公布了一種采用虛擬地結(jié)構(gòu)實(shí)現(xiàn)的近閾值電源電壓SRAM單元，包括一對(duì)交叉耦合的反相器，其中，一個(gè)反相器連接在電源Vcc和虛擬地VirVss之間，另一個(gè)反相器連接在電源Vcc和地Vss之間；一對(duì)互補(bǔ)MOS傳輸門，由PMOS晶體管和NMOS晶體管構(gòu)成，其中PMOS晶體管的柵極和NMOS晶體管的柵極分別與控制線相連，源極/漏極與上述連接在電源Vcc和虛擬地VirVss之間的反相器的輸出端相連，漏極/源極與比特線相連。本實(shí)用新型能夠?qū)崿F(xiàn)SRAM在近閾值電源電壓(300mv-500mv)下正常工作，實(shí)現(xiàn)低功耗SRAM。
文檔編號(hào)G11C11/413GK202363120SQ20112048949
公開日2012年8月1日 申請日期2011年11月30日 優(yōu)先權(quán)日2011年11月30日
發(fā)明者倪偉, 尚壯壯, 李瑋, 狄永清, 陸俊嘉 申請人:無錫芯響電子科技有限公司