基于arm和fpga的便攜式多通道音頻數(shù)據(jù)采集器的制造方法
【專利摘要】本實用新型公開了一種基于ARM和FPGA的便攜式多通道音頻數(shù)據(jù)采集器，包括信號調理模塊、ADC轉換模塊、FPGA采集處理模塊、SDRAM數(shù)據(jù)緩沖模塊、ARM控制處理模塊和SD卡接口模塊，所述信號調理模塊的輸入端連接音頻輸入裝置，所述信號調理模塊的輸出端連接ADC轉換模塊的輸入端，所述ADC轉換模塊的輸出端連接FPGA采集處理模塊的輸入端，所述FPGA采集處理模塊和SDRAM數(shù)據(jù)緩沖模塊連接，且該FPGA采集處理模塊和ARM控制處理模塊連接，所述ARM控制處理模塊上連接SD卡接口模塊。達到功耗低且便于攜帶的目的。
【專利說明】基于ARM和FPGA的便攜式多通道音頻數(shù)據(jù)采集器
【技術領域】
[0001]本實用新型涉及音頻處理領域，具體地，涉及一種基于ARM和FPGA的便攜式多通道音頻數(shù)據(jù)采集器。
【背景技術】
[0002]目前，信號處理技術、通信技術和多媒體技術的迅猛發(fā)展都得益于DSP技術的廣泛應用。其中數(shù)字音頻處理系統(tǒng)實時性要求很高，需要對輸入的音頻信號做出極快速的反應，系統(tǒng)工作在實時方式下，這對系統(tǒng)所采用的硬件性能提出了很高的要求，包括處理速度和存儲容量等。音頻采集處理所完成的任務日益復雜，對處理的要求不斷提高，音頻處理算法也越來越復雜，它會要求音頻處理主器件以及其輔助部件在幾十毫秒或者更短的時間內處理、存儲海量的音頻數(shù)據(jù)。需要音頻處理器運算速度高達10-20MIPS，根據(jù)不同任務的要求，有的處理速度甚至達到50MIPS。
[0003]實時音頻采集處理系統(tǒng)通常以兩種方式實現(xiàn):
[0004]第一種是用單臺計算機作為主機，配合一塊或若干塊數(shù)字信號處理板來構成整個系統(tǒng)，后者由通用或專用的數(shù)字信號處理芯片及相應的存儲芯片、接口芯片和音頻信號的轉換芯片構成。這種系統(tǒng)在室外的錄音環(huán)境下可靠性不高，相互的連接容易出現(xiàn)問題，加之計算機運行不穩(wěn)定，極其容易死機。
[0005]第二種則由DSP及其它輔助芯片構成一個可以脫機工作的系統(tǒng)。但是對于便攜式音頻處理系統(tǒng)而言，基于普通DSP芯片的設計方案并不十分理想。首先DSP的芯片自身成本以及開發(fā)成本現(xiàn)階段仍然是比較高的，尤其是芯片自身成本。其次便攜式設備對體積和功耗要求十分苛刻，限制了 DSP芯片的使用。DSP本身功耗相對比較大，電池供電將難以滿足設備的一定續(xù)航時間的要求，不利于外出攜帶。另外DSP組成的系統(tǒng)不利于后期系統(tǒng)的擴展，比如擴展音頻采集通道數(shù)量，以及添加一些音頻處理算法等。
實用新型內容
[0006]本實用新型的目的在于，針對上述問題，提出一種基于ARM和FPGA的便攜式多通道音頻數(shù)據(jù)采集器，以實現(xiàn)功耗小且便于攜帶的優(yōu)點。
[0007]為實現(xiàn)上述目的，本實用新型采用的技術方案是:
[0008]一種基于ARM和FPGA的便攜式多通道音頻數(shù)據(jù)采集器，包括信號調理模塊、ADC轉換模塊、FPGA采集處理模塊、SDRAM數(shù)據(jù)緩沖模塊、ARM控制處理模塊和SD卡接口模塊，所述信號調理模塊的輸入端連接音頻輸入裝置，所述信號調理模塊的輸出端連接ADC轉換模塊的輸入端，所述ADC轉換模塊的輸出端連接FPGA采集處理模塊的輸入端，所述FPGA采集處理模塊和SDRAM數(shù)據(jù)緩沖模塊連接，且該FPGA采集處理模塊和ARM控制處理模塊連接，所述ARM控制處理模塊上連接SD卡接口模塊。
[0009]進一步的，所述ADC轉換模塊采用CS5341芯片，所述FPGA采集處理模塊采用EP4CE22芯片，所述ARM控制處理模塊采用STM32F103芯片。[0010]進一步的，所述EP4CE22芯片和CS5341芯片的三個時鐘信號管腳mclk、sclk和Irclk間分別串聯(lián)電阻R16、電阻R18和電阻R19，CS5341芯片的FLLT+管腳和REF_GND管腳間并聯(lián)電容C14和電容C15。
[0011]進一步的，所述電容C15大小為0.01 μ F。
[0012]本實用新型的技術方案具有以下有益效果:
[0013]本實用新型各的技術方案，使用了高集成度的ARM處理器和FPGA芯片，電路板的面積大大減小，從而將整個系統(tǒng)放置在一個較小的機箱中，利于系統(tǒng)的便攜性。而ARM處理器和FPGA芯片同時降低了功耗。從而達到功耗小且便于攜帶的目的。
【專利附圖】

【附圖說明】
[0014]圖1本實用新型實施例所述的基于ARM和FPGA的便攜式多通道音頻數(shù)據(jù)采集器的原理框圖；
[0015]圖2為本實用新型實施例所述的基于ARM和FPGA的便攜式多通道音頻數(shù)據(jù)采集器的FPGA采集處理模塊和ADC轉換模塊電氣連接示意圖。
【具體實施方式】
[0016]以下結合附圖對本實用新型的優(yōu)選實施例進行說明，應當理解，此處所描述的優(yōu)選實施例僅用于說明和解釋本實用新型，并不用于限定本實用新型。
[0017]如圖1所示，一種基于ARM和FPGA的便攜式多通道音頻數(shù)據(jù)采集器，包括信號調理模塊、ADC轉換模塊、FPGA采集處理模塊、SDRAM數(shù)據(jù)緩沖模塊、ARM控制處理模塊和SD卡接口模塊，信號調理模塊的輸入端連接音頻輸入裝置，信號調理模塊的輸出端連接ADC轉換模塊的輸入端，ADC轉換模塊的輸出端連接FPGA采集處理模塊的輸入端，F(xiàn)PGA采集處理模塊和SDRAM數(shù)據(jù)緩沖模塊連接，且該FPGA采集處理模塊和ARM控制處理模塊連接，ARM控制處理模塊上連接SD卡接口模塊。
[0018]其中，ADC轉換模塊采用CS5341芯片，F(xiàn)PGA采集處理模塊采用EP4CE22芯片，ARM控制處理模塊采用STM32F103芯片。如圖2所示，EP4CE22芯片和CS5341芯片的三個時鐘信號管腳mclk,sclk和Irclk間分別串聯(lián)電阻R16、電阻R18和電阻R19，CS5341芯片的FLLT+管腳和REF_GND管腳間并聯(lián)電容C14和電容C15。電容C15大小為0.01 μ F。
[0019]信號調理模塊對輸入的音頻信號進行幅度調整、阻抗變換以及直流偏置設置，使音頻信號滿足ADC轉換模塊的模擬信號輸入電平標準。
[0020]FPGA采集處理模塊控制ADC轉換模塊進行音頻采集，并將采集到的數(shù)據(jù)緩存到SDRAM數(shù)據(jù)緩沖模塊中，F(xiàn)PGA采集處理模塊的內部邏輯電路產生寫入和讀出地址；并且嚴格按照SDRAM的接口時序規(guī)范生成其控制信號。
[0021]當SDRAM數(shù)據(jù)緩沖模塊中的音頻數(shù)據(jù)存儲到設定的數(shù)據(jù)幀長度時，由FPGA采集處理模塊計數(shù)產生一個中斷信號，觸發(fā)ARM控制處理模塊讀取音頻數(shù)據(jù)。
[0022]ARM控制處理模塊采用DMA的方式向FPGA采集處理模塊發(fā)出數(shù)據(jù)讀取請求，一次讀取一定的長度的數(shù)據(jù)幀，并將它寫入SDRAM數(shù)據(jù)緩沖模塊中。音頻文件在SDRAM數(shù)據(jù)緩沖模塊中存儲采用FAT文件系統(tǒng)，每個通道的音頻數(shù)據(jù)以WAV文件形式存放在其中，數(shù)據(jù)格式為16Bit，采樣率為48KHz。[0023]ADC轉換模塊選用Cirrus Logic公司的CS5341，是一款雙通道24Bit精度的音頻ADC，每通道最大采集速度為192KHz，可實現(xiàn)較高的采樣精度和速率。
[0024]FPGA采集處理模塊中的FPGA芯片通過CS5341相連的信號線有:mclk、sclk、lrclk、rst_o。其中FPGA通過mclk、sclk和lrclk這三根信號線為CS5341提供采樣同步時鐘信號。FPGA中的ADC控制模塊通過rst_o信號線將RST_n腳引腳電平拉高，指示啟動相應通道的采集；CS5341將采集轉換所得到的音頻數(shù)據(jù)通過sdout_l串行的輸出到FPGA。FPGA讀取并將數(shù)據(jù)轉換為并行格式保存到FPGA內部的FIFO中。
[0025]由于音頻數(shù)據(jù)量大，實時性要求比較高，需要大容量高速存儲器作音頻數(shù)據(jù)緩沖。SDRAM數(shù)據(jù)緩沖模塊中的SDRAM相比SRAM等存儲器件具有速度快、容量大等優(yōu)點，因此成為音頻處理中首選的數(shù)據(jù)存儲器。
[0026]SDRAM采用HY57V641620HG芯片，采用3.3V供電，輸入輸出引腳與LVTTL兼容。存儲容量為64Mbit,內部分為4個8M的頁，各頁分成4096行，每行256列，每列有16位數(shù)據(jù)。地址線All-AO在RAS同步下送入行地址，地址線A7-A0在CAS同步下送入列地址，由BAO和BAl來選擇分頁。
[0027]ARM控制處理模塊中的ARM芯片選用意法半導體公司的TM32F103芯片，工作頻率達80Mhz，能夠保證實時高速地控制FPGA子系統(tǒng)和SD卡存儲數(shù)據(jù)。
[0028]其中CS5341芯片的三個時鐘信號管腳mclk為Master Clock主時鐘、sclk為Serial Clock串行時鐘和lrclk為Left Right Clock左右通道時鐘，CS5341芯片的FLLT+為 Positive Voltage Reference 正參考電壓管腳和 REF_GND 為 Ground reference 地參考管腳。
[0029]本技術方案中各個控制模塊中的軟件均為現(xiàn)有公知軟件。
[0030]最后應說明的是:以上所述僅為本實用新型的優(yōu)選實施例而已，并不用于限制本實用新型，盡管參照前述實施例對本實用新型進行了詳細的說明，對于本領域的技術人員來說，其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特征進行等同替換。凡在本實用新型的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本實用新型的保護范圍之內。
【權利要求】
1.一種基于ARM和FPGA的便攜式多通道音頻數(shù)據(jù)采集器，其特征在于，包括信號調理模塊、ADC轉換模塊、FPGA采集處理模塊、SDRAM數(shù)據(jù)緩沖模塊、ARM控制處理模塊和SD卡接口模塊，所述信號調理模塊的輸入端連接音頻輸入裝置，所述信號調理模塊的輸出端連接ADC轉換模塊的輸入端，所述ADC轉換模塊的輸出端連接FPGA采集處理模塊的輸入端，所述FPGA采集處理模塊和SDRAM數(shù)據(jù)緩沖模塊連接，且該FPGA采集處理模塊和ARM控制處理模塊連接，所述ARM控制處理模塊上連接SD卡接口模塊。
2.根據(jù)權利要求1所述的基于ARM和FPGA的便攜式多通道音頻數(shù)據(jù)采集器，其特征在于，所述ADC轉換模塊采用CS5341芯片，所述FPGA采集處理模塊采用EP4CE22芯片，所述ARM控制處理模塊采用STM32F103芯片。
3.根據(jù)權利要求2所述的基于ARM和FPGA的便攜式多通道音頻數(shù)據(jù)采集器，其特征在于，所述EP4CE22芯片和CS5341芯片的三個時鐘信號管腳mclk、sclk和Irclk間分別串聯(lián)電阻R16、電阻R18和電阻R19，CS5341芯片的FLLT+管腳和REF_GND管腳間并聯(lián)電容C14和電容C15。
4.根據(jù)權利要求3所述的基于ARM和FPGA的便攜式多通道音頻數(shù)據(jù)采集器，其特征在于，所述電容C15大小為0.0l μ F。
【文檔編號】G10L25/78GK203573643SQ201320760466
【公開日】2014年4月30日 申請日期:2013年11月28日 優(yōu)先權日:2013年11月28日
【發(fā)明者】任慧, 蔣玉暕, 張華兵, 陳學惠, 張晶晶 申請人:中國傳媒大學