半導(dǎo)體裝置及其制造方法、光接近處理方法

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半導(dǎo)體裝置及其制造方法、光接近處理方法
【專利摘要】本發(fā)明在于提供一種包括邏輯電路的半導(dǎo)體裝置，本發(fā)明的目的在于縮短處理時(shí)間，降低制造成本。進(jìn)而，為了實(shí)現(xiàn)上述目的，邏輯電路的形成區(qū)域（114）包括：以規(guī)定精度被光接近修正處理的第1區(qū)域（114b，170）；以及，以低于規(guī)定精度的精度被光接近修正處理的第2區(qū)域（114a，180）。特別是，第1區(qū)域（114b，170）具有作為晶體管而動(dòng)作的柵極布線（172），第2區(qū)域（114a，180）具有不作為晶體管而動(dòng)作的虛擬布圖（182）。
【專利說(shuō)明】半導(dǎo)體裝置及其制造方法、光接近處理方法
[0001] 本申請(qǐng)是下述申請(qǐng)的分案申請(qǐng)：發(fā)明名稱："半導(dǎo)體裝置及其制造方法、光接近處理方法"，申請(qǐng)日：2006年4月25日，申請(qǐng)?zhí)枺?01210068763. 0。

【技術(shù)領(lǐng)域】
[0002] 本發(fā)明涉及半導(dǎo)體裝置及其制造方法和半導(dǎo)體制造用掩模、光接近處理方法，特別是涉及用于高效地對(duì)在轉(zhuǎn)印半導(dǎo)體裝置等的設(shè)計(jì)圖案時(shí)產(chǎn)生的畸變進(jìn)行修正的技術(shù)。

【背景技術(shù)】
[0003] 在現(xiàn)有的半導(dǎo)體裝置的制造方法中，對(duì)于通過(guò)設(shè)計(jì)獲得的設(shè)計(jì)布圖，預(yù)先估計(jì)伴隨光接近效應(yīng)的畸變，對(duì)其實(shí)施修正的〇PC (Optical Proximity Correction:光接近修正)，將其變換為0PC后的布圖，然后，作為掩模來(lái)繪制。采用通過(guò)繪圖而獲得的掩模，對(duì)晶片進(jìn)行曝光，由此，將設(shè)計(jì)圖案轉(zhuǎn)印于晶片上。另外，在該設(shè)計(jì)圖案的轉(zhuǎn)印中，也可不必采用掩模，或者，采用0PC后的布圖，向晶片上直接繪圖(直繪）即可。
[0004] 在上述0PC中，預(yù)計(jì)有不僅在光平版印刷（lithography),而且在電荷束平版印刷、X射線平版印刷、蝕刻、CMP、掩模形成等的工藝中產(chǎn)生的畸變。
[0005] -般，進(jìn)行更高精度的0PC處理和掩模、晶片的制造成本二者存在折衷選擇的關(guān) 系。S卩，更商精度的0PC具有造成更商成本的傾向。
[0006] 在過(guò)去，作為0PC處理用的方法，主要采用規(guī)則庫(kù)（rule base)0PC。在規(guī)則庫(kù)0PC 的情況下，修正步驟的單位，修正對(duì)象的細(xì)分級(jí)數(shù)、角部的修正級(jí)數(shù)、線端部的修正級(jí)數(shù)等為用于進(jìn)行高精度處理的參數(shù)，但是，由于使它們具有高精度，故存在處理時(shí)間和制造成本增加的問(wèn)題。
[0007] 另外，近年，代替規(guī)則庫(kù)0PC，而采用模型庫(kù)（model base)0PC。模型庫(kù)0PC與在規(guī) 則庫(kù)0PC中，人們根據(jù)DRC (Design Rule Checker)的圖形的特征，描述修正規(guī)則的情況相比較，采用平版印刷模擬，在預(yù)測(cè)形成于晶片上的圖案形狀的同時(shí)，對(duì)其進(jìn)行修正。因此，與可進(jìn)行更高精度的修正的情況相反，由于按照芯片等級(jí)進(jìn)行模擬，故具有處理時(shí)間進(jìn)一步增加的問(wèn)題。該處理時(shí)間在采用與過(guò)去相同的處理資源（resource)時(shí)，還存在在從數(shù)天? 數(shù)周的范圍內(nèi)的情況。
[0008] 另外，在模型庫(kù)0PC的情況下，一般，與規(guī)則庫(kù)0PC相比較，0PC后的布圖變?yōu)楦鼜?fù) 雜的形狀，由此，所輸出的數(shù)據(jù)進(jìn)一步增加。因此，存在將0PC后的布圖變換為掩模數(shù)據(jù)，繪制在晶片上所必需的處理時(shí)間進(jìn)一步增加的問(wèn)題。
[0009] 在模型庫(kù)0PC的情況下，所移動(dòng)的邊緣的長(zhǎng)度方向的單位長(zhǎng)度、該單位的數(shù)量、移動(dòng)的步驟等為高精度化的參數(shù)，但是，如果為高精度，由于不僅0PC處理所需要的資源，而且繪圖數(shù)據(jù)的數(shù)量也增加，故具有制造成本增加的傾向。
[0010] 即，在規(guī)則庫(kù)0PC和模型庫(kù)0PC中的任一者中，使0PC處理為高精度的處理時(shí)間和制造成本的增加成為問(wèn)題。
[0011] 為了解決這樣的問(wèn)題，考慮對(duì)應(yīng)于設(shè)計(jì)布圖的種類，改變0PC處理的精度，縮短處理時(shí)間，謀求制造成本的降低等的方法。現(xiàn)有的修正方法的實(shí)例例如在專利文獻(xiàn)1?8中公開(kāi)。
[0012] 專利文獻(xiàn)1 :JP特開(kāi)平10-199785號(hào)文獻(xiàn)；專利文獻(xiàn)2 :JP特開(kāi)平10-301255號(hào)文獻(xiàn)；專利文獻(xiàn)3 :JP特開(kāi)2000-162758號(hào)文獻(xiàn)；專利文獻(xiàn)4 :JP特開(kāi)2001-100390號(hào)文獻(xiàn)；專利文獻(xiàn)5 :JP特開(kāi)2002-341514號(hào)文獻(xiàn)；專利文獻(xiàn)6 :JP特開(kāi)2003-173012號(hào)文獻(xiàn)；專利文獻(xiàn)7 :JP特開(kāi)平9-319067號(hào)文獻(xiàn)；專利文獻(xiàn)8 :JP特開(kāi)2002-328457號(hào)文獻(xiàn)。
[0013] 在現(xiàn)有的0PC方法中，在光掩模中的與存儲(chǔ)器相對(duì)應(yīng)的存儲(chǔ)區(qū)域，對(duì)應(yīng)于設(shè)計(jì)布圖的種類，改變0PC處理的精度。但是，這些方法相對(duì)光掩模中的對(duì)應(yīng)于隨機(jī)邏輯電路的隨機(jī)邏輯區(qū)域，難以說(shuō)一定是適合的。因此，在包括隨機(jī)邏輯電路的半導(dǎo)體裝置中，存在不能縮短處理時(shí)間，降低制造成本的問(wèn)題。

【發(fā)明內(nèi)容】

[0014] 本發(fā)明是為了解決以上的問(wèn)題而提出的，本發(fā)明的目的在于提供一種能在包括邏輯電路的半導(dǎo)體裝置中，縮短處理時(shí)間，降低制造成本的半導(dǎo)體裝置及其制造方法以及半導(dǎo)體制造用掩模，光接近處理方法。
[0015] 本發(fā)明的半導(dǎo)體裝置是包括邏輯電路的半導(dǎo)體裝置，該邏輯電路的形成區(qū)域包括按照規(guī)定精度被光接近修正處理的第1區(qū)域；以及按照低于規(guī)定精度的精度被光接近修正處理的第2區(qū)域。
[0016] 根據(jù)本發(fā)明的半導(dǎo)體裝置，在具有邏輯電路的半導(dǎo)體裝置中，可縮短處理時(shí)間，降低制造成本。
[0017] 本發(fā)明的半導(dǎo)體制造用掩模是用于制造具有邏輯電路的半導(dǎo)體裝置的半導(dǎo)體制造用掩模，其中，與上述邏輯電路相對(duì)應(yīng)的掩模區(qū)域包括按照規(guī)定精度被光接近修正處理的第1區(qū)域；以及按照低于規(guī)定精度的精度被光接近修正處理的第2區(qū)域。
[0018] 根據(jù)本發(fā)明的半導(dǎo)體制造用掩模，在具有邏輯電路的半導(dǎo)體裝置中，可縮短處理時(shí)間，降低制造成本。
[0019] 本發(fā)明的光接近處理方法是用于制造具有邏輯電路的半導(dǎo)體裝置的光接近處理方法，該方法包括在邏輯電路的設(shè)計(jì)布圖的第1區(qū)域，按照規(guī)定精度進(jìn)行第1光接近修正處理的步驟（a);以及在邏輯電路的設(shè)計(jì)布圖的第2區(qū)域，按照低于規(guī)定精度的精度進(jìn)行第2 光接近修正處理的步驟（b)。
[0020] 根據(jù)本發(fā)明的光接近處理方法，在具有邏輯電路的半導(dǎo)體裝置中，可縮短處理時(shí) 間，降低制造成本。
[0021] 根據(jù)下面的具體描述和附圖，會(huì)更加明白本發(fā)明的目的、特征、方面和優(yōu)點(diǎn)。

【專利附圖】

【附圖說(shuō)明】
[0022] 圖1為表示實(shí)施方式1的光掩模的結(jié)構(gòu)的頂視圖；圖2為表示采用掩模的半導(dǎo)體裝置的制造方法的流程圖；圖3為表示直接在晶片上進(jìn)行繪圖的半導(dǎo)體裝置的制造方法的流程圖；圖4為用于說(shuō)明低精度的0PC處理和高精度的0PC處理的差異的頂視圖；圖5為表示用于在矩形狀的設(shè)計(jì)布圖中，減小線端的橫向凸出不足的0PC處理的頂視圖；圖6為表示用于在T字型的設(shè)計(jì)布圖中，減小角部的倒圓（rouding)的0PC處理的頂視圖；圖7為表示實(shí)施方式1的半導(dǎo)體裝置的制造方法的一個(gè)實(shí)例的流程圖；圖8為表示實(shí)施方式1的半導(dǎo)體裝置的制造方法的設(shè)計(jì)布圖、0PC后的布圖和晶片加工的頂視圖；圖9為表示實(shí)施方式1的半導(dǎo)體裝置的制造方法的另一實(shí)例的流程圖；圖10為表示低精度的設(shè)計(jì)處理和高精度的設(shè)定處理相互產(chǎn)生影響的情況的示意圖；圖11為表示實(shí)施方式1的半導(dǎo)體裝置的制造方法的另一實(shí)例的流程圖；圖12為表示實(shí)施方式1的半導(dǎo)體裝置的制造方法的虛擬（du_y)布圖的特征的頂視圖；圖13為表示實(shí)施方式1的半導(dǎo)體裝置的制造方法的虛擬布圖的特征的頂視圖；圖14為用于說(shuō)明實(shí)施方式1的半導(dǎo)體裝置的制造方法中高精度的0PC處理和低精度的0PC處理的差異的頂視圖；圖15為用于說(shuō)明實(shí)施方式1的半導(dǎo)體裝置的制造方法中高精度的0PC處理和低精度的0PC處理的差異的頂視圖；圖16為用于說(shuō)明實(shí)施方式1的半導(dǎo)體裝置的制造方法中高精度的0PC處理和低精度的0PC處理的差異的頂視圖；圖17為用于說(shuō)明實(shí)施方式1的半導(dǎo)體裝置的制造方法中高精度的0PC處理和低精度的0PC處理的差異的頂視圖；圖18為實(shí)施方式1的半導(dǎo)體裝置的制造方法中高精度的0PC處理和低精度的0PC處理的差異的頂視圖；圖19為表示在實(shí)施方式1的半導(dǎo)體裝置的制造方法中以層級(jí)處理展開(kāi)的距離的圖；圖20為表示實(shí)施方式2的半導(dǎo)體裝置的制造方法中的設(shè)計(jì)布圖、0PC后的布圖、以及晶片加工的頂視圖；圖21為表示實(shí)施方式3的半導(dǎo)體裝置的制造方法中的設(shè)計(jì)布圖、0PC后的布圖、以及晶片加工的頂視圖；圖22為表示實(shí)施方式3的半導(dǎo)體裝置的制造方法中的設(shè)計(jì)布圖、0PC后的布圖、以及晶片加工的頂視圖；圖23為表示實(shí)施方式4的半導(dǎo)體裝置的制造方法中的設(shè)計(jì)布圖、0PC后的布圖、以及晶片加工的頂視圖；圖24為表示實(shí)施方式5的半導(dǎo)體裝置的制造方法中的設(shè)計(jì)布圖、0PC后的布圖、以及晶片加工的頂視圖；圖25為表示實(shí)施方式5的半導(dǎo)體裝置的制造方法中的設(shè)計(jì)布圖和OPC后的布圖的頂視圖；圖26為表示實(shí)施方式6的半導(dǎo)體裝置的制造方法的頂視圖；圖27為表示實(shí)施方式6的半導(dǎo)體裝置的制造方法的流程圖；圖28為表示實(shí)施方式7的半導(dǎo)體裝置的制造方法的頂視圖；圖29為表示實(shí)施方式7的半導(dǎo)體裝置的制造方法的流程圖；圖30為表示實(shí)施方式7的半導(dǎo)體裝置的制造方法的頂視圖；圖31為表示實(shí)施方式7的半導(dǎo)體裝置的制造方法的頂視圖；圖32為表示實(shí)施方式7的半導(dǎo)體裝置的制造方法的頂視圖。

【具體實(shí)施方式】
[0023] (實(shí)施方式1) 在實(shí)施方式1的半導(dǎo)體裝置及其制造方法和半導(dǎo)體制造用掩模，光接近處理中，其特征在于，在與隨機(jī)邏輯電路相對(duì)應(yīng)的隨機(jī)邏輯區(qū)域，對(duì)不必進(jìn)行高精度的處理的區(qū)域，進(jìn)行低精度的處理。這樣的精度的調(diào)整可通過(guò)下述的方式實(shí)施，該方式為：通過(guò)對(duì)設(shè)計(jì)布圖進(jìn)行 OPC (Optical Proximity Correction:光接近修正)，針對(duì)形成0PC后的布圖的已有的EDA (Electrical Design Automation)工具，調(diào)整設(shè)定。由此，可縮短處理時(shí)間，降低制造成本。
[0024] 圖1為表示本實(shí)施方式的光掩模的結(jié)構(gòu)的頂視圖。
[0025] 在圖1(a)中示出光掩模100的整體。光掩模100由1C裝置區(qū)域110和標(biāo)記/切片區(qū)域120與掩模周邊區(qū)域130構(gòu)成。在1C裝置區(qū)域110,繪有與1C裝置相對(duì)應(yīng)的區(qū)域。在標(biāo)記/切片區(qū)域120,裝載有在制造步驟所使用的標(biāo)記、晶片處理管理/晶片測(cè)試用的測(cè) 試圖案。在掩模周邊區(qū)域130,設(shè)置遮光帶。
[0026] 在圖1 (b)中示出了圖1 (a)所示的1C裝置區(qū)域110的結(jié)構(gòu)。1C裝置區(qū)域110 以陣列狀形成圖案，并由與存儲(chǔ)器相對(duì)應(yīng)的存儲(chǔ)區(qū)域112 ;作為存儲(chǔ)區(qū)域112以外的區(qū)域的、與隨機(jī)邏輯電路相對(duì)應(yīng)的隨機(jī)邏輯區(qū)域114構(gòu)成。
[0027] 在圖1 (c)中示出了圖1 (b)所示的隨機(jī)邏輯區(qū)域114的結(jié)構(gòu)。隨機(jī)邏輯區(qū)域 114形成為通過(guò)自動(dòng)配置布線（P&R)將邏輯塊并列，并與這些端子連接的形狀。矩形的單元 114a，114b為邏輯塊的單位。在圖1 (c)中，設(shè)置有被低精度處理的單元114a和被高精度處理的單元114b這二種單元。
[0028] 在圖1 (d)中，與圖1 (c) 一樣示出了圖1 (b)所示的隨機(jī)邏輯區(qū)域114的結(jié)構(gòu)。在圖1 (d)中，設(shè)置有通過(guò)細(xì)線表示的被高精度處理的圖案114c和通過(guò)粗線表示的被低精度處理的圖案114d這二種圖案。如圖1(d)所示的那樣，各圖案既可收入1個(gè)單元的內(nèi)部，也可集中于多個(gè)單元中。比如，進(jìn)行低精度的處理的區(qū)域?yàn)槌叽缱兓谀Ｖ睾襄e(cuò)位等的工藝變化對(duì)邏輯、延遲等的，隨機(jī)邏輯部的電路動(dòng)作造成影響的區(qū)域。圖2為表示使用了掩模的半導(dǎo)體裝置的制造方法的流程圖。在圖2中，對(duì)于通過(guò)設(shè)計(jì)獲得的設(shè)計(jì)布圖，進(jìn)行預(yù)先估計(jì)而對(duì)伴隨光接近效應(yīng)等的畸變進(jìn)行修正的0PC，變換為0PC后的布圖。0PC后的布圖在變換為掩模上的繪圖用的繪圖數(shù)據(jù)之后，在掩模工藝中，繪制于掩模上。已繪制的掩模在晶片工藝中，通過(guò)涂敷有光抗蝕劑的晶片上的曝光，將圖案轉(zhuǎn)印于晶片上。使用轉(zhuǎn)印的圖案，進(jìn) 行蝕刻等，加工晶片，由此，制造半導(dǎo)體裝置。圖3為表示直接在晶片上繪圖的半導(dǎo)體裝置的制造方法的流程圖。在圖3中，對(duì)于通過(guò)設(shè)計(jì)獲得的設(shè)計(jì)布圖，進(jìn)行預(yù)先估計(jì)而對(duì)伴隨光接近效應(yīng)等的畸變進(jìn)行修正的OPC，變換為OPC后的設(shè)計(jì)布圖。OPC后的設(shè)計(jì)布圖在變換為掩模上的繪圖用的繪圖數(shù)據(jù)之后，在晶片工藝中，直接繪制于涂敷于晶片上的光抗蝕劑上。采用通過(guò)直接繪圖而轉(zhuǎn)印的圖案，進(jìn)行蝕刻處理等，對(duì)晶片進(jìn)行加工，由此，制造半導(dǎo)體裝置。
[0029] 下面通過(guò)圖4?圖6,針對(duì)進(jìn)行了低精度的處理的情況和進(jìn)行了高精度的處理的情況，對(duì)繪圖數(shù)據(jù)的形狀進(jìn)行說(shuō)明。
[0030] 圖4為用于說(shuō)明低精度的0PC處理和高精度0PC處理的差異的頂視圖。
[0031] 圖4 (a)所示的設(shè)計(jì)布圖通過(guò)進(jìn)行低精度的處理，修正為圖4 (b)所示的0PC后的布圖。圖4 (b)所示的0PC后的布圖如圖4 (c)所示的那樣，分割為多個(gè)矩形，形成0PC 后的繪圖數(shù)據(jù)。圖4 (b)所示的0PC后的布圖相對(duì)圖4 (a)所示的設(shè)計(jì)布圖，由于僅僅針對(duì)每個(gè)邊緣一律施加偏置（bias)，所以頂點(diǎn)數(shù)量不增加。因此，在圖4 (c)所示的0PC后的繪圖數(shù)據(jù)中，矩形的數(shù)量較少而為3個(gè)。
[0032] 另一方面，圖4 (a)所示的設(shè)計(jì)布圖通過(guò)進(jìn)行高精度的處理，修正為圖4 (d)所示的0PC后的布圖。圖4 (d)所示的0PC后的布圖如圖4 (e)所示的那樣，分割為多個(gè)矩形，形成0PC后的繪圖數(shù)據(jù)。圖4 (d)所示的0PC后的布圖相對(duì)圖4 (a)所示的設(shè)計(jì)布圖，由于為了抑制畸變而將邊緣精細(xì)地分割，，由此，頂點(diǎn)數(shù)量增加。因此，在圖4 (e)所示的0PC 后的繪圖數(shù)據(jù)中，矩形的數(shù)量較多而為22個(gè)。
[0033] S卩，在進(jìn)行低精度的處理的情況下，晶片上的加工精度變低，但是，由于在繪圖裝置中應(yīng)繪制的基本圖形(這里，為矩形）的個(gè)數(shù)可減少，故可縮短處理時(shí)間，減小制造成本。
[0034] 圖5為表示在矩形的設(shè)計(jì)布圖中，用于減小線端的橫向的凸出不足的0PC處理的頂視圖。
[0035] 在圖5 (a)所示的低精度的0PC后的布圖中，頂點(diǎn)數(shù)量(S卩，分割數(shù)量)少，但是，如圖5 (b)所示的那樣，在晶片上進(jìn)行轉(zhuǎn)印的情況，線端的橫向的凸出不足稍大。
[0036] 另一方面，在圖5 (c)所示的高精度的0PC后的布圖中，頂點(diǎn)數(shù)量（S卩，分割數(shù)量）多，但是，如圖5 (d)所示的那樣，在晶片上進(jìn)行轉(zhuǎn)印的情況，線端的橫向的凸出不足稍小。
[0037] 圖6為表示用于在T字型的設(shè)計(jì)布圖中，減小角部的倒圓（rounding)的0PC處理的頂視圖。
[0038] 在圖6 (a)所示的低精度的0PC后的布圖中，頂點(diǎn)數(shù)量(S卩，分割數(shù)量)少，但是，如圖6 (b)所示的那樣，在晶片上進(jìn)行轉(zhuǎn)印的情況，角部的倒圓稍大(在箭頭方向上寬度的擴(kuò) 展大)。
[0039] 另一方面，在圖6 (c)所示的高精度的0PC后的布圖中，頂點(diǎn)數(shù)量（S卩，分割數(shù)量）多，但是，如圖6 (d)所示的那樣，在晶片上進(jìn)行轉(zhuǎn)印的情況，角部的倒圓稍小(在箭頭方向上寬度的擴(kuò)展小)。
[0040] 圖7為表不本實(shí)施方式的0PC處理方法的一個(gè)實(shí)例的流程圖。
[0041] 首先，在步驟S1，輸入設(shè)計(jì)布圖。已輸入的設(shè)計(jì)布圖登記于規(guī)定的管理數(shù)據(jù)庫(kù) (library :庫(kù)）中。
[0042] 接著，進(jìn)行步驟S2,對(duì)應(yīng)于0PC所要求的精度，對(duì)在步驟S1中輸入的設(shè)計(jì)布圖進(jìn) 行分類。由此，按照所要求的精度低的低精度圖案和所要求的精度高的高精度圖案，進(jìn)行分類。
[0043] 然后，進(jìn)行步驟S3,在于步驟S2進(jìn)行分類的低精度圖案中，進(jìn)行設(shè)定處理和修正處理。具體來(lái)說(shuō)，在進(jìn)行頂點(diǎn)數(shù)量等的參數(shù)的確定(設(shè)定處理）后，根據(jù)已確定的各條件，采用DRC (Design Rule Cheker)功能、模擬，進(jìn)行圖形的畸變(修正處理)。
[0044] 之后，進(jìn)行步驟S4,在于步驟S2進(jìn)行分類的高精度圖案中，進(jìn)行設(shè)定處理和修正處理。在該設(shè)定處理中，參照在步驟S3設(shè)定的參數(shù)，來(lái)設(shè)定參數(shù)。由此，即使在步驟S3的設(shè) 定處理對(duì)步驟S4的設(shè)定處理造成影響的情況下，仍可對(duì)應(yīng)于該影響，設(shè)定適合的參數(shù)。另夕卜，具體的處理的內(nèi)容與步驟S3相同。這樣，步驟S4的處理考慮步驟S3的修正結(jié)果（0PC 后的布圖）而進(jìn)行，但是，在步驟S3,由于不參照高精度的修正結(jié)果而進(jìn)行處理，故可縮短處理時(shí)間。在這里，步驟S3和S4可替換，但是，由于前級(jí)的處理不能夠考慮后級(jí)的處理結(jié)果，故最好作為可參照在先的結(jié)果的后級(jí)的處理，進(jìn)行高精度的修正處理。
[0045] 接著，進(jìn)行步驟S5,輸出通過(guò)步驟S3和步驟S4的修正處理獲得的0PC后的布圖。
[0046] 可通過(guò)以上的步驟S1?S5,根據(jù)已輸入的設(shè)計(jì)布圖，形成而輸出0PC后的布圖。另夕卜，在上述處理中，即使為在隨機(jī)邏輯區(qū)域114等處具有相同的形狀的布圖圖案的情況下，仍可按照以不同的精度，具有不同的形狀的方式進(jìn)行處理。另外，在上面描述中，針對(duì)在于步驟S3進(jìn)行低精度的設(shè)定處理和修正處理之后，在步驟S4進(jìn)行高精度的設(shè)定處理和修正處理的情況進(jìn)行了說(shuō)明。但是，并不限于此，比如，也可如通過(guò)圖9而在后面描述的那樣，在事先進(jìn)行低精度的設(shè)定處理和高精度的設(shè)定處理之后，一起進(jìn)行低精度的修正處理和高精度的修正處理。
[0047] 圖8為用于說(shuō)明高精度的0PC處理和低精度的0PC處理的差異的頂視圖。圖8(a) 表示設(shè)計(jì)布圖，圖8 (b)，圖8 (c)分別表示由高精度的0PC處理和低精度的0PC處理得到的0PC后的布圖，圖8 (d)，圖8 (e)分別表示通過(guò)高精度的0PC處理和低精度的0PC處理得到的晶片加工。
[0048] 圖8 (a)所示的設(shè)計(jì)布圖在進(jìn)行高精度的處理的情況，修正為圖8 (b)所示的0PC 后的布圖。圖8 (b)所示的0PC后的布圖如圖8 (d)所示的那樣，在晶片上被轉(zhuǎn)印。圖8 (b)所示的0PC后的布圖，對(duì)圖8 (a)所示的涉及布圖進(jìn)行預(yù)先估計(jì)線端的后退、角部的倒圓等的畸變而進(jìn)行修正。因此，在圖8 (d)所示的晶片加工中，線端的后退、角部的倒圓等的畸變小。
[0049] 另一方面，圖8 (a)所示的設(shè)計(jì)布圖在進(jìn)行低精度的處理的情況，修正為圖8 (c) 所示的0PC后的布圖。圖8 (c)所示的0PC后的布圖如圖8 (e)所示的那樣，在晶片上進(jìn) 行轉(zhuǎn)印。對(duì)于圖8 (c)所示的0PC后的布圖，相對(duì)圖8 (a)所示的那樣設(shè)計(jì)布圖，僅僅預(yù)先估計(jì)線端的后退，一致性地施加偏置（bias)，使寬度增加。因此，在圖8 (e)所示的晶片加工中，線端不那么后退，但是，與圖8 (d)相比較，角部的倒圓等的畸變較大地殘留。
[0050] 圖9為表示本實(shí)施方式的0PC的處理方法的另一實(shí)例的流程圖。在圖9中，針對(duì) 圖7所示的流程圖，代替步驟S3,進(jìn)行步驟S3-1，代替步驟S4,進(jìn)行步驟S4-1，S4-2。
[0051] 在步驟S3-1，針對(duì)在步驟S2分類的低精度圖案，僅僅進(jìn)行設(shè)定處理。另外，在步驟 S4-1，針對(duì)在步驟S2分類的高精度圖案，僅僅進(jìn)行設(shè)定處理。另外，在步驟S4-2,一起進(jìn)行低精度的修正處理和高精度的修正處理。下面對(duì)一起進(jìn)行修正處理的理由進(jìn)行說(shuō)明。
[0052] 在圖7所示的流程中，在步驟S3,進(jìn)行低精度的設(shè)定處理和修正處理之后，在步驟 S4,進(jìn)行高精度的設(shè)定處理和修正處理。因此，在高精度的設(shè)定修正處理和低精度的設(shè)定修正處理相互造成影響的情況，具有難以進(jìn)行適合的設(shè)定處理的情況。
[0053] 圖10為表示高精度的修正處理對(duì)低精度的修正處理造成影響的情況的示意圖。在圖10 (a)中，在設(shè)計(jì)布圖中，必須要求高精度的處理的設(shè)計(jì)布圖的區(qū)域150和可進(jìn)行低精度的處理的區(qū)域160接近。因此，在如圖7所示的那樣，區(qū)域160的修正處理(步驟S3) 先于區(qū)域150的設(shè)定處理(步驟S4)而進(jìn)行的情況，如圖10 (b)所示的那樣，受到作為0PC 后的布圖的區(qū)域160a的修正結(jié)果的阻礙，無(wú)法在區(qū)域150a，進(jìn)行高精度的修正，不能夠延伸到區(qū)域160側(cè)，這樣，具有轉(zhuǎn)印后退的情況(區(qū)域150,160由虛線表示，晶片加工由曲線表示)。另一方面，在圖9所示的流程中，在步驟S3-1和步驟S4-1，僅僅進(jìn)行設(shè)定處理，在步驟 S4-2,在參照各設(shè)定處理相互造成的影響的同時(shí)，一起進(jìn)行修正處理。因此，與圖7所示的流程相比較，可進(jìn)行滿足所要求的精度的修正。圖10 (c)表示其實(shí)例。為了按照充分的精度進(jìn)行區(qū)域150b的晶片加工，降低區(qū)域160b的加工精度，對(duì)其進(jìn)行修正處理。因此，在圖 9所示的流程中，即使在低精度的修正處理對(duì)高精度的修正處理造成影響的情況下，仍可進(jìn) 行適合的設(shè)定處理。
[0054] 另外，在參照相互造成的影響的同時(shí)，進(jìn)行修正處理的方法可針對(duì)規(guī)則庫(kù)0PC和模型庫(kù)0PC中的任意者而實(shí)施。即，針對(duì)規(guī)則庫(kù)0PC，采用0PC實(shí)施前的設(shè)計(jì)布圖圖案，設(shè)定參數(shù)，但是，可局部地參照0PC實(shí)施后的其它的布圖圖案，設(shè)定參數(shù)。另外，針對(duì)規(guī)則庫(kù)0PC，可參照0PC實(shí)施后的其它的布圖圖案，設(shè)定參數(shù)，進(jìn)行模擬。
[0055] 此外，圖7所示的流程與圖9所示的流程相比較，處理的負(fù)荷小。因此，在比如，區(qū) 域150,160相互離開(kāi)地設(shè)置，高精度的設(shè)定處理對(duì)低精度的設(shè)定處理的影響小的情況下，可進(jìn)行圖7所示的那樣的處理，可高效地使用0PC處理資源。
[0056] 圖11為表示本實(shí)施方式的0PC的處理方法的另一實(shí)例的流程圖。在圖11中，針對(duì)圖9所示的流程圖，代替步驟S3-1，而進(jìn)行步驟S3-la?S3-lc。
[0057] 在步驟S3_la，針對(duì)由步驟S2分類的第1低精度圖案，進(jìn)行設(shè)定處理和修正處理。另外，在步驟S3-lb，針對(duì)由步驟S2分類的第2低精度圖案，進(jìn)行設(shè)定處理和修正處理。該第1低精度圖案和第2低精度圖案不相互產(chǎn)生影響，另外，不受到其它的圖案的處理的影響，由此，可并列地進(jìn)行處理，直至修正處理。另外，在步驟S3-lc，針對(duì)由步驟S2分類的第 3低精度圖案，進(jìn)行設(shè)定處理。由于該第3低精度圖案的設(shè)定處理受到第1低精度圖案和第 2低精度圖案的設(shè)定處理的影響，其設(shè)置于這些處理的后級(jí)。另外，該第3低精度圖案的設(shè) 定處理受到在步驟S4-1進(jìn)行的高精度圖案的設(shè)定處理的影響。因此，針對(duì)第3低精度圖案，在步驟S3-lc，僅僅進(jìn)行設(shè)定處理，在步驟S4-1，進(jìn)行高精度圖案的設(shè)定處理，然后，在步驟 S4-2,一起進(jìn)行修正處理。如這樣，通過(guò)并列地進(jìn)行不相互受到其它的影響的第1低精度圖案和第2低精度圖案的設(shè)定處理，與圖9所示的流程圖相比較，可縮短處理時(shí)間。
[0058] 下面通過(guò)圖12?圖18,對(duì)在隨機(jī)邏輯區(qū)域114,抽出實(shí)際上無(wú)法作為高速晶體管動(dòng)作的虛擬（drnnmy)布圖的方法進(jìn)行說(shuō)明。在虛擬布圖中，進(jìn)行低精度的處理，由此，可縮短處理時(shí)間，降低制造成本。
[0059] 具體來(lái)說(shuō)，通過(guò)在與隨機(jī)邏輯區(qū)域114的柵極層相對(duì)應(yīng)的設(shè)計(jì)布圖中，抽出不作為柵極動(dòng)作的區(qū)域，可抽出虛擬布圖。作為該虛擬布圖，列舉有為了使局部的面積率固定而插入的虛擬柵極、電容、電阻、二極管等的各元件。
[0060] 圖12為表示虛擬布圖的特征的頂視圖。
[0061] 由作為晶體管而動(dòng)作的多硅等的導(dǎo)電材料形成的，用作晶體管的柵極布線的導(dǎo)電體層（導(dǎo)電體區(qū)域）具有與激活層(激活區(qū)域）的重合部。因此，可通過(guò)關(guān)注不具有與激活層的重合部的布圖圖案，抽出虛擬布圖。
[0062] 圖12 (a)表示具有與激活層(影線部分）的重合部的導(dǎo)電體層的布圖，圖12 (b) 表示不具有與激活層的重合部的導(dǎo)電體層的布圖。即，由于圖12 (a)所示的布圖作為晶體管而動(dòng)作，故必須要求高精度的處理，但是，由于圖12 (b)所示的布圖不作為晶體管動(dòng)作，故不必要求高精度的處理。因此，如圖12 (b)所示的那樣，采用已有DRC工具，抽出不具有與激活層的重合部的導(dǎo)電體層的布圖，進(jìn)行低精度的處理，由此，可縮短處理時(shí)間，降低制造成本。
[0063] 另外，即使在具有與激活層的重合部的導(dǎo)電體層的情況下，在不具有用于接受觸點(diǎn)的觸點(diǎn)用焊盤（pad)的情況，仍不與其它層連接，故不作為晶體管而動(dòng)作。因此，可通過(guò) 關(guān)注不具有觸點(diǎn)用焊盤的布圖圖案，抽出虛擬布圖。
[0064] 圖12 (c)表示具有局部地與作為寬度大的端部的觸點(diǎn)用焊盤相對(duì)應(yīng)的焊盤圖案的導(dǎo)電體層的布圖，圖12 (d)表示不具有與觸點(diǎn)用焊盤相對(duì)應(yīng)的焊盤圖案的導(dǎo)電體層的布圖。即，由于圖12 (c)所示的布圖作為晶體管而動(dòng)作，故必須要求高精度的處理，但是，由于圖12 (d)所示的布圖不作為晶體管而動(dòng)作，故不必要求高精度的處理。因此，如圖12 (d)所示的那樣，采用已有DRC工具，抽出與觸點(diǎn)用焊盤相對(duì)應(yīng)的焊盤圖案的導(dǎo)電體層的布圖，進(jìn)行低精度的處理，由此，可縮短處理時(shí)間，降低制造成本。另外，還可具有圖案寬度充分大，不需要觸點(diǎn)用焊盤這樣的晶體管，但是，一般，由于高速動(dòng)作的晶體管的線寬小，故如圖12 (c)所示的那樣，在與激活層(影線部分)的重合部以外，必須要求觸點(diǎn)用焊盤。即，在僅僅設(shè)置晶體管的柵極布線的線寬小的導(dǎo)電體的情況，可通過(guò)這樣的方法，抽出虛擬圖案。比如，高速晶體管指在隨機(jī)邏輯區(qū)域，線寬小于具有形成于低精度區(qū)域上的線寬大的柵極長(zhǎng)度的低速晶體管，具有接近最小加工尺寸的柵極長(zhǎng)度，高速地動(dòng)作的晶體管。
[0065] 另外，由于即使在具有與激活層的重合部和形成于與激活層的重合部之外的觸點(diǎn) 用焊盤的導(dǎo)電體層，在觸點(diǎn)不連接觸點(diǎn)用焊盤的情況，仍不與其它層連接，故不作為晶體管動(dòng)作。因此，通過(guò)關(guān)注未連接觸點(diǎn)的布圖圖案，可抽出虛擬布圖。
[0066] 圖12 (e)表示局部地在寬度大的端部(第1寬度擴(kuò)大部)，和與觸點(diǎn)相對(duì)應(yīng)的圖案 (粗線部分）連接的導(dǎo)電體層的布圖，圖12 (f)表示局部地在寬度大的端部(第2寬度擴(kuò)大部)，不和與觸點(diǎn)相對(duì)應(yīng)的圖案(粗線部分)連接的導(dǎo)電體層的布圖。即，由于圖12 (e)所示的布圖作為晶體管而動(dòng)作，故必須要求高精度處理，但是，由于圖12 (f)所示的布圖不作為晶體管動(dòng)作，故不必要求高精度的處理。因此，采用已有的DRC工具，抽出如圖12 (f)所示的那樣，不與和觸點(diǎn)相對(duì)應(yīng)的圖案連接的導(dǎo)電體層的布圖，進(jìn)行低精度的處理，由此，可縮短處理時(shí)間，降低制造成本。另外，如圖13 (a)所示的那樣，在激活層上的導(dǎo)電體層的寬度大，在其上具有觸點(diǎn)時(shí)，具有用作電容的情況。它們均可作為虛擬布圖而處理。
[0067] 圖13 (b)表示針對(duì)鄰接設(shè)計(jì)單元，具有高精度區(qū)域170和低精度區(qū)域180的0PC 后的布圖的實(shí)例。
[0068] 在高精度區(qū)域170,布圖有按照與橫切激活區(qū)域174的方式形成的柵極布線172，與按照與激活區(qū)域174電連接的方式形成的觸點(diǎn)176。在低精度區(qū)域180,布圖有按照橫切虛擬激活區(qū)域184的方式形成的虛擬柵極區(qū)域182。
[0069] 在激活區(qū)域174上，通過(guò)柵極絕緣膜，形成由導(dǎo)電體層構(gòu)成的柵極布線172。夾持柵極布線172,位于兩側(cè)的激活區(qū)域174分別構(gòu)成源極區(qū)域/漏極區(qū)域，構(gòu)成第1晶體管。另外，在虛擬激活區(qū)域184上，通過(guò)絕緣膜，形成由導(dǎo)電體層構(gòu)成的虛擬柵極布線182。
[0070] 由于高精度區(qū)域170作為晶體管而動(dòng)作，故進(jìn)行高精度的0PC處理，柵極布線172 相對(duì)設(shè)計(jì)布圖，進(jìn)行預(yù)先估計(jì)線端的后退，角部的倒圓等的畸變的修正處理。本實(shí)例為下述的實(shí)例，其中，由于低精度區(qū)域180不作為晶體管而動(dòng)作，故進(jìn)行低精度的0PC處理，對(duì)虛擬布線182,僅僅一致性地施加偏置，增加寬度，或不進(jìn)行邊緣的分割，進(jìn)行每個(gè)邊緣的低精度的0PC處理。即，按照柵極布線172和虛擬布線182分別具有端部和L形的彎曲部，柵極布線172的彎曲部的內(nèi)徑小于虛擬柵極布線182的彎曲部的內(nèi)徑，柵極布線172的端部的凸出大于虛擬柵極布線182的端部的凸出的方式進(jìn)行修正。因此，采用已有的DRC工具，抽出如圖13 (b)所示的那樣，不與和觸點(diǎn)176相對(duì)應(yīng)的圖案連接的虛擬激活區(qū)域184的布圖，對(duì)相應(yīng)的設(shè)計(jì)單元，進(jìn)行低精度的處理，由此，可縮短處理時(shí)間，降低制造成本。
[0071] 另外，高精度區(qū)域170的各柵極布線172沿與基本呈長(zhǎng)方形的激活區(qū)域174的長(zhǎng) 邊方向大致相垂直的方向，按照規(guī)定的第1間距A形成，一端相互連接，并且另一端在激活區(qū)域174之外構(gòu)成終端。另一方面，低精度區(qū)域180的各虛擬布線182也同樣，沿與基本呈長(zhǎng)方形的虛擬激活區(qū)域184的長(zhǎng)邊方向大致相垂直的方向，按照規(guī)定的第2間距B形成，一端相互連接，并且另一端在激活區(qū)域184之外構(gòu)成終端。在這里，虛擬柵極布線182按照使局部的面積率固定的方式插入，以便抑制照相制版步驟，蝕刻步驟，平坦處理步驟的疏密間差的影響。因此，最好，第1間距A和第2間距B近似，在本實(shí)施方式中，按照等同方式形成。
[0072] 在通過(guò)布圖而形成的晶片上的轉(zhuǎn)印中，如果在柵極構(gòu)成終端的一側(cè)（上述另一端）進(jìn)行比較，如圖5所示的那樣，虛擬布線182的凸出小于柵極布線172的凸出。另外，如果由在柵極相互連接的一側(cè)（上述一端）的L形的彎曲部的倒圓進(jìn)行比較，則如圖6所示的那樣，虛擬布線182的倒圓大于柵極布線172的倒圓。
[0073] 下面借助圖14?圖18,基于與通過(guò)高精度0PC形成的布圖的畸變的比較，對(duì)通過(guò) 低精度0PC形成的布圖的畸變進(jìn)行說(shuō)明。
[0074] 圖14為用于說(shuō)明高精度的0PC處理和一致性地施加偏置的低精度的0PC處理的差異的頂視圖。圖14 (a)表示設(shè)計(jì)布圖，圖14 (b)，圖14 (c)分別表示由高精度的0PC 處理和低精度的0PC處理得到的0PC后的布圖，圖14 (d)，圖14 (e)分別表示由高精度的 0PC處理和低精度的0PC處理得到的晶片加工。
[0075] 圖14 (a)所示的設(shè)計(jì)布圖在進(jìn)行高精度的處理的情況，修正為圖14 (b)所示的 0PC后的布圖。圖14 (b)所示的0PC后的布圖如圖14 (d)所示的那樣，在晶片上進(jìn)行轉(zhuǎn) 印。就圖14 (b)所示的0PC后的布圖來(lái)說(shuō)，對(duì)圖14 (a)所示的設(shè)計(jì)布圖，進(jìn)行預(yù)先估計(jì)線端的后退、角部的倒圓、接近的圖形的影響等的畸變的修正。因此，在圖14 (d)所示的晶片加工中，線端的后退、角部的倒圓、接近的圖形的影響等的畸變小。
[0076] 另一方面，圖14 (a)所示的設(shè)計(jì)布圖在不考慮線端部，角部，接近的圖形的效果，而進(jìn)行一致性地施加偏置的低精度的處理的情況，修正為圖14 (c)所示的0PC后的布圖。圖14 (c)所示的0PC后的布圖如圖14 (e)所示的那樣，在晶片上進(jìn)行轉(zhuǎn)印。就圖14 (c) 所示的0PC后的布圖來(lái)說(shuō)，對(duì)圖14 (a)所示的設(shè)計(jì)布圖，僅僅進(jìn)行一致性施加偏置，增加寬度的處理。因此，在圖14 (e)所示的晶片加工中，與圖14 (d)相比較，線端的后退量增加，另外，殘留有由線端的橫向的凸出量小，角部的倒圓大，接近的圖形的影響等的畸變，線寬度也發(fā)生差異等情況，⑶精度低。比如，在隨機(jī)邏輯部，通常多采用以最小線寬為基準(zhǔn)的多種的線寬，但是，在進(jìn)行低精度的處理的區(qū)域，線寬發(fā)生不規(guī)則的差異。
[0077] 圖15為用于說(shuō)明不進(jìn)行高精度的0PC處理和邊緣的分割，高精度地對(duì)邊緣的位置進(jìn)行修正的低精度的0PC處理的差異的頂視圖。圖15 (a)表示設(shè)計(jì)布圖，圖15 (b)，圖15 (c)分別表示基于高精度的0PC處理和低精度的0PC處理的0PC后的布圖，圖15 (d)，圖15 (e)分別表示基于高精度的0PC處理和低精度的0PC處理的晶片加工。
[0078] 圖15 (a)所示的設(shè)計(jì)布圖在進(jìn)行高精度的處理的情況，修正為圖15 (b)所示的 0PC后的布圖。圖15 (b)所示的0PC后的布圖如圖15 (d)所示的那樣，在晶片上進(jìn)行轉(zhuǎn) 印。就圖15 (b)所示的0PC后的布圖來(lái)說(shuō)，對(duì)圖15 (a)所示的設(shè)計(jì)布圖，進(jìn)行預(yù)先估計(jì)線端的后退、角部的倒圓、接近的圖形的影響等的畸變的修正。因此，在圖15 (d)所示的晶片加工中，線端的后退、角部的倒圓，接近的圖形的影響等的畸變小。
[0079] 另一方面，圖15 (a)所示的設(shè)計(jì)布圖在不進(jìn)行邊緣的分割，S卩，不進(jìn)行線端、角部的修正，而高精度地對(duì)邊緣的位置進(jìn)行修正的低精度的處理的情況，修正為圖15 (c)所示的0PC后的布圖。圖15 (c)所示的0PC后的布圖如圖15 (e)所示的那樣，在晶片上進(jìn)行轉(zhuǎn)印。就圖15 (c)所示的0PC后的布圖來(lái)說(shuō)，對(duì)圖15 (a)所示的設(shè)計(jì)布圖，不進(jìn)行邊緣的分割，而高精度地對(duì)邊緣的位置進(jìn)行修正。因此，在圖15 (e)所示的晶片加工中，雖然邊緣的轉(zhuǎn)印與圖15 (d)相同，但是，與圖15 (d)相比較，留有線端的后退量大，或線端的橫向的凸出量小，角部的倒圓大等的畸變。
[0080] 圖16為用于說(shuō)明高精度的0PC處理和稍稍減小邊緣的分割數(shù)量的低精度的0PC 處理的差異的頂視圖。圖16 (a)表示設(shè)計(jì)布圖，圖16 (b)，圖16 (c)分別表示高精度的 0PC處理和低精度的0PC處理的0PC后的布圖，圖16 (d)，圖16 (e)分別表示高精度的0PC 處理和低精度的0PC處理的晶片加工。
[0081] 圖16 (a)所示的設(shè)計(jì)布圖在進(jìn)行高精度的處理的情況，修正為圖16 (b)所示的 0PC后的布圖。圖16 (b)所示的0PC后的布圖如圖16 (d)所示的那樣，在晶片上進(jìn)行轉(zhuǎn) 印。就圖16 (b)所示的0PC后的布圖來(lái)說(shuō)，對(duì)圖16 (a)所示的設(shè)計(jì)布圖，進(jìn)行預(yù)先估計(jì)線端的后退、角部的倒圓、接近的圖形的影響等的畸變的修正。因此，在圖16 (d)所示的晶片加工中，線端的后退、角部的倒圓、接近的圖形的影響等的畸變小。
[0082] 另一方面，圖16 (a)所示的設(shè)計(jì)布圖在與高精度的處理相比較，進(jìn)行稍稍減少邊緣的分割數(shù)量，比如，減少錘頭、內(nèi)錘頭、截線（serif)、內(nèi)截線等的圖案邊緣角部的級(jí)數(shù)，或觀看其它圖形的邊緣的分割數(shù)量等的低精度的處理的情況，修正為圖16 (c)所示的0PC后的布圖。圖16 (c)所示的0PC后的布圖如圖16 (e)所示的那樣，在晶片上進(jìn)行轉(zhuǎn)印。就圖16 (c)所示的0PC后的布圖來(lái)說(shuō)，對(duì)圖16 (a)所示的設(shè)計(jì)布圖，按照稍小的分割數(shù)量，進(jìn)行預(yù)先估計(jì)線端的后退量、角部的倒圓、接近的圖形的影響等的畸變的修正。因此，在圖 16 (e)所示的晶片加工中，與圖16 (d)相比較，殘留有線端的后退量稍大、或，線端的橫向的凸出量稍小、角部的倒圓稍大、接近的圖形的影響等的畸變。
[0083] 圖17為用于說(shuō)明高精度的規(guī)則庫(kù)的0PC處理和稍稍簡(jiǎn)化修正規(guī)格(基于修正時(shí) 分類的圖形尺寸的區(qū)分的降低、角部、線端部的邊緣分割級(jí)數(shù)降低等）的低精度的規(guī)則庫(kù)的 OPC處理的差異的頂視圖。圖17 (a)表示設(shè)計(jì)布圖，圖17 (b)，圖17 (C)分別表示由高精度的0PC處理和低精度的0PC處理得到的0PC后的布圖，圖17 (d)，圖17 (e)分別表示由高精度的0PC處理和低精度的0PC處理得到的晶片加工。
[0084] 圖17 (a)所示的設(shè)計(jì)布圖在進(jìn)行高精度的處理的情況，修正為圖17 (b)所示的 0PC后的布圖。圖17 (b)所示的0PC后的布圖如圖17 (d)所示的那樣，在晶片上進(jìn)行轉(zhuǎn) 印。就圖17 (b)所示的0PC后的布圖來(lái)說(shuō)，對(duì)圖17 (a)所示的設(shè)計(jì)布圖，進(jìn)行預(yù)先估計(jì)線端的后退、角部的倒圓、接近的圖形的影響等的畸變的修正。因此，在圖17 (d)所示的晶片加工中，線端的后退、角部的倒圓、接近的圖形的影響等的畸變小。
[0085] 另一方面，圖17(a)所示的設(shè)計(jì)布圖在與高精度的處理相比較，進(jìn)行稍稍簡(jiǎn)化修正規(guī)格的低精度的處理的情況，修正為圖17 (c)所示的0PC后的布圖。圖17 (c)所示的0PC 后的布圖如圖17 (e)所示的那樣，在晶片上進(jìn)行轉(zhuǎn)印。就圖17 (c)所示的0PC后的布圖來(lái)說(shuō)，對(duì)圖17 (a)所示的設(shè)計(jì)布圖，按照稍簡(jiǎn)化的修正規(guī)格，進(jìn)行預(yù)先估計(jì)線端的后退量、角部的倒圓、接近的圖形的影響等的畸變的修正。因此，在圖17 (e)所示的晶片加工中，與圖17 (d)相比較，殘留有線端的后退量大或線端的橫向的凸出量小、角部的倒圓、接近的圖形的影響等的崎變。
[0086] 圖18為用于說(shuō)明高精度的模型庫(kù)的0PC處理和稍稍減輕追加規(guī)格（降低閾值）的低精度的模型庫(kù)的0PC處理的差異的頂視圖。圖18 (a)表示設(shè)計(jì)布圖，圖18 (b)，圖18 (c)分別表示高精度的0PC處理和低精度的0PC處理的0PC后的布圖，圖18 (d)，圖18 (e) 分別表示高精度的0PC處理和低精度的0PC處理的晶片加工。
[0087] 圖18 (a)所示的設(shè)計(jì)布圖在進(jìn)行高精度的處理的情況，修正為圖18 (b)所示的 0PC后的布圖。圖18 (b)所示的0PC后的布圖如圖18 (d)所示的那樣，在晶片上進(jìn)行轉(zhuǎn) 印。就圖18 (b)所示的0PC后的布圖來(lái)說(shuō)，對(duì)圖18 (a)所示的設(shè)計(jì)布圖，進(jìn)行預(yù)先估計(jì)線端的后退、角部的倒圓、接近的圖形的影響等的畸變的修正。因此，在圖18 (d)所示的晶片加工中，線端的后退，、角部的倒圓、接近的圖形的影響等的畸變小。
[0088] 另一方面，圖18(a)所示的設(shè)計(jì)布圖在與高精度的處理相比較，進(jìn)行稍稍減輕追加規(guī)格的低精度的處理的情況，修正為圖18 (c)所示的0PC后的布圖。圖18 (c)所示的0PC 后的布圖如圖18 (e)所示的那樣，在晶片上進(jìn)行轉(zhuǎn)印。就圖18 (c)所示的0PC后的布圖來(lái)說(shuō)，對(duì)圖18 (a)所示的設(shè)計(jì)布圖，按照稍減輕的追加規(guī)格，進(jìn)行預(yù)先估計(jì)線端的后退量、角部的倒圓、接近的圖形的影響等的畸變的修正。因此，在圖18 (e)所示的晶片加工中，與圖18 (d)相比較，不殘留線端的后退、角部的倒圓、接近的圖形的影響等的畸變，但是，寬度產(chǎn)生差異。S卩，⑶（Critical Dimension)精度降低。
[0089] 另外，在模型庫(kù)0PC中，雖然因降低模型（model)的精度，⑶精度下降，但是，由于模擬所要求的負(fù)荷可降低，故可縮短0PC處理所需要的時(shí)間。作為降低模型的精度的方法，列舉有縮短在層級(jí)處理中展開(kāi)的距離（如果規(guī)定距離以內(nèi)相同，則不進(jìn)行層級(jí)展開(kāi))、減小在模擬中考慮的范圍(通常，通過(guò)以模擬點(diǎn)為中心的圓的半徑表示)、減少模擬點(diǎn)數(shù)、擴(kuò)大模擬點(diǎn)間距，簡(jiǎn)化模擬模型的公式等的方法。圖19表示僅僅在線端附近縮短層級(jí)處理中展開(kāi) 的距離的實(shí)例。圖19 (a)表示3種的設(shè)計(jì)布圖實(shí)例。布圖la?3a為同一形狀。與布圖 la對(duì)置的圖形的線端位于距離dl以內(nèi)的距離，與布圖2a，3a對(duì)置的圖形位于大于距離dl，且在距離d2以內(nèi)的距離。在層級(jí)展開(kāi)距離為距離d2的情況，布圖la?3a的0PC結(jié)果對(duì) 應(yīng)于所對(duì)置的圖象而分別不同，如圖19 (b)所示的布圖lb?3b那樣，精度高。另一方面，在層級(jí)展開(kāi)距離為距離dl的情況，相對(duì)從布圖la，考慮對(duì)置的圖形的情況，在布圖2a，3a的情況，均沒(méi)有對(duì)置的圖形，設(shè)置于同一狀況，進(jìn)行處理。因此，如圖19 (c)所示的那樣，在布圖lc的情況，形成與布圖lb相同的結(jié)果，但是，布圖2c，3c的結(jié)果分別與布圖2b，3b不同，并且布圖2c和布圖3c為完全相同的形狀。布圖2c，3c的精度降低，但是，由于與圖19(b) 相比較，按照統(tǒng)一的方式進(jìn)行處理，故可縮短處理時(shí)間。另外，也可按照?qǐng)D形寬度、圖形種類 (邊緣、線端等）或?qū)χ玫膱D象寬度、圖象種類、DRC的分類，形成該距離。
[0090] 另外，上述那樣的模型庫(kù)0PC的多種的低精度處理也可各自地進(jìn)行，還可相組合地進(jìn)行。另外，也可通過(guò)采用DRC的基本功能，針對(duì)芯片內(nèi)的位置或隨機(jī)邏輯區(qū)域內(nèi)的每個(gè) 模塊，切換地進(jìn)行低精度處理。
[0091] 此外，通常，在進(jìn)行0PC之后，進(jìn)行0PC后驗(yàn)證，以便確認(rèn)0PC規(guī)格、0PC處理、設(shè)計(jì) 布圖沒(méi)有問(wèn)題。一般，模型的精度的替換可采用DRC的基本功能而實(shí)施。因此，不僅追加的規(guī)格，而且即使在采用DRC或模擬的0PC后驗(yàn)證中，同樣可減輕規(guī)格。
[0092] 這樣，在本實(shí)施方式的半導(dǎo)體裝置及其制造方法以及半導(dǎo)體制造用掩模、光接近處理方法中，在與隨機(jī)邏輯電路相對(duì)應(yīng)的隨機(jī)邏輯區(qū)域114中，針對(duì)必須要求高精度的處理(第10PC處理）的區(qū)域(第1區(qū)域)，進(jìn)行高精度的處理，針對(duì)不必要求高精度的處理的區(qū) 域(第2區(qū)域)，進(jìn)行低精度的處理(第20PC處理)。因此，可縮短處理時(shí)間，降低制造成本。
[0093] 如圖1 (b)所示的那樣，隨機(jī)邏輯區(qū)域114,與存儲(chǔ)區(qū)域112相比較，一般面積較大，另外，布圖的種類多。在實(shí)際的隨機(jī)邏輯電路中，在對(duì)與虛擬柵極相對(duì)應(yīng)的布圖進(jìn)行低精度的處理時(shí)，與對(duì)全部的布圖進(jìn)行高精度的處理的情況相比較，可減小0PC所要求的處理時(shí)間40%，減小存儲(chǔ)器使用量60%，減小輸出數(shù)據(jù)量80%。
[0094] 另外，在光掩模的形成中，制造成本的40%由伴隨掩模繪圖的掩模成本造成。因此，可減小采用光掩模，進(jìn)行晶片的轉(zhuǎn)印的情況的制造成本。
[0095] 此外，在上面的說(shuō)明中，對(duì)采用光掩模，進(jìn)行晶片的轉(zhuǎn)印的情況進(jìn)行了說(shuō)明，但是，并不限于此，本發(fā)明也可用于在晶片上直接繪圖(直繪）的情況。在該情況，0PC后的布圖不設(shè)置于掩模上，而直接設(shè)置于繪圖裝置內(nèi)的存儲(chǔ)單元中。特別是，在可變成形型的直接繪圖裝置中，繪圖時(shí)間與圖形的個(gè)數(shù)成比例，由此，本發(fā)明是有效的。
[0096] 還有，在上面的描述中，對(duì)根據(jù)設(shè)計(jì)布圖，形成0PC后的布圖的情況進(jìn)行了說(shuō)明，但是，并不限于此，本發(fā)明也可用于采用0PC后的布圖，進(jìn)行掩模繪圖，或在晶片上直接繪圖的情況。g卩，在進(jìn)行繪圖時(shí)，必須要求掩模、到晶片的曝光量的調(diào)整，但是，也可對(duì)必須要求高精度的處理的布圖，高精度地進(jìn)行曝光量的調(diào)整，由此，形成第1布圖，對(duì)于可進(jìn)行低精度的處理的布圖，低精度地進(jìn)行曝光量的調(diào)整，由此，形成第2布圖。這樣，可進(jìn)一步縮短繪圖時(shí)間，降低制造成本。
[0097] (實(shí)施方式2) 在實(shí)施方式1中，對(duì)作為可進(jìn)行低精度的處理的布圖，采用圖12,抽出導(dǎo)電體層中包含的虛擬布圖的方法進(jìn)行了描述。在實(shí)施方式2中，對(duì)導(dǎo)電體層中的，虛擬布圖以外的布圖，可進(jìn)行低精度的處理的情況進(jìn)行說(shuō)明。
[0098] 如針對(duì)實(shí)施方式1而在上面描述的那樣，作為晶體管而動(dòng)作的導(dǎo)電體層具有與激活層的重合部，由此，不能夠?qū)ψ鳛樘摂M布圖的全部區(qū)域，進(jìn)行低精度的處理。即，由于導(dǎo)電體層中的與激活層重合的區(qū)域用于晶體管的柵極，故在該區(qū)域和其附近的區(qū)域，要求較高尺寸精度。但是，由于導(dǎo)電體層中的從與激活層重合的區(qū)域離開(kāi)的區(qū)域不用于晶體管的柵極，而用于晶體管的連接，故與用于柵極的區(qū)域相比較，所要求的尺寸精度低。因此，即使為作為晶體管而動(dòng)作的導(dǎo)電體層，針對(duì)這樣的區(qū)域，也可進(jìn)行低精度的處理。
[0099] 圖20為表示針對(duì)高精度的處理和低精度的處理的各自的處理的、設(shè)計(jì)布圖，0PC 后的布圖，以及晶片加工的圖。
[0100] 圖20 (a)表示在激活層(影線部分)的附近，具有L形的角部(彎曲部）的導(dǎo)電體層的布圖，圖20 (b)表示在激活層的附近，不具有角部(具有遠(yuǎn)離激活層的角部）的導(dǎo)電體層的布圖。在激活層上，通過(guò)柵極絕緣膜，形成由導(dǎo)電體層構(gòu)成的柵極，夾持柵極，而位于兩側(cè) 的激活層分別形成源極區(qū)域/漏極區(qū)域，從而構(gòu)成晶體管。即，由于圖20 (a)所示的布圖 (第1晶體管)要求較高的尺寸精度，故必須進(jìn)行高精度的處理，但是，由于圖20 (b)所示的布圖(第2晶體管)不要求較高的尺寸精度，故不必進(jìn)行高精度的處理。因此，采用已有DRC 工具，如圖20 (b)所示的那樣，抽出在激活層的附近不具有角部（比如，從彎曲部到源極區(qū) 域的距離大于規(guī)定的閾值）的導(dǎo)電體層的布圖，進(jìn)行低精度的處理，由此，可縮短處理時(shí)間，降低制造成本。
[0101] 圖20 (a)所示的設(shè)計(jì)布圖在進(jìn)行高精度的處理的情況，修正為圖20 (c)所示的 0PC后的布圖。圖20 (c)所示的0PC后的布圖如圖20 (e)所示的那樣，在晶片上進(jìn)行轉(zhuǎn) 印。對(duì)于圖20 (c)所示的0PC后的布圖，對(duì)圖20 (a)所示的設(shè)計(jì)布圖，進(jìn)行預(yù)先估計(jì)角部的倒圓的畸變的修正。因此，在圖20 (e)所示的晶片加工中，角部的倒圓的畸變小。
[0102] 另一方面，圖20(b)所示的設(shè)計(jì)布圖在進(jìn)行低精度的處理的情況，修正為圖20(d) 所示的0PC后的布圖。圖20 (d)所示的0PC后的布圖如圖20 (f)所示的那樣，在晶片上進(jìn)行轉(zhuǎn)印。圖20 (d)所示的0PC后的布圖不對(duì)圖20 (b)所示的設(shè)計(jì)布圖，進(jìn)行預(yù)先估計(jì) 角部的倒圓的畸變的修正。因此，在圖20 (f)所示的晶片加工中，與圖20 (e)相比較，稍稍殘留有角部的倒圓的畸變。即，角部的內(nèi)徑(和外徑)在圖20 (e)中，小于圖20 (f)的情況（內(nèi)徑X <內(nèi)徑y(tǒng))。另外，并不限于L形的角部，即使在T形的角部，具有比布線粗的焊盤的圖案中，同樣，通過(guò)低精度的處理，內(nèi)徑和外徑增加。
[0103] 即，在本實(shí)施方式中，由于對(duì)在圖20 (a)所示的激活層的附近具有角部的導(dǎo)電體層的布圖，要求高尺寸精度，故進(jìn)行高精度的處理。另外，由于對(duì)在圖20 (b)所示的激活層的附近不具有角部的導(dǎo)電體層的布圖，不要求高尺寸精度，故進(jìn)行低精度的處理。
[0104] 另外，在圖20 (f)中，示出通過(guò)虛線針對(duì)激活層形成于角部的附近的情況。在這樣的情況，由于因角部的倒圓的畸變，激活層和導(dǎo)電體的重合的面積(柵極尺寸）增加，故造成晶體管特性的差異，因此知道，不適合進(jìn)行低精度的處理。
[0105] 這樣，在本實(shí)施方式的半導(dǎo)體裝置和其制造方法與半導(dǎo)體制造用掩模，光接近處理方法中，在導(dǎo)電體層中的、與激活層重合的區(qū)域和其附近的區(qū)域，進(jìn)行高精度的處理，在導(dǎo)電體層中的與和激活層重合的區(qū)域離開(kāi)的區(qū)域，進(jìn)行低精度的處理。因此，與實(shí)施方式1 相同，實(shí)現(xiàn)可縮短處理時(shí)間，減小制造成本的效果。
[0106] 此外，這樣制造的1C裝置的特征在于，在激活層和其附近的區(qū)域，在CD精度高，離開(kāi)激活層規(guī)定的距離的區(qū)域，CD精度低。
[0107] 還有，由于CD精度依賴于導(dǎo)電體層的寬度，故即使在以相同的精度進(jìn)行處理的情況下，具有大的寬度的導(dǎo)電體層中所允許的誤差較大，在具有小的寬度的導(dǎo)電體層中所允許的誤差較小。因此，即使在按照相同的精度進(jìn)行處理的情況，仍可針對(duì)寬度不同的多個(gè)導(dǎo) 電體層，進(jìn)行不同的處理。
[0108] (實(shí)施方式3) 在實(shí)施方式1?2中，對(duì)作為可進(jìn)行低精度的處理的布圖，采用圖12和圖20,對(duì)導(dǎo)電體層中的可進(jìn)行低精度的處理的區(qū)域進(jìn)行了說(shuō)明。在實(shí)施方式3中，對(duì)激活層中的、可進(jìn)行低精度的處理的區(qū)域進(jìn)行說(shuō)明。
[0109] 由于激活層中的形成有觸點(diǎn)的區(qū)域用作晶體管，故具有要求較高的尺寸精度的情況。但是，由于激活層中的未形成觸點(diǎn)的區(qū)域不用作晶體管，而用于虛擬布圖、電阻、電容、二極管等，故所要求的尺寸精度低。因此，即使對(duì)于這樣的區(qū)域，也進(jìn)行低精度的處理。
[0110] 圖21為表示關(guān)于高精度的處理和低精度的處理的各自處理的、設(shè)計(jì)布圖，0PC后的布圖，以及晶片加工的頂視圖。
[0111] 圖21 (a)表示形成有觸點(diǎn)(粗線部分）的激活層(影線部分）的布圖，圖21 (b)表示未形成有觸點(diǎn)的激活層的布圖。即，由于圖21 (a)所示的布圖要求高尺寸精度，故必須要求高精度的處理，但是，由于圖21 (b)所示的布圖不要求高尺寸精度，故不必高精度的處理。因此，采用已有的DRC工具，如圖21 (b)所示的那樣，抽出未形成有觸點(diǎn)的激活層的布圖，進(jìn)行低精度的處理，由此，可縮短處理時(shí)間，降低制造成本。
[0112] 圖21 (a)所示的設(shè)計(jì)布圖在進(jìn)行高精度的處理的情況，修正為圖21 (c)所示的 0PC后的布圖。圖21 (c)所示的0PC后的布圖如圖21 (e)所示的那樣，在晶片上進(jìn)行轉(zhuǎn) 印。對(duì)于圖21 (c)所示的0PC后的布圖，對(duì)圖21 (a)所示的設(shè)計(jì)布圖，進(jìn)行預(yù)先估計(jì)角部的倒圓和邊緣的錯(cuò)位的畸變的修正。因此，在圖21 (e)所示的晶片加工中，角部的倒圓和邊緣的錯(cuò)位的畸變小。
[0113] 另一方面，圖21(b)所示的設(shè)計(jì)布圖在進(jìn)行低精度的處理的情況，修正為圖21(d) 所示的0PC后的布圖。圖21 (d)所示的0PC后的布圖如圖21 (f)所示的那樣，在晶片上進(jìn) 行轉(zhuǎn)印。對(duì)于圖21 (d)所示的0PC后的布圖，不對(duì)圖21 (a)所示的設(shè)計(jì)布圖，進(jìn)行預(yù)先估計(jì)角部的倒圓的畸變的修正。因此，在圖21 (f)所示的晶片加工中，與圖21 (e)相比較，稍稍殘留有角部的變圓和邊緣的錯(cuò)位的畸變。
[0114] 因此，由于對(duì)圖21 (b)所示的那樣的，未形成有觸點(diǎn)的激活層的布圖，不要求高尺寸精度，故對(duì)這樣的布圖，進(jìn)行低精度的處理，由此，可縮短處理時(shí)間，降低制造成本。
[0115] 另外，如這樣制造的1C裝置的特征在于，在形成有觸點(diǎn)的激活層中，⑶精度高，在未形成有觸點(diǎn)的激活層中，CD精度低。
[0116] 此外，由于激活層中的與導(dǎo)電體層重合的區(qū)域用于晶體管的柵極，故要求高尺寸精度。但是，激活層中的不與導(dǎo)電體層重合的區(qū)域與柵極所采用的區(qū)域相比較，前者的所要求的尺寸精度低。因此，在這樣的區(qū)域，也可進(jìn)行低精度的處理。
[0117] 圖22為表示高精度的處理和低精度的處理的各自處理的、設(shè)計(jì)布圖，0PC后的布圖，以及晶片加工的圖。
[0118] 圖22(a)表示在導(dǎo)電體層的附近具有角部(換言之，在角部的附近，形成導(dǎo)電體層）的激活層(影線部分）的布圖，圖22 (b)表示在角部的附近，不具有導(dǎo)電體層的激活層的布圖。即，由于圖22 (a)所示的布圖要求高尺寸精度，故必須要求高精度的處理，但是，由于圖22 (b)所示的布圖不要求高尺寸精度，故不必要求高精度的處理。因此，采用已有的DRC 工具，如圖22 (b)所示的那樣，抽出在角部的附近不具有與導(dǎo)電體層重合的激活層的布圖，進(jìn)行低精度的處理，由此，可縮短處理時(shí)間，降低制造成本。
[0119] 圖22 (a)所示的設(shè)計(jì)布圖在進(jìn)行高精度的處理的情況，修正為圖22 (c)所示的 0PC后的布圖。圖22 (c)所示的0PC后的布圖如圖22 (e)所示的那樣，在晶片上進(jìn)行轉(zhuǎn) 印。對(duì)于圖22 (c)所示的0PC后的布圖，對(duì)圖22 (a)所示的設(shè)計(jì)布圖，進(jìn)行預(yù)先估計(jì)角部的倒圓和不與導(dǎo)電體層交叉的邊緣的錯(cuò)位的畸變的修正。因此，在圖22 (e)所示的晶片加工中，角部的倒圓和不與導(dǎo)電體層交叉的邊緣的錯(cuò)位的畸變小。
[0120] 另一方面，圖22(b)所示的設(shè)計(jì)布圖在進(jìn)行低精度的處理的情況，修正為圖22(d) 所示的0PC后的布圖。圖22 (d)所示的0PC后的布圖如圖22 (f)所示的那樣，在晶片上進(jìn) 行轉(zhuǎn)印。圖22 (d)所示的0PC后的布圖不對(duì)圖22 (b)所示的設(shè)計(jì)布圖，進(jìn)行預(yù)先估計(jì)角部的倒圓和邊緣的錯(cuò)位的畸變的修正。因此，在圖22 (f)所示的晶片加工中，與圖22 (e) 相比較，稍稍殘留有角部的倒圓和邊緣的錯(cuò)位的畸變。
[0121] 因此，由于如圖22 (b)所示的那樣，對(duì)于導(dǎo)電體層未形成于角部的附近的激活層的布圖，不要求高尺寸精度，故通過(guò)對(duì)這樣的布圖，進(jìn)行低精度的處理，由此，可縮短處理時(shí) 間，降低制造成本。
[0122] 另外，在圖22 (f)中，示出通過(guò)虛線在角部的附近形成導(dǎo)電體層的情況。在這樣的情況，由于角部的倒圓的畸變，激活層和導(dǎo)電體的重合的面積(柵極尺寸）增加，故造成晶體管特性的差異，這樣便知道，不適合進(jìn)行低精度的處理。
[0123] 此外，如這樣制造的1C裝置的特征在于，在導(dǎo)電體層形成于角部的附近的激活層中，CD精度高，在導(dǎo)電體層未形成于角部的附近的激活層(角部從導(dǎo)電體層離開(kāi)規(guī)定距離的激活層）中，CD精度低。
[0124] 還有，由于所要求的CD精度依賴于導(dǎo)電體層的寬度，故即使在以相同的精度進(jìn)行處理的情況下，在具有大的寬度的導(dǎo)電體層中所允許的誤差較大，在具有小的寬度的導(dǎo)電體層中所允許的誤差較小。因此，同樣在按照相同的精度進(jìn)行處理的情況下，也可針對(duì)分別形成于寬度不同的多個(gè)導(dǎo)電體層的附近的多個(gè)激活層，進(jìn)行不同的處理。
[0125] 這樣，在本實(shí)施方式的半導(dǎo)體裝置和其制造方法與半導(dǎo)體制造用掩模，光接近處理方法中，在激活層中的用于晶體管的柵極的區(qū)域，進(jìn)行高精度的處理，在激活層中的不用于晶體管的柵極的區(qū)域，進(jìn)行低精度的處理。因此，與實(shí)施方式1?2相同，實(shí)現(xiàn)可縮短處理時(shí)間，減小制造成本的效果。
[0126] (實(shí)施方式4) 在實(shí)施方式3中，作為可進(jìn)行低精度的處理的布圖，采用圖21和圖22,針對(duì)激活層中的可進(jìn)行低精度的處理的區(qū)域進(jìn)行了說(shuō)明。在實(shí)施方式4中，對(duì)布線層(布線區(qū)域)中的、可進(jìn) 行低精度的處理的區(qū)域進(jìn)行說(shuō)明。
[0127] 由于布線層中的形成有觸點(diǎn)或通路(在下面將它們統(tǒng)稱為孔層(孔區(qū)域)）的區(qū)域用作布線，故要求高尺寸精度。但是，由于在布線層中的未形成孔層的區(qū)域，不用作布線，所要求的尺寸精度低。因此，對(duì)于這樣的區(qū)域，也可進(jìn)行低精度的處理。
[0128] 圖23為表示高精度的處理和低精度的處理的各自處理的、設(shè)計(jì)布圖，0PC后的布圖，以及晶片加工的圖。
[0129] 圖23 (a)表示形成有孔層（粗線部分）的布線層的布圖，而圖23 (b)表示未形成孔層的布線層的布圖。即，由于圖23 (a)所示的布圖要求高尺寸精度，故必須要求高精度的處理，但是，由于圖23 (b)所示的布圖不要求高尺寸精度，故不必要求高精度的處理。因此，采用已有的DRC工具，如圖23 (b)所示的那樣，抽出未形成孔層的布線層的布圖，進(jìn)行低精度的處理，由此，可縮短處理時(shí)間，降低制造成本。
[0130] 圖23 (a)所示的設(shè)計(jì)布圖，在進(jìn)行高精度的處理的情況，修正為圖23 (c)所示的 0PC后的布圖。圖23 (c)所示的0PC后的布圖如圖23 (e)所示的那樣，在晶片上進(jìn)行轉(zhuǎn) 印。圖23 (c)所示的0PC后的布圖，對(duì)圖23 (a)所示的設(shè)計(jì)布圖，進(jìn)行預(yù)先估計(jì)角部的倒圓、線端的后退和邊緣的錯(cuò)位的畸變的修正。因此，在圖23 (e)所示的晶片加工中，角部的倒圓和邊緣的錯(cuò)位的畸變小。
[0131] 另一方面，圖23(b)所示的設(shè)計(jì)布圖在進(jìn)行低精度的處理的情況，修正為圖23(d) 所示的0PC后的布圖。圖23 (d)所示的0PC后的布圖如圖23 (f)所示的那樣，在晶片上進(jìn) 行轉(zhuǎn)印。圖23 (d)所示的0PC后的布圖不對(duì)圖23 (b)所示的設(shè)計(jì)布圖，進(jìn)行預(yù)先估計(jì)角部的倒圓和邊緣的錯(cuò)位的畸變的修正。因此，在圖23 (f)所示的晶片加工中，與圖23 (e) 相比較，稍稍殘留有角部的倒圓和邊緣的錯(cuò)位的畸變。
[0132] 這樣，在本實(shí)施方式的半導(dǎo)體裝置和其制造方法與半導(dǎo)體制造用掩模，光接近處理方法中，在布線層中的用于布線的區(qū)域，進(jìn)行高精度的處理，在布線層中的不用于布線的區(qū)域，進(jìn)行低精度的處理。因此，與實(shí)施方式1?3相同，實(shí)現(xiàn)可縮短處理時(shí)間，減小制造成本的效果。
[0133] 另外，這樣制造的1C裝置的特征在于，在形成孔層的布線層中，⑶精度高，在未形成孔層的布線層中，CD精度低。
[0134] 此外，即使在形成孔層的布線層中，在平時(shí)固定在漏極電位Vdd或接觸電位Vcc這樣的布線層、或未經(jīng)過(guò)孔層而與其它的布線層連接的布線層與其它的布線層相比較，前者所要求的精度低。通過(guò)針對(duì)這樣的布線層，進(jìn)行低精度的處理，可進(jìn)一步縮短處理時(shí)間，減小制造成本。
[0135] 還有，由于⑶精度依賴于導(dǎo)電體層的寬度，故即使在以相同的精度進(jìn)行處理的情況下，在具有大的寬度的布線層中所允許的誤差較大，在具有小的寬度的布線層中所允許的誤差較小。因此，同樣在按照相同的精度進(jìn)行處理的情況，也可針對(duì)寬度不同的多個(gè)布線層，進(jìn)行不同的處理。
[0136] 再有，也可與實(shí)施方式2相同，在布線層中的與孔層重合的區(qū)域和其附近的區(qū)域，進(jìn)行高精度的處理，在布線層中的與和孔層重合的區(qū)域離開(kāi)的區(qū)域，進(jìn)行低精度的處理。這樣制造的1C裝置的特征在于，在布線層中的與孔層重合的區(qū)域和其附近的區(qū)域，CD精度高，在布線層中的與和孔層重合的區(qū)域離開(kāi)的區(qū)域，CD精度低。即，布線層中的與孔層重合的區(qū)域和其附近的區(qū)域，線端的伸出量充分大，變?yōu)槠ヅ錀U的前端那樣的形狀，在布線層中的與和孔層重合的區(qū)域離開(kāi)的區(qū)域，線端的橫向的伸出量小而變?yōu)榧獾男螤睢?br> [0137] (實(shí)施方式5) 在實(shí)施方式4中，作為可進(jìn)行低精度的處理的布圖，采用圖23,對(duì)布線層中的可進(jìn)行低精度的處理的區(qū)域進(jìn)行了說(shuō)明。在實(shí)施方式5中，對(duì)孔層中的、可進(jìn)行低精度的處理的區(qū)域進(jìn)行說(shuō)明。
[0138] 由于孔層中的形成有布線的區(qū)域與其它的層連接，故要求高尺寸精度。但是，由于孔層中的未形成有布線的區(qū)域不與其它的層連接，故所要求的尺寸精度低。因此，對(duì)于這樣的區(qū)域，也可進(jìn)行低精度的處理。
[0139] 圖24為表示高精度的處理和低精度的處理的各自處理的設(shè)計(jì)布圖，0PC后的布圖，以及晶片加工的圖。
[0140] 圖24 (a)表示形成有布線層的孔層(粗線部分）的布圖，而圖24 (b)表示未形成有布線層的孔層的布圖。即，由于圖24 (a)所示的布圖要求高尺寸精度，故必須要求高精度的處理，但是由于圖24 (b)所示的布圖不要求高尺寸精度，故不必高精度的處理。因此，采用已有的DRC工具，如圖24 (b)所示的那樣，抽出未形成布線層的孔層的布圖，進(jìn)行低精度的處理，由此，可縮短處理時(shí)間，降低制造成本。
[0141] 圖24 (a)所示的設(shè)計(jì)布圖在進(jìn)行高精度的處理的情況，修正為圖24 (c)所示的 0PC后的布圖。圖24 (C)所示的0PC后的布圖如圖24 (e)所示的那樣，在晶片上進(jìn)行轉(zhuǎn) 印。圖24 (c)所示的0PC后的布圖對(duì)圖24 (a)所示的設(shè)計(jì)布圖，進(jìn)行預(yù)先估計(jì)邊緣位置的畸變的修正。因此，在圖24 (e)所示的晶片加工中，形成幾乎正圓的形狀，邊緣位置的畸變小。
[0142] 另一方面，圖24(b)所示的設(shè)計(jì)布圖在進(jìn)行低精度的處理的情況，修正為圖24(d) 所示的0PC后的布圖。圖24 (d)所示的0PC后的布圖如圖24 (f)所示的那樣，在晶片上進(jìn)行轉(zhuǎn)印。圖24 (d)所示的0PC后的布圖不對(duì)圖24 (b)所示的設(shè)計(jì)布圖進(jìn)行預(yù)先估計(jì)邊緣位置的畸變的修正。因此，在圖24 (f)所示的晶片加工中，與圖24 (e)相比較，稍稍殘留有邊緣位置的畸變(不是正圓形狀，而接近橢圓形狀)。
[0143] 這樣，在本實(shí)施方式的半導(dǎo)體裝置及其制造方法和半導(dǎo)體制造用掩模，光接近處理方法中，在孔層中的形成有布線層的區(qū)域，進(jìn)行高精度的處理，在孔層中的未形成有布線層的區(qū)域，進(jìn)行低精度的處理。因此，與實(shí)施方式1?4相同，實(shí)現(xiàn)可縮短處理時(shí)間，減小制造成本的效果。
[0144] 另外，這樣制造的1C裝置的特征在于，在形成布線層的孔層中，⑶精度高，在未形成布線層的孔層中，CD精度低。即，在形成有布線層的孔層，布圖形狀的正圓度增加，在未形成有布線層的孔層中，布圖形狀的正圓度降低。
[0145] 此外，即使在形成布線層的孔層中，固定于大致恒定的電位(相互為大致同電位）的孔層的個(gè)數(shù)，在規(guī)定距離內(nèi)具有多個(gè)的情況下，與形成有布線層的其它的孔層相比較，前者所要求的精度低。因此，即使在形成有布線層的孔層中，在位于規(guī)定距離內(nèi)的、固定于大致恒定的電位的孔層的數(shù)量大于規(guī)定的閾值的情況，仍進(jìn)行低精度的處理，由此，可進(jìn)一步縮短處理時(shí)間，減小制造成本。另外，同樣，即使對(duì)于位于這樣的孔層的附近的布線層，由于要求精度較低，故在位于規(guī)定距離內(nèi)的、固定于大致恒定電位的孔層的數(shù)量大于規(guī)定的閾值的情況，通過(guò)降低位于另外確定的規(guī)定距離以內(nèi)的布線層的0PC精度，可縮短處理時(shí)間，并且降低制造成本。比如，圖25(a)所示的布線層，按照固定于大致一定電位的多個(gè)孔層相對(duì)鄰接的孔層，在規(guī)定距離以內(nèi)的方式被設(shè)置，線端的后退、角部倒圓等的畸變?cè)黾樱徊?分的孔層偏位，即使在該情況下，由于可通過(guò)其它的孔層修正，故可進(jìn)行低精度的處理。另一方面，由于圖25 (b)所示的布線層，按照多個(gè)相應(yīng)的孔層離開(kāi)規(guī)定距離以上，并孤立地設(shè) 置于應(yīng)接觸的位置，故必須要求進(jìn)行高精度的處理。
[0146] 還有，由于CD精度依賴于孔層的面積，故即使在以相同的精度進(jìn)行處理的情況下，在具有大的面積的孔中所允許的誤差較大，在具有小的面積的孔層中所允許的誤差較小。因此，在按照相同的精度進(jìn)行處理的情況下，也可針對(duì)面積不同的多個(gè)孔層，進(jìn)行不同的處理。
[0147] 如上述這樣，實(shí)施方式1?5的特征在于，通過(guò)對(duì)進(jìn)行0PC處理的對(duì)象的布圖的層，參照關(guān)聯(lián)的其它的層，由此，抽出可進(jìn)行低精度的0PC處理的布圖。
[0148] (實(shí)施方式6) 在實(shí)施方式1?5中，對(duì)通過(guò)DRC的基本功能，降低處理精度的方法進(jìn)行了說(shuō)明。在實(shí) 施方式6中，對(duì)通過(guò)將具有相互相似的形狀的多種的設(shè)計(jì)圖案統(tǒng)一(合并）為1種0PC后的圖案，降低處理精度的方法進(jìn)行說(shuō)明。
[0149] 圖26為表示本實(shí)施方式的半導(dǎo)體的制造方法的頂視圖。
[0150] 圖26 (a)所示的0PC后的布圖由0PC后的圖案201?204構(gòu)成。0PC后的圖案 201?204分別包括與觸點(diǎn)用焊盤相對(duì)應(yīng)的圖案構(gòu)成的部分211?214。部分211，213, 214 相互具有相同的寬度，但是，部分212具有不同于部分211，213, 214的寬度。另外，在0PC 后的圖案201，203, 204中，分別僅僅是設(shè)置部分211，213, 214的位置稍稍不同。
[0151] 在圖26 (a)中，由于0PC后的圖案201，203, 204具有設(shè)置部分211，213, 214的位置稍稍不同的同一寬度，故認(rèn)為具有相似的形狀和模擬結(jié)果。另一方面，由于0PC后的圖案 202包括具有不同于部分211，213, 214的寬度的部分212,故認(rèn)為具有不同于0PC后的圖案 201，203, 204的形狀和模擬結(jié)果。
[0152] 圖26 (b)所示的0PC后的布圖由0PC后的圖案201a?202a構(gòu)成。S卩，由于通過(guò) 低精度的0PC處理，圖26 (a)所示的0PC后的圖案201，203, 204具有相互相似的形狀，故合并為從0PC后的圖案201獲得的1種的0PC后的圖案201 a后進(jìn)行修正，由于圖26 (a ) 所示的0PC后的圖案202具有不同于0PC后的圖案201，203, 204的形狀，故修正為不同于 0PC后的圖案201a的0PC后的圖案202a。即，在圖26中，0PC后的圖案201等中的除了部分211等以外的區(qū)域用作本發(fā)明的第1部分，部分211等用作本發(fā)明的第2部分。
[0153] 圖27為表示本實(shí)施方式的0PC的處理方法的流程圖。圖27為針對(duì)圖7所示的流程圖，在步驟S3和步驟S7之間，進(jìn)行步驟S3-2?S3-4。
[0154] 在步驟S3-2,針對(duì)通過(guò)步驟S3的設(shè)定處理和修正處理獲得的多種的低精度的0PC 后的圖案的各自的圖案，計(jì)算差分。該差分根據(jù)布圖的形狀，或模擬結(jié)果而算出。
[0155] 接著，進(jìn)行步驟S3-3,將在步驟S3-2計(jì)算的差分與規(guī)定的閾值進(jìn)行比較，由此，判定多種的低精度的0PC后的圖案是否相互相似。
[0156] 然后，在進(jìn)行步驟S3-4,根據(jù)在步驟S3-3判定的結(jié)果，將相似的多種0PC后的圖案合并為1種0PC后的圖案。由此，可將相似的多種的0PC后的圖案合并為1種0PC后的圖案。
[0157] 在上面的描述中，針對(duì)0PC后的圖案201，203,204合并為根據(jù)0PC后的圖案201獲得的0PC后的圖案201a的情況進(jìn)行了說(shuō)明，但是，并不限于根據(jù)0PC后的圖案201獲得的 0PC后的圖案201a，也可合并為根據(jù)0PC后的圖案203或0PC后的圖案204獲得的0PC后的圖案。即，選擇多種0PC后的圖案中的任一種，是任意的，或者，并不限于根據(jù)0PC后的圖案201?204而獲得的圖案，也可采用預(yù)先登記的規(guī)定的圖案。此時(shí)，比如，選擇模擬結(jié)果是希望的圖案(寬度接近目標(biāo)值，裕度（margin)大等)、在后級(jí)的步驟中容易處理的圖案、頂點(diǎn)數(shù)量少的圖案、分割后的圖形數(shù)量變少的圖案，由此，可縮短處理時(shí)間，或降低制造成本。
[0158] 這樣，本實(shí)施方式的半導(dǎo)體裝置及其制造方法和半導(dǎo)體制造用掩模，光接近處理方法中，通過(guò)將相互具有相似的形狀的多種的設(shè)計(jì)圖案合并為1種0PC后的圖案，降低處理精度。因此，不但具有實(shí)施方式1的效果，而且通過(guò)降低0PC后的布圖的變化數(shù)量，可實(shí)現(xiàn) 縮短伴隨0PC后的布圖的登記的處理時(shí)間，降低制造成本的效果。特別是針對(duì)采用單元投影的直接繪圖，合并為可一起進(jìn)行繪圖的形狀的情況，是有效的。
[0159] 另外，這樣制造的1C裝置的特征在于，在具有同一形狀的多個(gè)圖案中⑶精度低。
[0160] 此外，在上面描述中，對(duì)根據(jù)由與觸點(diǎn)用焊盤相對(duì)應(yīng)的圖案構(gòu)成的部分211?214 的寬度，判斷相似性的情況進(jìn)行了說(shuō)明，但是，并不限于部分211?214的寬度，也可采用其它的部分的尺寸。
[0161] (實(shí)施方式7) 在實(shí)施方式6中，對(duì)通過(guò)將具有相互相似的形狀的多種設(shè)計(jì)圖案合并為1種0PC后的圖案，降低處理精度的方法進(jìn)行了說(shuō)明。但是，在實(shí)施方式6中，由于對(duì)具有相互相似的形狀的多種設(shè)計(jì)圖案的全部，進(jìn)行0PC處理之后，進(jìn)行合并，故存在即使掩模繪圖時(shí)間可縮短，伴隨0PC處理的負(fù)荷幾乎不能降低的情況。在實(shí)施方式7中，對(duì)一邊降低伴隨0PC處理的負(fù)荷，一邊降低處理精度的方法進(jìn)行說(shuō)明。
[0162] 圖28為表示本實(shí)施方式的半導(dǎo)體的制造方法的頂視圖。
[0163] 在圖28 (a)所示的設(shè)計(jì)布圖中，設(shè)計(jì)單元301由設(shè)計(jì)單元302?305包圍。艮口，在設(shè)計(jì)單元301的上方設(shè)置設(shè)計(jì)單元302,在設(shè)計(jì)單元302的下方設(shè)置設(shè)計(jì)單元303,在設(shè) 計(jì)單元301的左方設(shè)置設(shè)計(jì)單元304,在設(shè)計(jì)單元301的右方設(shè)置設(shè)計(jì)單元305。設(shè)計(jì)單元 301?305分別包括多個(gè)設(shè)置布圖，構(gòu)成隨機(jī)邏輯電路的通用的規(guī)定電路（AND電路等)。另夕卜，如圖28 (a)所示的那樣，這些設(shè)定單元具有每種單元不依賴于不同的寬度和單元的種類的同一高度。
[0164] 一般，在設(shè)計(jì)布圖的管理用數(shù)據(jù)庫(kù)(庫(kù)）中，登記各設(shè)計(jì)單元所具有的單元名稱（電路名)和各設(shè)計(jì)單元所具有的4個(gè)頂點(diǎn)的坐標(biāo)。因此，通過(guò)參照該庫(kù)，可計(jì)算設(shè)計(jì)單元301? 305中的各自的單元名稱和它們的位置關(guān)系。在下面，對(duì)比如，設(shè)計(jì)單元301僅由虛擬布圖形成或由單元的周圍的邊界部的要求精度低的布圖形成的情況進(jìn)行說(shuō)明。
[0165] 在如圖28 (a)所示的那樣，僅由虛擬布圖形成或由單元的周圍的邊界部的要求精度低的布圖形成的設(shè)計(jì)單元301按照分別由規(guī)定的電路形成的設(shè)計(jì)單元302?305實(shí)現(xiàn)包圍的方式設(shè)置的情況，根據(jù)設(shè)計(jì)單元301?305的種類（電路)，在設(shè)計(jì)單元301的整體或單元或周圍的邊界部，高精度的處理是不需要的。在這樣的情況，對(duì)設(shè)計(jì)單元301整體或單元的周圍的邊界部，進(jìn)行低精度的處理，由此，可縮短處理時(shí)間，降低制造成本。圖28(b)表示下述的情況，其中，還對(duì)設(shè)計(jì)單元301，其整體或僅僅周緣部由進(jìn)行了低精度的處理的0PC 后的單元301a置換，對(duì)包括設(shè)計(jì)單元302?305的其它的設(shè)計(jì)單元，通過(guò)除了與設(shè)計(jì)單元 301之間的邊界部以外，均進(jìn)行高精度的處理，形成包括0PC后的單元301a?305a的0PC 后的單元。
[0166] 此時(shí)，既可對(duì)設(shè)計(jì)單元301，根據(jù)單元的多邊形信息，進(jìn)行圖形運(yùn)算、模擬，計(jì)算 0PC后的布圖，也可照原樣采用與預(yù)先配備的設(shè)計(jì)單元301內(nèi)的布圖相對(duì)應(yīng)的0PC后的布圖。由于不必要求通過(guò)照原樣置換為預(yù)先配備的OPC后的布圖，根據(jù)設(shè)計(jì)單元301內(nèi)的多邊形信息，進(jìn)行圖形運(yùn)算、模擬處理，故可進(jìn)一步縮短處理時(shí)間，降低制造成本。
[0167] 另外，由于設(shè)計(jì)單元301?305按每種單元具有不同的寬度，比如，在設(shè)計(jì)單元301 的寬度大的情況下，在設(shè)計(jì)單元301的上下，除了設(shè)計(jì)單元302?303以外，還可設(shè)置設(shè)計(jì) 單元。在這樣的情況，既可采用設(shè)置于設(shè)計(jì)單元301的上下的全部的設(shè)計(jì)單元的單元名稱和位置，也可僅僅采用主要的設(shè)計(jì)單元的單元名稱和位置。
[0168] 圖29為表示本實(shí)施方式的0PC的處理方法的流程圖。圖29為在步驟S1和步驟 S2之間，進(jìn)行步驟S1-1?S1-2,并且在步驟S2和步驟S4之間，按照與步驟S3并行的方式進(jìn)行步驟S2-1?S2-2。
[0169] 在步驟S1-1，抽出低精度單元參考信息，求出設(shè)計(jì)單元301的信息。在步驟S1-2，采用在步驟S1中登記于庫(kù)中的設(shè)計(jì)布圖，求出設(shè)計(jì)單元301和其周邊的設(shè)計(jì)單元302? 305的信息(單元名稱和頂點(diǎn)的設(shè)計(jì)單元301的相對(duì)坐標(biāo))。
[0170] 接著，進(jìn)行步驟S2,對(duì)應(yīng)于0PC所要求的信息，對(duì)在步驟S1中輸入的設(shè)計(jì)布圖進(jìn)行分類。由此，按照所要求的精度低的低精度圖案和所要求的精度高的高精度圖案進(jìn)行分類。在這里，通過(guò)在步驟S1-1計(jì)算的信息，將夾于設(shè)計(jì)單元302?305之間的設(shè)計(jì)單元301的單元參考信息分類為置換對(duì)象。
[0171] 然后，進(jìn)行步驟S2-1，采用在步驟S1-2計(jì)算的信息，檢索庫(kù)，由此，求出與和預(yù)先登記的設(shè)計(jì)單元301相對(duì)應(yīng)的0PC后的單元301a有關(guān)的信息(包括單元名稱和多邊形信息)。
[0172] 然后，進(jìn)行步驟S2-2,將設(shè)計(jì)單元301置換為在步驟S2-1計(jì)算的0PC后的單元 301a。由此，可在不根據(jù)設(shè)計(jì)單元301內(nèi)的多邊形信息，進(jìn)行圖形運(yùn)算、或模擬處理的情況下，根據(jù)設(shè)計(jì)單元301，計(jì)算0PC后的單元301a。
[0173] 另外，步驟S2-1?S2-2的處理不對(duì)步驟S3的低精度的處理造成影響，但是，對(duì)步驟S4的高精度的處理造成影響。因此，步驟S3按照與步驟S2-1?步驟S2-2并行的方式設(shè)置，但是，步驟S4設(shè)置于步驟S2-2和步驟S3的后級(jí)。
[0174] 這樣，在本實(shí)施方式的半導(dǎo)體裝置及其制造方法和半導(dǎo)體制造用掩模，光接近處理方法中，對(duì)應(yīng)于設(shè)計(jì)單元本身和設(shè)置于設(shè)計(jì)單元的周圍的設(shè)計(jì)單元的種類，進(jìn)行是否可進(jìn)行低精度的處理的分類。另外，在可進(jìn)行低精度的處理的情況，通過(guò)置換為預(yù)先登記的 0PC后的布圖，根據(jù)設(shè)計(jì)單元，計(jì)算0PC后的布圖。因此，由于不進(jìn)行圖形運(yùn)算、模擬處理，故不但具有實(shí)施方式6的效果，而且實(shí)現(xiàn)可減少伴隨0PC處理的負(fù)荷，可更高速地處理的效果。
[0175] 此外，在上面描述中，對(duì)采用設(shè)置于設(shè)計(jì)單元301的上下左右的設(shè)計(jì)單元302? 305的全部的信息，進(jìn)行設(shè)計(jì)單元301的分類的情況進(jìn)行了說(shuō)明，但是，并不限于此，比如，設(shè)計(jì)單元301的上下的單元邊界部分的圖案的要求精度低于左右方的情況，也可不考慮上下方向的單元的配置，而采用僅僅是設(shè)置于左右的設(shè)計(jì)單元304?305的信息，進(jìn)行單元 301的分類。或者，比如，根據(jù)設(shè)計(jì)單元301的單元名稱（電路名稱)，知道在設(shè)計(jì)單元301中僅僅存儲(chǔ)虛擬布圖這樣的情況等的情況下，也可不采用周圍的設(shè)計(jì)單元的信息，而僅僅采用設(shè)計(jì)單元301的單元名稱，分類成低精度圖案。通過(guò)象這樣，進(jìn)行簡(jiǎn)化處理，可將用于分類的處理時(shí)間縮短為比如，40?100分鐘之1。
[0176] 另外，設(shè)計(jì)單元在設(shè)置布圖中，設(shè)置于端部的情況，并不一定限于在周圍設(shè)置4個(gè) (僅僅考慮左右的配置的情況，為2個(gè))的設(shè)計(jì)單元的情況。因此，在設(shè)計(jì)單元設(shè)置于設(shè)計(jì)布圖的端部的情況下，采用周圍的3個(gè)(在僅僅考慮左右的配置的情況下為1個(gè)）設(shè)計(jì)單元的信息，進(jìn)行分類，在設(shè)計(jì)單元設(shè)置于設(shè)計(jì)布圖中的角部的情況下，也可采用周圍的2個(gè)(在僅僅考慮左右的配置的情況下為1個(gè)）設(shè)計(jì)單元的信息，進(jìn)行分類。如上述那樣制造的1C 裝置的特征在于，設(shè)計(jì)布圖中的至少單元邊界部的精度低。
[0177] 比如，圖30 (a)表示在矩形的設(shè)計(jì)單元301 (第1設(shè)計(jì)單元)和與其周圍鄰接的矩形的各設(shè)計(jì)單元(第2設(shè)計(jì)單元）的邊界部，具有低精度區(qū)域310的實(shí)例。邊界部的低精度區(qū)域310為具有比如，半導(dǎo)體制造的接近效果的影響所涉及的距離值，或在其上加上由0PC 處理上的影響所涉及的距離值的寬度的外框狀的區(qū)域。此時(shí)，設(shè)計(jì)單元301如圖30 (b)所示的那樣，在中間部具有高精度區(qū)域（比如，圖13 (b)的柵極布線172)，在周緣部具有低精度區(qū)域310 (比如，圖13 (b)的虛擬柵極布線182)。
[0178] 此外，比如，圖31 (a)表示在設(shè)計(jì)單元301的整體和其周圍的各單元的邊界部，具有低精度區(qū)域310的實(shí)例。此時(shí)，設(shè)計(jì)單元301如圖31 (b)所示的那樣，全部為低精度區(qū) 域（比如，圖13 (b)的虛擬柵極布線182)。
[0179] 另外，在這里，圖32表示如前述那樣，采用左右的單元的信息，進(jìn)行設(shè)計(jì)單元301 的分類的情況的實(shí)例(但是，在該畫(huà)面中，未呈現(xiàn)與修正有關(guān)的相應(yīng)的形狀)。如圖32所示的那樣，在設(shè)計(jì)單元301中，按照橫切激活區(qū)域174的方式形成的柵極布線172,與和激活區(qū) 域174電連接的方式形成的觸點(diǎn)176來(lái)布圖。設(shè)計(jì)單元301的頂緣部340a和底緣部340b 包括精度要求較小的線端(柵極布線172)。因此，其特征在于，即使在圍繞設(shè)計(jì)單元301的邊界部的低精度區(qū)域中，頂緣部340a和底緣部340b (相互對(duì)置的1組的第1邊界部）比除了頂緣部340a和底緣部340b以外的左緣部350a和右緣部350b (相互對(duì)置的1組第2邊界部）具有更低的精度。
[0180] 另外，在根據(jù)左右的單元的信息，無(wú)論上下方向的單元信息的差異，通過(guò)同一 0PC 結(jié)果，置換設(shè)計(jì)單元301的情況，如上所述，線端的精度低，但是，在設(shè)計(jì)單元301的內(nèi)部，在頂緣部340a，底緣部340b中未包括的區(qū)域的精度不降低。
[0181] 在這里，對(duì)預(yù)先制作所置換的0PC結(jié)果的情況進(jìn)行說(shuō)明。如果僅僅采用所置換的單元的左右的單元的單元信息，形成0PC結(jié)果，則由于上下沒(méi)有單元信息，故頂緣部340a和底緣部340b的精度過(guò)度降低，存在異常的形狀的情況。因此，通過(guò)在上下設(shè)置預(yù)先設(shè)定的虛擬的圖形，在頂緣部340a和底緣部340b中，防止因虛擬的圖形的影響而精度過(guò)低的情況。
[0182] 此外，在本實(shí)例中，設(shè)計(jì)單元301包括激活層和導(dǎo)電性層，但是，低精度區(qū)域也可在各層不同。另外，在各層，低精度區(qū)域也可不同的優(yōu)點(diǎn)也在其以外的其它的實(shí)施方式中，是同樣的。
[0183] 還有，在上面描述中，對(duì)各設(shè)計(jì)單元具有不依賴于按每種單元不同的寬度和單元的種類的同一高度的情況進(jìn)行了說(shuō)明，但是，并不限于此，各設(shè)計(jì)單元也包括不依賴于單元的種類的同一寬度和不依賴于單元的種類的同一高度。在通過(guò)象這樣，統(tǒng)一各設(shè)計(jì)單元的高度和寬度，設(shè)計(jì)單元設(shè)置于設(shè)計(jì)布圖的端部的情況，在周圍，設(shè)置3個(gè)(在角部的情況，為 2個(gè))的設(shè)計(jì)單元，在設(shè)計(jì)單元未設(shè)置于設(shè)計(jì)布圖的端部的情況，在周圍，在平時(shí)設(shè)置4個(gè)設(shè) 計(jì)單元。因此，由于可減小設(shè)計(jì)單元之間的位置關(guān)系的變化，故具有能夠簡(jiǎn)化處理，縮短處理時(shí)間的效果。這樣制造的1C裝置的特征在于，呈圍棋盤格狀，設(shè)置設(shè)計(jì)單元。
[0184] 雖然對(duì)本發(fā)明進(jìn)行了具體說(shuō)明，但是，上述的說(shuō)明在全部的方面，是列舉性的，本發(fā)明并不限于此。未列舉的無(wú)數(shù)的變形例解釋為在不脫離本發(fā)明的的情況下，可想到的方案。
【權(quán)利要求】
1. 一種光接近處理方法，用于制造包括邏輯電路的半導(dǎo)體裝置，其特征在于，該方法包括：在上述邏輯電路的設(shè)計(jì)布圖的第1區(qū)域，以規(guī)定精度進(jìn)行第1光接近修正處理的步驟 (a);以及在上述邏輯電路的設(shè)計(jì)布圖的第2區(qū)域，以低于上述規(guī)定精度的精度進(jìn)行第2光接近修正處理的步驟（b)，上述步驟（a)在上述步驟（b)之后進(jìn)行。
2. -種半導(dǎo)體裝置的制造方法，該方法使用了權(quán)利要求1所述的光接近處理方法，其特征在于，該方法包括：使用通過(guò)將從上述步驟（a)和上述步驟（b)獲得的光接近修正后的布圖圖案進(jìn)行繪制而形成的光掩模，在涂敷有光抗蝕劑的半導(dǎo)體襯底上轉(zhuǎn)印上述布圖圖案的步驟；以及根據(jù)轉(zhuǎn)印的上述布圖圖案，對(duì)晶片進(jìn)行加工的步驟。
3. -種半導(dǎo)體裝置的制造方法，該方法使用了權(quán)利要求1所述的光接近處理方法，其特征在于，該方法包括：使用從上述步驟（a)和上述步驟（b)獲得的、設(shè)置于直接繪圖裝置內(nèi)的存儲(chǔ)單元中的光接近修正后的布圖圖案，在涂敷有光抗蝕劑的半導(dǎo)體襯底上直接繪圖的步驟；以及根據(jù)繪制的上述布圖圖案，對(duì)晶片進(jìn)行加工的步驟。
4. 根據(jù)權(quán)利要求2或3所述的半導(dǎo)體裝置的制造方法，其特征在于，在上述步驟（b)，上述第2光接近修正處理，通過(guò)施加一致的偏置來(lái)進(jìn)行。
5. -種半導(dǎo)體裝置的制造方法，該方法使用了權(quán)利要求1所述的光接近處理方法，其特征在于，在上述步驟（b)，上述第2光接近修正處理是通過(guò)以上述規(guī)定精度僅對(duì)邊緣的位置進(jìn) 行處理來(lái)進(jìn)行的。
6. -種半導(dǎo)體裝置的制造方法，該方法使用了權(quán)利要求1所述的光接近處理方法，其特征在于，在上述步驟（b)，上述第2光接近修正處理是通過(guò)以低于上述規(guī)定精度的精度分割邊緣來(lái)進(jìn)行的。
7. -種半導(dǎo)體裝置的制造方法，該方法使用了權(quán)利要求1所述的光接近處理方法，其特征在于，在上述步驟（b)，上述第2光接近修正處理是通過(guò)簡(jiǎn)化規(guī)則庫(kù)光接近修正的規(guī)格來(lái)進(jìn) 行的。
8. -種半導(dǎo)體裝置的制造方法，該方法使用了權(quán)利要求1所述的光接近處理方法，其特征在于，在上述步驟（b)，上述第2光接近修正處理是通過(guò)減緩模型庫(kù)光接近修正的規(guī)格來(lái)進(jìn) 行的。
9. 一種半導(dǎo)體裝置的制造方法，該方法使用了權(quán)利要求1所述的光接近處理方法，其特征在于，在上述步驟（b)，上述第2光接近修正處理是通過(guò)將具有相互相似形狀的多種圖案統(tǒng) 一為一種圖案來(lái)進(jìn)行的。
10. -種半導(dǎo)體裝置的制造方法，該方法使用了權(quán)利要求1所述的光接近處理方法，其特征在于，在上述步驟（b)，上述第2光接近修正處理是通過(guò)將規(guī)定的設(shè)計(jì)布圖置換為預(yù)先登記的光接近修正后的布圖來(lái)進(jìn)行的。
11. 根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置的制造方法，其特征在于，在上述步驟（b)，上述第2光接近修正處理是根據(jù)設(shè)置于上述規(guī)定的設(shè)計(jì)布圖周圍的設(shè)計(jì)布圖的種類來(lái)進(jìn)行的。
12. 根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置的制造方法，其特征在于，上述第2光接近修正處理還在上述規(guī)定的設(shè)計(jì)布圖周圍的邊界部進(jìn)行。
13. -種包括邏輯電路的半導(dǎo)體裝置的制造方法，其特征在于，該方法包括：使用上述邏輯電路的光接近修正后的布圖，以規(guī)定精度進(jìn)行曝光處理，以此在掩模上形成上述邏輯電路的第1布圖的步驟（a); 使用上述邏輯電路的光接近修正后的布圖，以低于上述規(guī)定精度的精度，進(jìn)行曝光處理，以此在掩模上形成上述邏輯電路的第2布圖的步驟（b); 使用由上述步驟（a)和上述步驟（b)獲得的光接近修正后的布圖圖案形成的光掩模，在涂敷有光抗蝕劑的半導(dǎo)體襯底上，轉(zhuǎn)印上述布圖圖案的步驟；以及根據(jù)轉(zhuǎn)印的上述布圖圖案，對(duì)晶片進(jìn)行加工的步驟。
14. 一種包括邏輯電路的半導(dǎo)體裝置的制造方法，其特征在于，該方法包括：使用上述邏輯電路的光接近修正后的布圖，以規(guī)定精度進(jìn)行曝光處理，以此在晶片上形成上述邏輯電路的第1布圖的步驟（a); 使用上述邏輯電路的光接近修正后的布圖，以低于上述規(guī)定精度的精度進(jìn)行曝光處理，以此在晶片上形成上述邏輯電路的第2布圖的步驟（b);以及根據(jù)由上述步驟（a)和步驟（b)獲得的光接近修正后的布圖圖案繪制的上述布圖圖案，對(duì)上述晶片進(jìn)行加工的步驟。
【文檔編號(hào)】G03F1/36GK104090466SQ201410325303
【公開(kāi)日】2014年10月8日申請(qǐng)日期:2006年4月25日優(yōu)先權(quán)日:2005年4月26日
【發(fā)明者】田岡弘展, 小野祐作申請(qǐng)人:瑞薩電子株式會(huì)社

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