專利名稱：顯示驅(qū)動電路、顯示裝置和顯示驅(qū)動方法
技術(shù)領(lǐng)域：
本發(fā)明涉及例如用于驅(qū)動具有有源矩陣型液晶顯示面板的液晶顯示裝置等顯示裝置中的顯示面板的顯示驅(qū)動電路和顯示驅(qū)動方法。
背景技術(shù)：
現(xiàn)有技術(shù)中，在具有保持電容配線的有源矩陣方式的液晶顯示裝置中，在進行極性反轉(zhuǎn)驅(qū)動時，已知存在電源投入時(初始時)的顯示不能均勻的問題。這是因為，供給到保持電容配線的電源電位在剛投入液晶顯示裝置的電源后變得不定。用于消除該電源投入時的顯示不理想狀況的技術(shù)例如公開在專利文獻1中。圖25 是表示專利文獻1的液晶顯示裝置的概略結(jié)構(gòu)的框圖。上述液晶顯示裝置具有在玻璃基板上的第一和第二方向上排列設(shè)置的數(shù)據(jù)信號線Sl Sn和掃描信號線Gl ；在數(shù)據(jù)信號線和掃描信號線的各交點附近形成的像素 TFT(晶體管)1 ；連接到像素TFTl的漏極端子的輔助電容(保持電容)Cl和像素電極2 ；在像素電極2和與像素電極2夾著液晶層相對配置的相對電極3之間形成的液晶電容C2 ；驅(qū)動掃描線(掃描信號線)的掃描線驅(qū)動電路(掃描信號線驅(qū)動電路)4;驅(qū)動數(shù)據(jù)信號線的源極驅(qū)動器(數(shù)據(jù)信號線驅(qū)動電路)5;在掃描線方向(第二方向)上并列的輔助電容Cl 的一端共通地連接的輔助電容電源線(保持電容配線)CSl CSn;和對輔助電容電源線 CSl CSn的電位進行設(shè)定的輔助電容電源選擇電路(保持電容配線驅(qū)動電路)6。圖沈是表示輔助電容電源選擇電路6的詳細結(jié)構(gòu)的電路圖。如該圖所示，輔助電容電源選擇電路6具有選擇是否向輔助電容電源線CSl CSn供給第一基準電位VcsH的 PMOS晶體管9 ；和選擇是否向輔助電容電源線CSl CSn供給第二基準電位VcsL ( < VcsH) 的NMOS晶體管8，這些晶體管8、9的接通(ON) /切斷(OFF)，由掃描線驅(qū)動電路4內(nèi)的AND 門10控制。AND門10計算用于控制電源投入時的輔助電容電源線CSl CSn的電位的電源投入時電源控制信號si與用于控制極性反轉(zhuǎn)驅(qū)動時的輔助電容電源線CSl CSn的電位的極性反轉(zhuǎn)時電源控制信號s2的邏輯積，基于其結(jié)果切換晶體管8、9的接通·切斷。在該結(jié)構(gòu)中，從電源投入時起的規(guī)定期間內(nèi)，通過使電源投入時電源控制信號Sl 為低電平(OV)，掃描線驅(qū)動電路4內(nèi)的AND門10(參照圖26)的輸出為低電平，PMOS晶體管9接通，在輔助電容電源線CSl CSn供給第一基準電位VcsH。第一基準電位VcsH由于比第二基準電位VcsL高，所以在從電源投入時起的規(guī)定期間內(nèi)，所有輔助電容電源線保持電容配線CSl CSn的電位高。如果輔助電容電源線CSl CSn的電位高，則像素電極2 的電位也相對高，液晶電容C2的兩端電位(相對電極3的電位與像素電極2的電位之差) 小。由此，例如在常白(Normal White)(沒有施加信號時進行白顯示)的液晶顯示裝置的情況下，即使電源投入時也進行接近白顯示的顯示，不會視認到亮線。之后，在經(jīng)過規(guī)定時間后，圖沈的輔助電容電源選擇電路6使電源投入時電源控制信號si為高電平。由此，根據(jù)極性反轉(zhuǎn)時電源控制信號s2的邏輯，AND門10的邏輯發(fā)生變化，與之相應(yīng)地，NMOS晶體
4管8和PMOS晶體管9的接通 切斷與極性反轉(zhuǎn)驅(qū)動的周期相吻合地變化。由此，輔助電容電源線CSl CSn的電位與極性反轉(zhuǎn)驅(qū)動的周期相吻合，成為第一基準電位VcsH或者第二基準電位VcsL。像這樣，在上述結(jié)構(gòu)中，在從電源投入時起的一定期間內(nèi)，由于所有的輔助電容電源線保持電容配線CSl CSn被設(shè)定為相同的電源電位(第一基準電位)，所以不會引起輔助電容電源線保持電容配線CSl CSn的電位電平的偏離。由此，能夠消除電源投入時的顯示不理想狀況。先行技術(shù)文獻專利文獻專利文獻1 日本公開專利公報“特開2005-49849號公報(2005年2月M日公開)”

發(fā)明內(nèi)容
發(fā)明要解決的課題但是，在上述液晶顯示裝置中，由于需要用于在電源投入后向輔助電容電源線供給規(guī)定電位的信號線和控制電路，所以驅(qū)動電路的電路面積增大。因此，特別是難以應(yīng)用于窄邊框的液晶顯示面板。本發(fā)明是鑒于上述的問題點而完成的，其目的在于提供一種能夠不增大電路面積地，實現(xiàn)提高電源投入時的顯示品質(zhì)的顯示驅(qū)動電路和顯示驅(qū)動方法。用于解決課題的方法本發(fā)明的顯示驅(qū)動電路的特征在于其驅(qū)動設(shè)置有與像素所含的像素電極形成電容的保持電容配線的顯示面板，該顯示驅(qū)動電路具有包含與多條掃描信號線的各條對應(yīng)設(shè)置的多級的移位寄存器，與上述移位寄存器的各級對應(yīng)地各設(shè)置一個保持電路，并在各保持電路輸入保持對象信號，當在上述移位寄存器的一級中生成的控制信號變?yōu)橛行r，與該級對應(yīng)的保持電路獲取上述保持對象信號并將其保持，將一個保持電路的輸出作為保持電容配線信號，供給到一條保持電容配線，在上述移位寄存器的各級中生成的控制信號，在顯示視頻的最初的垂直掃描期間之前成為有效。根據(jù)上述結(jié)構(gòu)，如果在寄存器的各級中生成的控制信號(內(nèi)部信號或者輸出信號)在顯示視頻的最初垂直掃描期間(第1幀)之前(初始時)成為有效，則將保持對象信號(極性信號CMI)保持在對應(yīng)級的保持電路(閂鎖電路或者存儲器電路)中。因此，例如在初始時，在將保持對象信號設(shè)定為一定電位(高電平或者低電平)的情況下，從保持電路輸出一定電位的信號，供給到保持電容配線。由此，由于能夠?qū)㈦娫赐度牒笄业?幀開始前的保持電容配線的信號電位固定，所以能夠消除上述的由不定狀態(tài)引起的初始時的顯示不理想狀況。另外，根據(jù)上述結(jié)構(gòu)，由于不需要設(shè)置用于固定保持電容配線的信號電位的控制電路(現(xiàn)有的保持電容電源選擇電路)等，所以能夠減小驅(qū)動電路的面積。由此，通過使用上述顯示驅(qū)動電路，能夠?qū)崿F(xiàn)液晶顯示面板的窄邊框化。本發(fā)明的顯示驅(qū)動方法的特征在于驅(qū)動顯示面板，該顯示面板具有包含與多條掃描信號線的各條對應(yīng)設(shè)置的多級的移位寄存器且設(shè)置有與像素所含的像素電極形成電容的保持電容配線，在與上述移位寄存器的各級對應(yīng)設(shè)置的保持電路輸入保持對象信號， 當在本級移位寄存器中生成的控制信號變?yōu)橛行r，與本級對應(yīng)的保持電路獲取上述保持對象信號并將其保持，將一個保持電路的輸出作為保持電容配線信號，供給到一條保持電容配線，使在上述移位寄存器的各級中生成的控制信號在顯示視頻的最初的垂直掃描期間之前成為有效。在上述方法中，與涉及上述顯示驅(qū)動電路所敘述的效果相同，起到能夠不增大電路面積地，實現(xiàn)提高電源投入時的顯示品質(zhì)的效果。發(fā)明的效果本發(fā)明的顯示驅(qū)動電路和顯示驅(qū)動方法如上所述，是輸入到保持電路中的在移位寄存器的各級中生成的控制信號在顯示視頻的最初的垂直掃描期間之前成為有效的結(jié)構(gòu)。 由此，由于能夠?qū)⒈３蛛娙菖渚€的信號電位固定，所以發(fā)揮能夠不增大電路面積地，實現(xiàn)提高電源投入時的顯示品質(zhì)的效果。


圖1是表示本發(fā)明的一個實施形態(tài)的液晶顯示裝置的結(jié)構(gòu)的框圖。圖2是表示圖1的液晶顯示裝置的各像素的電結(jié)構(gòu)的等效電路圖。圖3是表示實施例1中的液晶顯示裝置的各種信號的波形的時序圖(timing chart)ο圖4是表示實施例1中的柵極線驅(qū)動電路和CS總線驅(qū)動電路的結(jié)構(gòu)的框圖。圖5是表示實施例1中的移位寄存器電路的結(jié)構(gòu)的圖。圖6是表示在圖5表示的移位寄存器電路中輸入輸出的各種信號的波形的時序圖。圖7表示實施例1中的邏輯電路(閂鎖(latch)電路)的結(jié)構(gòu)。圖8是圖7所示的閂鎖電路的電路圖。圖9是表示在圖7所示的閂鎖電路中輸入輸出的各種信號的波形的時序圖。圖10是用于說明圖7所示的閂鎖電路的動作的時序圖。圖11是表示實施例2中的液晶顯示裝置的各種信號的波形的時序圖。圖12是表示實施例2中的柵極線驅(qū)動電路和CS總線驅(qū)動電路的結(jié)構(gòu)的框圖。圖13表示實施例2中的邏輯電路(閂鎖電路)的結(jié)構(gòu)。
圖14是圖13表示的閂鎖電路的電路圖。圖15是表示在圖13所示的閂鎖電路中輸入輸出的各種信號的波形的時序圖。圖16是表示實施例3中的液晶顯示裝置的各種信號的波形的時序圖。圖17是表示實施例3中的柵極線驅(qū)動電路和CS總線驅(qū)動電路的結(jié)構(gòu)的框圖。圖18表示實施例3中的邏輯電路(閂鎖電路)的結(jié)構(gòu)。圖19是圖18表示的閂鎖電路的電路圖。圖20是表示在圖18所示的閂鎖電路中輸入輸出的各種信號的波形的時序圖。圖21是表示實施例4中的柵極線驅(qū)動電路和CS總線驅(qū)動電路的結(jié)構(gòu)的框圖。圖22是表示在圖21所示的閂鎖電路中輸入輸出的各種信號的波形的時序圖。圖23是表示實施例5中的柵極線驅(qū)動電路和CS總線驅(qū)動電路的結(jié)構(gòu)的框圖。
圖M是表示在圖23所示的閂鎖電路中輸入輸出的各種信號的波形的時序圖。圖25是表示現(xiàn)有的液晶顯示裝置的結(jié)構(gòu)的框圖。圖沈是表示圖25所示的液晶顯示裝置中的輔助電容電源選擇電路的結(jié)構(gòu)的電路圖。
具體實施例方式根據(jù)

本發(fā)明的一個實施形態(tài)如下。首先，根據(jù)圖1和圖2，說明相當于本發(fā)明的顯示裝置的液晶顯示裝置1的結(jié)構(gòu)。 另外，圖1是表示液晶顯示裝置1的整體結(jié)構(gòu)的框圖，圖2是表示液晶顯示裝置1的像素的電結(jié)構(gòu)的等效電路圖。液晶顯示裝置1具有分別相當于本發(fā)明的顯示面板、數(shù)據(jù)信號線驅(qū)動電路、掃描信號線驅(qū)動電路、保持電容配線驅(qū)動電路和控制電路的有源矩陣型的液晶顯示面板10、源極總線驅(qū)動電路20、柵極線驅(qū)動電路30、CS總線驅(qū)動電路40和控制電路50。液晶顯示面板10將液晶夾在未圖示的有源矩陣基板與相對基板之間，具有行列狀排列的多個像素P。而且，液晶顯示面板10在有源矩陣基板上具有分別相當于本發(fā)明的數(shù)據(jù)信號線、 掃描信號線、開關(guān)元件、像素電極和保持電容配線的源極總線11、柵極線12、薄膜晶體管 (Thin Film Transistor ；以下稱為“TFT”)13、像素電極14和CS總線15，在相對基板上具有相對電極19。另外，TFT13僅在圖2中圖示，在圖1中省略。源極總線11以在列方向(縱向)上相互平行的方式在各列逐條形成，柵極線12 以在行方向(橫向)上相互平行的方式在各行逐條形成。TFT13和像素電極14分別與源極總線11和柵極線12的各交點對應(yīng)地形成，TFT13的源極電極s連接到源極總線11，柵極電極g連接到柵極線12，漏極電極d連接到像素電極14。另外，在像素電極14與相對電極 19之間間隔液晶形成液晶電容17。由此，根據(jù)供給到柵極線12的柵極信號(掃描信號)，TFT13的柵極接通，當來自源極總線11的源極信號(數(shù)據(jù)信號)寫入到像素電極14時，在像素電極14給予與上述源極信號對應(yīng)的電位。其結(jié)果是，通過對介于像素電極14與相對電極19之間的液晶施加與上述源極信號對應(yīng)的電位，能夠?qū)崿F(xiàn)與上述源極信號對應(yīng)的灰度顯示。CS總線15以在行方向(橫向)上相互平行的方式在各行逐條形成，配置成與柵極線12構(gòu)成1對。該各CS總線15通過在與分別配置在各行中的像素電極14之間形成保持電容16 (也稱為“輔助電容”)，與像素電極14電容耦合。另外，在TFT13，由于其構(gòu)造上在柵極電極g與漏極電極d之間形成有導(dǎo)入電容 (引達容量)18，所以像素電極14的電位受到柵極線12的電位變化產(chǎn)生的影響(引入)。 但是，在這里為了說明簡單，不考慮上述影響。如上所述構(gòu)成的液晶顯示面板10，由源極總線驅(qū)動電路20、柵極線驅(qū)動電路30和 CS總線驅(qū)動電路40驅(qū)動。另外，控制電路50向源極總線驅(qū)動電路20、柵極線驅(qū)動電路30 和CS總線驅(qū)動電路40供給驅(qū)動液晶顯示面板10所需要的各種信號。在本實施形態(tài)中，在周期性反復(fù)的垂直掃描期間中的有效期間(有效掃描期間) 中，順序分配各行的水平掃描期間，順序掃描各行。為此，柵極線驅(qū)動電路30，將用于接通TFT13的柵極信號與各行的水平掃描期間同步，對該行的柵極線12順序輸出。關(guān)于該柵極線驅(qū)動電路30的詳細情況在后面敘述。源極總線驅(qū)動電路20對各源極總線11輸出源極信號。該源極信號是將從液晶顯示裝置1的外部經(jīng)由控制電路50供給到源極總線驅(qū)動電路20的視頻信號在源極總線驅(qū)動電路20中分配到各列，實施了升壓等的信號。另外，源極總線驅(qū)動電路20例如為了進行線反轉(zhuǎn)驅(qū)動，使輸出的源極信號的極性對于同一行的所有像素極性相同，且在相鄰的每n(n是自然數(shù))行相反。例如，如圖3所示， 在第1行的水平掃描期間和第2行的水平掃描期間中，源極信號S的極性反轉(zhuǎn)(1線(line) (IH)反轉(zhuǎn)驅(qū)動)。另外，本實施形態(tài)中的源極總線驅(qū)動電路20不限于線(line)反轉(zhuǎn)驅(qū)動， 也可以是幀(frame)反轉(zhuǎn)驅(qū)動。CS總線驅(qū)動電路40對各CS總線15輸出相當于本發(fā)明的保持電容配線信號的CS 信號。該CS信號是電位在二值(電位的高低)之間切換(上升或下降)的信號。關(guān)于該 CS總線驅(qū)動電路40的詳細情況的后面敘述?？刂齐娐?0通過控制上述的柵極線驅(qū)動電路30、源極總線驅(qū)動電路20、CS總線驅(qū)動電路40，從這些各電路輸出圖3所示的信號。另外，圖1中，柵極線驅(qū)動電路30和CS 總線驅(qū)動電路40形成在液晶顯示面板10的一端側(cè)，但不限于這種情況，也可以分別形成在相互不同的一側(cè)。關(guān)于該結(jié)構(gòu)例的詳細情況在后面敘述(實施例2)。在本實施形態(tài)中應(yīng)該關(guān)注的是，在由上述各部件構(gòu)成的液晶顯示裝置1中，特別是柵極線驅(qū)動電路30和CS總線驅(qū)動電路40的特征。以下，說明柵極線驅(qū)動電路30和CS 總線驅(qū)動電路40的詳細情況。另外，以下，說明進行CC(Charge Coupling 電荷耦合)驅(qū)動的液晶顯示裝置，但本實施形態(tài)的液晶顯示裝置不限于CC驅(qū)動。(實施例1)圖3是表示實施例1的液晶顯示裝置1中的各種信號的波形的時序圖。在本實施例1中，以進行1線(IH)反轉(zhuǎn)驅(qū)動的情況為例進行說明。圖3中，GSP是規(guī)定垂直掃描的時刻(timing)的柵極起動脈沖(gate start pulse), GCKl(CK)和GCK2 (CKB)是從控制電路輸出的規(guī)定移位寄存器的動作時刻的柵極時鐘。從GSP的下降沿到下一個下降沿的期間相當于一個垂直掃描期間(IV期間)。從GCKl的上升沿到GCK2的上升沿的期間和從GCK2 的上升沿到GCKl的上升沿的期間，成為一個水平掃描期間(1H期間)。另外，CMI(初始置位(set)信號)是在每個水平掃描期間極性反轉(zhuǎn)的極性信號。另外，圖3中順序圖示從源極總線驅(qū)動電路20供給到某條源極總線11 (設(shè)置在第 χ列的源極總線11)源極信號S(視頻信號)、從柵極線驅(qū)動電路30和CS總線驅(qū)動電路40 分別供給到設(shè)置在第1行的柵極線12和CS總線15的柵極信號Gl和CS信號CSl (CSOUTl)、 設(shè)置在第1行第χ列的像素電極14的電位波形Vpixl。另外，順序圖示分別供給到設(shè)置在第2行的柵極線12和CS總線15的柵極信號G2和CS信號CS2 (CS0UT2)、設(shè)置在第2行第 χ列的像素電極14的電位波形Vpix2。進而，順序圖示分別供給到設(shè)置在第3行的柵極線 12和CS總線15的柵極信號G3和CS信號CS3 (CS0UT3)、設(shè)置在第3行第χ列的像素電極 14的電位波形Vpix3。另外，電位Vpixl、Vpix2、Vpix3中的虛線表示相對電極19的電位。以下，將顯示視頻的最初的幀作為第1幀，將其以前作為初始狀態(tài)(初始時)。在本實施例1中，如圖3所示，在電源投入后的初始狀態(tài)(從電源投入后經(jīng)過規(guī)定期間到顯示視頻的最初幀(第1幀)開始的期間)中，CS信號CS1、CS2、CS3被固定為任一個電位(在圖3中是低電平)。在第1幀中，第1行的CS信號CSl和第3行的CS信號CS3分別與對應(yīng)的柵極信號G1、G3的上升沿同步地從低電平切換為高電平，在柵極信號G1、G3的下降沿的時刻，變?yōu)楦唠娖?。因此，在各行中，對?yīng)的柵極信號下降的時刻的CS信號的電位，與相鄰行中的CS信號的電位彼此不同。例如，在CS信號CSl中，在對應(yīng)的柵極信號線Gl下降的時刻是高電平，在CS信號CS2中，在對應(yīng)的柵極信號線G2下降的時刻是低電平，在CS信號 CS3中，在對應(yīng)的柵極信號線G3下降的時刻是高電平。這里，源極信號S成為具有與視頻信號所示的灰度相應(yīng)的振幅，且在每IH期間極性反轉(zhuǎn)的信號。另外，在圖3中，由于假設(shè)顯示一樣的視頻，所以源極信號S的振幅是一定的。另一方面，柵極信號G1、G2、G3在各幀的有效期間(有效掃描期間)中的各個第1、第 2和第3個IH期間成為柵極接通電位，在其它的期間成為柵極切斷電位。而且，CS信號CS1、CS2、CS3采用在對應(yīng)的柵極信號G1、G2、G3的下降沿之后反轉(zhuǎn)， 且其反轉(zhuǎn)方向在相鄰的行中成為彼此相反的關(guān)系的波形。具體地講，在奇數(shù)幀(第1幀、第 3幀、……)中，CS信號CS1、CS3在對應(yīng)的柵極信號G1、G3下降了后下降，CS信號CS2在對應(yīng)的柵極信號G2下降了后上升。另外，在偶數(shù)幀(第2幀、第4幀、……)中，CS信號 CSU CS3在對應(yīng)的柵極信號Gl、G3下降了后上升，CS信號CS2在對應(yīng)的柵極信號G2下降了后下降。另外，奇數(shù)幀和偶數(shù)幀中的CS信號CS1、CS2、CS3的上升和下降的關(guān)系也可以與上述關(guān)系相反。圖3中，在第1幀中，柵極信號下降的時刻的CS信號的電位由于在相鄰的行中相互不同，所以第1幀中的CS信號CS1、CS2、CS3成為與通常的奇數(shù)幀(例如第3幀)相同的波形。因此，像素電極14的電位Vpixl、VpiX2、VpiX3的任一個都根據(jù)CS信號CS1、CS2、 CS3合理移動(shift)，所以如果輸入同一灰度的源極信號S，則相對電極電位與移動后的像素電極14的電位的電位差在正極性和負極性中相同。即，關(guān)于在同一像素列的第奇數(shù)個像素中寫入負極性的源極信號一起在第偶數(shù)個像素中寫入正極性的源極信號的第1幀，與第奇數(shù)個像素對應(yīng)的CS信號的電位在向上述第奇數(shù)個像素的寫入過程中極性不反轉(zhuǎn)，在寫入后，極性向負方向反轉(zhuǎn)，且直到下一次寫入為止不進行極性反轉(zhuǎn)，與第偶數(shù)個像素對應(yīng)的CS信號的電位在向上述第偶數(shù)個像素的寫入過程中極性不反轉(zhuǎn)，在寫入后極性向正方向反轉(zhuǎn)，直到下次寫入為止極性不反轉(zhuǎn)。根據(jù)上述驅(qū)動，由于能夠?qū)⒊跏紶顟B(tài)中的CS信號的電位固定為一方(低電平或者高電平)，所以能夠消除初始時的顯示不理想狀況。另外，在第1幀以后能夠合理移動像素電極的電位。在這里，說明用于實現(xiàn)上述控制的柵極線驅(qū)動電路30和CS總線驅(qū)動電路40的具體結(jié)構(gòu)。圖4表示柵極線驅(qū)動電路30和CS總線驅(qū)動電路40的結(jié)構(gòu)。以下為了說明方便， 將第η行的接著的掃描方向(圖4中的箭頭方向)的行(線)(下一行)表示為第(η+1) 行，將與其相反方向的第η行的緊前面的行(前一行)表示為第(η-1)行。如圖4所示，柵極線驅(qū)動電路30與各行對應(yīng)地具有多個移位寄存器電路SR，CS總線驅(qū)動電路40與各行對應(yīng)地具有多個保持電路(閂鎖電路、存儲器電路)CSL。這里，為了說明方便，舉出與第(n-1)行、第η行、第(η+1)行對應(yīng)的移位寄存器電路Sfoi-I、SfouSfoi+1 和閂鎖電路CSLn-I、CSLn、CSLn+1的例子。在第(n-1)行的移位寄存器電路Sfoi-I中，在時鐘端子CK輸入從控制電路50 (參照圖1)輸出的柵極時鐘信號GCK1，在輸入端子SB，作為移位寄存器電路Sfoi-I的置位信號，輸入前一行(第(n-幻行)的移位寄存器輸出SRBOn-2。輸出端子OUTB連接到下一行 (第η行)的移位寄存器電路Sfoi的輸入端子SB，由此，從輸出端子OUTB輸出的移位寄存器輸出SRBOn-I被輸入到移位寄存器電路Sfoi。輸出端子M連接到本行(第(n_l)行)的閂鎖電路CSLn-I的時鐘端子CK，由此，將移位寄存器電路Sfoi-I內(nèi)部的信號CSfoi-I (內(nèi)部信號Mn-1)(控制信號)輸入到閂鎖電路CSLn-I。另外，將前一行(第(n-2)行)的移位寄存器輸出SRBOn-2，輸入到移位寄存器電路Sfoi-Ι，并經(jīng)由緩沖器，作為柵極信號&1-1 (SR0n-2 SRB0n-2的反轉(zhuǎn)信號)輸出到本行 (第(n-1)行)的柵極線12。另外，在移位寄存器電路Sfoi-I輸入電源(VDD)。對第(n-1)行的閂鎖電路CSLn-I輸入從控制電路50(參照圖1)輸出的極性信號 CMI和移位寄存器電路Sfoi-I的內(nèi)部信號Mn-I (信號CSfoi-I)。閂鎖電路CSLn-I的輸出端子OUT連接到本行(第(n-1)行)的CS總線15，由此，將從輸出端子OUT輸出的CS信號 CSOUTn-I輸入到本行的CS總線15。在第η行的移位寄存器電路Sfoi中，在時鐘端子CK輸入從控制電路50(參照圖1) 輸出的柵極時鐘GCK2，在輸入端子SB，作為移位寄存器電路Sfoi的置位信號，輸入前一行 (第(n-1)行)的移位寄存器輸出SRBOn-Ι。輸出端子OUTB連接到下一行(第(η+1)行) 的移位寄存器電路Sfoi+Ι的輸入端子SB，由此，將從輸出端子OUTB輸出的移位寄存器輸出 SRBOn輸入到移位寄存器電路Sfoi+Ι。輸出端子M連接到本行(第η行)的閂鎖電路CSLn 的時鐘端子CK，由此，將在移位寄存器電路中生成的內(nèi)部信號Mn(信號CSfoi)輸入到閂鎖電路 CSLn0另外，將前一行(第(n-1))行)的移位寄存器輸出SRBOn-Ι，輸入到移位寄存器電路Sfoi，并經(jīng)由緩沖器，作為柵極信號(in (SROn-1 =SRBOn-I的反轉(zhuǎn)信號)輸出到本行(第η 行)的柵極線12。另外，在移位寄存器電路Sfoi輸入電源(VDD)。對第η行的閂鎖電路CSLn輸入從控制電路50 (參照圖1)輸出的極性信號CMI和在移位寄存器電路Sfoi中生成的內(nèi)部信號Mn(信號CSfoi)。閂鎖電路CSLn的輸出端子OUT 連接到本行(第η行)CS總線15，由此，將從輸出端子OUT輸出的CS信號CSOUTn輸入到本行的CS總線15。在第(η+1)行的移位寄存器電路Sfoi+1中，在時鐘端子CK輸入從控制電路50 (參照圖1)輸出的柵極時鐘GCK1，在輸入端子SB，作為移位寄存器電路Sfoi+Ι的置位信號，輸入前一行(第η行)的移位寄存器輸出SRBOn。輸出端子OUTB連接到下一行(第(n+幻行) 的移位寄存器電路Sfoi+2的輸入端子SB，由此，將從輸出端子OUTB輸出的移位寄存器輸出 SRBOn+Ι輸入到移位寄存器電路Sfoi+2。輸出端子M連接到本行(第(η+1)行)的閂鎖電路CSLn+Ι的時鐘端子CK，由此，將在移位寄存器電路Sfoi+Ι中生成的內(nèi)部信號Mn+1 (信號 CSRn+1)輸入到閂鎖電路CSLn+1。另外，將前一行(第η行)的移位寄存器輸出SRBOn輸入到移位寄存器電路Sfoi+1， 并經(jīng)由緩沖器，作為柵極信號&i+l (SROn =SRBOn的反轉(zhuǎn)信號)輸出到本行(第(η+1)行)
10的柵極線12。另外，在移位寄存器電路Sfoi+Ι輸入電源(VDD)。對第(η+l)行的閂鎖電路CSLn+1輸入從控制電路50(參照圖1)輸出的極性信號 CMI和在移位寄存器電路Sfoi+Ι中生成的內(nèi)部信號Mn+1 (信號CSfoi+Ι)。閂鎖電路CSLn+1 的輸出端子OUT連接到本行(第(η+l)行)CS總線15，由此，將從輸出端子OUT輸出的CS 信號CSOUTn+Ι輸入到本行的CS總線15。接著，說明移位寄存器電路SR的動作。圖5表示第(n-1)行、第η行和第(η+l) 的移位寄存器電路Sfoi-l、Sfoi、Sfoi+l的詳細結(jié)構(gòu)。另外，各行的移位寄存器電路SR是與其相同的結(jié)構(gòu)。以下，以第η行移位寄存器電路Sfoi為中心進行說明。移位寄存器電路Sfoi如圖5所示，具有RS型的觸發(fā)器電路RS-FF、NAND電路和開關(guān)電路SW1、SW2。在觸發(fā)器電路RS-FF的輸入端子SB，如上所述，作為置位信號，輸入前一行(第(n-1)行)的移位寄存器輸出SRBOn-I (OUTB)。NAND電路的一個輸入端子連接到觸發(fā)器電路RS-FF的輸出端子QB，另一個輸入端子連接到移位寄存器電路Sfoi的輸出端子 OUTB。NAND電路的輸出端子M連接到模擬開關(guān)電路SW1、SW2的控制電極，并連接到本行 (第η行)的閂鎖電路CSLn的時鐘端子CK(參照圖4)。在模擬開關(guān)電路SW1、SW2，輸入從 NAND電路輸出的對模擬開關(guān)電路SW1、SW2各自的接通/切斷進行控制的內(nèi)部信號Mn(信號CSfoi)。在模擬開關(guān)電路SWl的一個導(dǎo)通電極輸入柵極時鐘CKB (GCK2)，另一個導(dǎo)通電極連接到模擬開關(guān)電路SW2的一個導(dǎo)通電極，在模擬開關(guān)電路SW2的另一個導(dǎo)通電極輸入電源(VDD)。開關(guān)電路SW1、SW2的連接點η連接到移位寄存器Sfoi的輸出端子0UTB，并連接到NAND電路的一個輸入端子和本行(第η行)的觸發(fā)器電路RS-FF的輸入端子RB。移位寄存器電路Sfoi的輸出端子OUTB連接到下一行(第(η+l)行)的輸入端子SB，由此，將本行(第η行)的移位寄存器輸出SRBOn(OUTB)作為下一行(第(η+l)行)的移位寄存器電路Sfoi+Ι的置位信號輸入。在上述的結(jié)構(gòu)中，移位寄存器電路Sfoi的輸出OUTB作為復(fù)位信號，輸入到觸發(fā)器電路RS-FF的輸入端子RB，所以移位寄存器電路Sfoi起到自復(fù)位型的觸發(fā)器的作用。以下使用圖6說明該移位寄存器電路Sfoi的具體動作。首先，當輸入到移位寄存器電路Sfoi的置位信號SB(SRBOn-I)從高電平變?yōu)榈碗娖?有效)時，觸發(fā)器電路RS-FF的輸出QB從高電平變?yōu)榈碗娖?，作為NAND電路的輸出的內(nèi)部信號Mn從低電平變?yōu)楦唠娖?tl)。當內(nèi)部信號Mn變?yōu)楦唠娖綍r，模擬開關(guān)電路SWl 接通，時鐘CKB被輸出到OUTB。由此，輸出信號OUTB變?yōu)楦唠娖?。在低電平的輸出QB和高電平的輸出OUTB輸入到NAND電路的期間(tl t2)中，從NAND電路輸出高電平的內(nèi)部信號Mn，輸出信號OUTB變?yōu)楦唠娖?。當置位信號SB變?yōu)楦唠娖?t2)時，在該時刻，由于時鐘信號CKB依然是高電平，所以觸發(fā)器電路RS-FF沒有被復(fù)位，輸出QB維持低電平，內(nèi)部信號 Mn和輸出信號OUTB維持高電平(t2 t3)。接著，當時鐘CKB變?yōu)榈碗娖綍r(t3)，輸出信號OUTB變?yōu)榈碗娖剑⑶矣|發(fā)器電路 RS-FF被復(fù)位，輸出信號QB從低電平變?yōu)楦唠娖?。在NAND電路中，由于輸入高電平的輸出信號QB和低電平的輸出信號0UTB，所以內(nèi)部信號Mn維持高電平，輸出信號OUTB維持低電平(t3 t4)。當時鐘CKB從低電平變?yōu)楦唠娖?t4)時，輸出信號OUTB變?yōu)楦唠娖?，由于輸入高電平的輸出信號QB和高電平的輸出信號OUTB到NAND電路，所以內(nèi)部信號Mn從高電平切換為低電平。
通過這樣生成的輸出OUTB開始下一行(第(n+1)行)的移位寄存器電路Sfoi+1 的動作，并進行本行(第η行)的移位寄存器電路Sfoi的復(fù)位動作。這里，在移位寄存器電路Sfoi的內(nèi)部生成的內(nèi)部信號Mn，在從置位信號SB成為有效狀態(tài)到復(fù)位信號RB(CKB)成為有效狀態(tài)的期間，成為有效狀態(tài)。而且，該內(nèi)部信號Mn輸入到本行(η行)的閂鎖電路CSLn的時鐘端子CK(圖4的信號CSfoi)。接著，說明閂鎖電路CSL的動作。圖7表示第η行的閂鎖電路CSLn的詳細情況。 另外，各行的閂鎖電路CSL是與其相同的結(jié)構(gòu)。以下，將各行的閂鎖電路CSL稱為閂鎖電路 CSLn進行說明。在閂鎖電路CSLn的時鐘端子CK(參照圖4)，如上所述，將移位寄存器電路Sfoi的內(nèi)部信號Mn(信號CSfoi)輸入。在輸入端子D，將從控制電路50 (參照圖1)輸出的極性信號CMI輸入。由此，在閂鎖電路CSLn中，根據(jù)內(nèi)部信號Mn的電位電平的變化(低電平一高電平或者高電平一低電平)，將極性信號CMI的輸入狀態(tài)(低電平或者高電平)作為表示電位電平的變化的CS信號CSOUTn輸出。具體地講，閂鎖電路CSLn，當輸入到時鐘端子CK的內(nèi)部信號Mn的電位電平是高電平時，將輸入到輸入端子D的極性信號CMI的輸入狀態(tài)(低電平或者高電平)輸出，當輸入到時鐘端子CK上的內(nèi)部信號Mn的電位電平從高電平變化成低電平時，將變化時刻的輸入到輸入端子D的極性信號CMI的輸入狀態(tài)(低電平或者高電平)閂鎖，直到接著輸入到時鐘端子CK的內(nèi)部信號Mn的電位電平變?yōu)楦唠娖綖橹梗３珠V鎖的狀態(tài)。然后，從閂鎖電路CSLn的輸出端子OUT作為表示電位電平的變化的CS信號 CSOUiTn 輸出。另外，閂鎖電路CSLn具體地講例如能夠通過圖8的電路圖所示的結(jié)構(gòu)實現(xiàn)。如圖所示，閂鎖電路CSLn包括貫穿閂鎖(latch through)電路如和緩沖器4b。貫穿閂鎖電路 4a由4個晶體管、2個模擬開關(guān)電路SW11、SW12和一個反相器構(gòu)成，緩沖器4b由2個晶體管構(gòu)成。(關(guān)于初始動作)圖9是表示在移位寄存器電路SR和D閂鎖電路CSL中輸入輸出的各種信號的波形的時序圖。圖9表示液晶顯示裝置1的電源投入后的初始動作、顯示視頻的最初垂直掃描期間(第1幀)的動作和下一個垂直掃描期間(第2幀)的動作的各個波形。在這里， 說明初始動作。在液晶顯示裝置1的電源投入后的初始狀態(tài)(初始時)，將時鐘GCK1B、GCK2B、 極性信號CMI設(shè)定為低電平。具體地講，當將液晶顯示裝置1的電源投入時，從控制電路 50 (參照圖1)輸出GSPB等控制信號，根據(jù)這些信號，輸出低電平的GCK1B、GCK2B和CMI。 同時，將GSPB輸入到初級(第0行)的移位寄存器電路SR0。這里，如圖5所示，移位寄存器電路Sfoi根據(jù)控制模擬開關(guān)電路SWl、SW2的內(nèi)部信號Mn，輸出CKB或者Vdd。即，在內(nèi)部信號Mn有效(高電平)的期間，模擬開關(guān)電路SWl接通，持續(xù)輸出CKB。然后，在輸入到移位寄存器電路Sfoi的置位信號SB有效的期間，內(nèi)部信號Mn維持有效狀態(tài)(參照圖6)。由此，在移位寄存器電路Sfoi中輸入有效的信號的期間， 內(nèi)部信號Mn成為有效，并持續(xù)輸出CKB。在初始狀態(tài)下，由于將CKB設(shè)定為低電平，所以在移位寄存器電路Sfoi中輸入有效的信號的期間，輸出低電平的信號。根據(jù)該結(jié)構(gòu)，當在初級的移位寄存器電路SRO中輸入GSPB時，同時在各移位寄存器電路SR中輸入低電平的信號，并且內(nèi)部信號M和輸出信號OUTB(SRBO)成為有效。另外， 為了便于說明，省略了信號配線等的內(nèi)部延遲。如上所述，在初始狀態(tài)下，從各級的移位寄存器電路SR輸出低電平的時鐘CKB。另夕卜，將從各級的移位寄存器電路SR輸出的低電平的時鐘CKB經(jīng)由緩沖器(參照圖4)，供給到對應(yīng)的各柵極線GL，由此，所有柵極線GL成為有效。這里，例如通過在各源極線供給相對電極電位Vcom，能夠在初始狀態(tài)下將所有的像素電極的電位固定為Vcom。在上述的動作中，將移位寄存器電路Sfoi的內(nèi)部信號Mn輸入到圖8所示的閂鎖電路CSLn。當在構(gòu)成閂鎖電路CSLn的貫穿閂鎖電路如的時鐘端子CK輸入有效(高電平) 的內(nèi)部信號Mn時，模擬開關(guān)電路SWl 1接通，輸入到輸入端子D的極性信號CMI (低電平)被輸入到晶體管Trl，通過晶體管Trl接通，輸出高電平(Vdd)的信號LABOn(參照圖9)。當將從貫穿閂鎖電路4a輸出的信號LABOn輸入到緩沖器4b時，晶體管Tr2接通，輸出低電平 (Vss)的信號CSOUTn (參照圖9)。當在貫穿閂鎖電路如的時鐘端子CK輸入無效(低電平)的內(nèi)部信號Mn時，模擬開關(guān)電路SWll切斷，模擬開關(guān)電路SW12接通。由此，在模擬開關(guān)電路SWll中，閂鎖切斷的時刻的極性信號CMI (低電平)，輸出低電平(Vss)的信號CS0UTn(參照圖9)。像這樣，在閂鎖電路CSLn中，在從移位寄存器電路Sfoi輸入有效的信號的期間，輸出信號CSOUTn根據(jù)極性信號CMI的電位變化切換電位。由此，在初始狀態(tài)下，由于極性信號CMI被設(shè)定為低電平，所以各行的閂鎖電路CSLn的輸出信號CSOUTn被固定為低電平。另夕卜，在將從控制電路50(參照圖1)輸出的極性信號CMI設(shè)定為高電平的情況下，各行的閂鎖電路CSLn的輸出信號CSOUTn被固定為高電平。由此，電源剛剛投入后的不定狀態(tài)(圖9 的斜線部)被消除，在顯示視頻的最初幀(第1幀)開始的時刻中，能夠?qū)S信號的電位固定為一方(在圖9的例子中是低電平)。由此，能夠消除電源投入后且第1幀開始之前的顯示不理想狀況。(關(guān)于第1、第2幀的動作)接著，說明第1幀和第2幀的動作。這里主要說明第η行的移位寄存器電路Sfoi 和閂鎖電路CSLn的動作。圖10是表示在閂鎖電路CSLn中輸入輸出的各種信號的波形的時序圖。圖10中， 作為一個例子，表示第ι行的閂鎖電路CSLl和第2行的閂鎖電路CSL2的時序圖。首先，說明第1行的各種信號波形的變化。在初始狀態(tài)下，如上所述，將從閂鎖電路CSLl的輸出端子OUT輸出的CS信號 CSOUTl的電位保持為低電平。在第1幀中，當從柵極線驅(qū)動電路30供給柵極信號Gl到第1行的柵極線12時， 從移位寄存器電路SRl輸出的內(nèi)部信號Ml (信號CSR1)被輸入到貫穿閂鎖電路如的時鐘端子CK。當將內(nèi)部信號Ml的電位變化(低一高；til)輸入時，此時輸入到輸入端子D的極性信號CMI的輸入狀態(tài)即高電平被傳送，直到接著有輸入到時鐘端子CK的內(nèi)部信號Ml的電位變化(高一低；tl3)(內(nèi)部信號Ml為高電平的期間；til tl3)為止，將極性信號CMI 的電位變化輸出。在內(nèi)部信號Ml為高電平的期間，當極性信號CMI從高電平變化成低電平 (tl2)時，貫穿閂鎖電路如的輸出LABOl從低電平切換為高電平。接著，當在時鐘端子CK 輸入內(nèi)部信號Ml的電位變化(高一低；tl3)時，此時的極性信號CMI的輸入狀態(tài)即低電平被閂鎖。之后，在第2幀中，直到有內(nèi)部信號Ml的電位變化(低一高；tl4)為止，輸出LABOl 保持高電平。輸出LABOl被輸入到緩沖器4b，由此，從閂鎖電路CSLl的輸出端子OUT輸出圖10所示的CSOUTl。在第2幀中，同樣地，當從柵極線驅(qū)動電路30供給柵極信號Gl到第1行的柵極線 12時，從移位寄存器電路SRl輸出的內(nèi)部信號Ml (信號CSR1)被輸入到貫穿閂鎖電路如的時鐘端子CK。當內(nèi)部信號Ml從低電平變化成高電平(tl4)時，此時輸入到輸入端子D的極性信號CMI的輸入狀態(tài)即低電平被傳送。在內(nèi)部信號Ml為高電平的期間(tl4 tl6)，由于將極性信號CMI的電位變化輸出，所以當極性信號CMI從低電平變化成高電平(tl5)時， 貫穿閂鎖電路如的輸出LABOl從高電平切換為低電平。接著，當在時鐘端子CK輸入內(nèi)部信號Ml的電位變化(高一低；tl6)時，此時的極性信號CMI的輸入狀態(tài)即高電平被閂鎖。 之后，直到在第3幀中有內(nèi)部信號Ml的電位變化為止，輸出LABOl保持低電平。輸出LABOl 被輸入到緩沖器4b，由此，從閂鎖電路CSLl的輸出端子OUT輸出圖10所示的CS0UT1。將這樣生成的CS信號CSOUTl供給到第1行的CS總線15。另外，第3幀的輸出成為將第2幀的輸出波形的電位電平反轉(zhuǎn)的波形，在第4幀以后，交互輸出成為與第2幀和第 3幀相同的輸出波形的信號。接著，說明第2行的各種信號波形的變化。在初始狀態(tài)下，與第一行同樣，將從閂鎖電路CSL2的輸出端子OUT輸出的CS信號 CS0UT2的電位保持為低電平。在第1幀中，當從柵極線驅(qū)動電路30供給柵極信號G2到第2行的柵極線12時，從移位寄存器電路SR2輸出的內(nèi)部信號M2 (信號CSI^)被輸入到貫穿閂鎖電路如的時鐘端子CK。當將內(nèi)部信號M2的電位變化(低一高；t21)輸入時，此時輸入到輸入端子D上的極性信號CMI的輸入狀態(tài)即低電平被傳送，直到接著有輸入到時鐘端子CK的內(nèi)部信號M2的電位變化(高一低；t23)(內(nèi)部信號M2為高電平的期間；t21 t23)為止，將極性信號CMI 的電位變化輸出。在內(nèi)部信號M2為高電平的期間，當極性信號CMI從低電平變化成高電平 (t22)時，貫穿閂鎖電路如的輸出LAB02從高電平切換為低電平。接著，當在時鐘端子CK 輸入內(nèi)部信號M2的電位變化(高一低；t23)時，此時的極性信號CMI的輸入狀態(tài)即高電平被閂鎖。之后，直到在第2幀中有內(nèi)部信號M2的電位變化(低一高；t24)為止，輸出LAB02 保持低電平。輸出LAB02被輸入到緩沖器4b，由此，從閂鎖電路CSL2的輸出端子OUT輸出圖10表示的CS0UT2。在第2幀中同樣地，當從柵極線驅(qū)動電路30供給柵極信號G2到第2行的柵極線 12時，從移位寄存器電路SR2輸出的內(nèi)部信號M2 (信號CSR2)被輸入到貫穿閂鎖電路如的時鐘端子CK。當內(nèi)部信號M2從低電平變化成高電平(t24)時，此時輸入到輸入端子D的極性信號CMI的輸入狀態(tài)即高電平被傳送。在內(nèi)部信號M2為高電平的期間(U4 t26)，由于將極性信號CMI的電位變化輸出，所以當極性信號CMI從高電平變化成低電平(t25)時， 貫穿閂鎖電路如的輸出LAB02從低電平切換為高電平。接著，當在時鐘端子CK輸入內(nèi)部信號M2的電位變化(高一低；U6)時，此時的極性信號CMI的輸入狀態(tài)即低電平被閂鎖。 之后，直到在第3幀中有內(nèi)部信號M2的電位變化為止，輸出LAB02保持高電平。輸出LAB02 被輸入到緩沖器4b，由此，從閂鎖電路CSL2的輸出端子OUT輸出圖10所示的CS0UT2。將這樣生成的CS信號CS0UT2供給到第2行的CS總線15。另外，在第3幀以后，交互輸出成為與第1幀和第2幀相同的輸出波形的信號。而且，上述第1行的動作和第2行的動作與各奇數(shù)行和各偶數(shù)行的閂鎖電路的動作對應(yīng)。像這樣，通過與各行對應(yīng)的閂鎖電路CSL1、CSL2、CSL3、……，在包括第1幀的所有幀中，以使本行的柵極信號下降的時刻(TFT13從接通切換為切斷的時刻)的CS信號的電位在相鄰的行中相互不同的方式，輸出該CS信號。由此，在所有的幀中，能夠使CS總線驅(qū)動電路40合理地動作。如上所述，根據(jù)本液晶顯示裝置1，將在移位寄存器電路Sfoi的內(nèi)部生成的信號 (內(nèi)部信號M)直接輸入到同一行(第η行)的閂鎖電路CSLn。另外，內(nèi)部信號M在電源投入以后的初始狀態(tài)下始終為有效(在上述的例子中是高電平)，另一方面，在第1幀以后， 根據(jù)輸入到移位寄存器電路的時鐘切換電位電平。由此，在初始狀態(tài)下，通過將輸入到閂鎖電路CSLn的輸入端子D的信號固定為一方的電位(低電平或者高電平)，將閂鎖電路CSLn 的輸出CSOUTn(CS信號)固定為該一方的電位電平(低電平或者高電平)，使得在第1幀以后，本行的柵極信號下降的時刻的電位在相鄰的行中相互不同。由此，能夠?qū)⑺行械腃S 總線進行初始化，并能夠使CS總線驅(qū)動電路40合理地動作。另外，根據(jù)上述結(jié)構(gòu)，由于不需要圖25所示的輸入用于將保持電容配線(CS總線)初始化的信號的信號線和控制電路，所以能夠比現(xiàn)有的結(jié)構(gòu)減小顯示驅(qū)動電路的電路面積。由此，能夠?qū)崿F(xiàn)顯示品質(zhì)高的小型的液晶顯示裝置和窄邊框的液晶顯示面板。(實施例2)根據(jù)圖11 圖15說明本發(fā)明的其它實施例如下。另外，為了說明方便，在具有與上述實施例1中表示的部件相同功能的部件上標注相同的符號，省略其說明。另外，關(guān)于在實施例1中定義的用語，只要沒有特別說明，則在本實施例中也遵循其定義使用。圖11是表示實施例2的液晶顯示裝置1中的各種信號的波形的時序圖。在本實施例2中，以進行幀反轉(zhuǎn)驅(qū)動的情況為例進行說明。圖11所示的各種信號與圖3所示的信號相同，GSP是柵極起動脈沖，GCKl (CK)和GCK2 (CKB)是柵極時鐘，CMI是極性信號。在本實施例2的液晶顯示裝置1中的圖示的時序圖中，極性信號CMI的電位變化的時刻和CS信號的輸出波形與實施例1的情況不同，其它相同。在本實施例2中，如圖11所示，在初始狀態(tài)下，CS信號CSl、CS2、CS3的每一個都被固定為一方的電位(圖11中是低電平)。在第1幀中，第1行的CS信號CS1、第2行的 CS信號CS2和第3行的CS信號CS3的每一個在對應(yīng)的柵極信號G1、G2、G3下降了以后，從低電平切換為高電平。在第2幀中，第1行的CS信號CS1、第2行的CS信號CS2和第3行的CS信號CS3的每一個在對應(yīng)的柵極信號G1、G2、G3下降了以后，從高電平切換為低電平。這里，源極信號S成為具有與視頻信號所示的灰度對應(yīng)的振幅，且在每一幀極性相反的信號。另外，圖11中，由于假定顯示一樣的視頻的情況，所以源極信號S的振幅一定。 而且，CS信號CSl、CS2、CS3采用在對應(yīng)的柵極信號Gl、G2、G3的下降沿之后反轉(zhuǎn)，且其反轉(zhuǎn)方向在相鄰的行中相互成為相同關(guān)系的波形。像這樣，在第1幀中，柵極信號下降的時刻的CS信號電位在所有的行中成為負極性，在第2幀中，柵極信號下降的時刻的CS信號的電位在所有的行中成為正極性。因此，由于像素電極14的電位Vpixl、Vpix2、Vpix3的每一個都成為根據(jù)CS信號CSl、CS2、CS3合理地移動，所以如果輸入同一灰度的源極信號S，則相對電極電位與移動后的像素電極14 的電位的電位差在正極性和負極性中都相同。其結(jié)果是，在幀反轉(zhuǎn)驅(qū)動中，能夠合理地實現(xiàn) CC驅(qū)動。這里，說明用于實現(xiàn)上述控制的柵極線驅(qū)動電路30和CS總線驅(qū)動電路40的具體結(jié)構(gòu)。圖12表示柵極線驅(qū)動電路30和CS總線驅(qū)動電路40的結(jié)構(gòu)。以下為了說明方便， 將第η行的接著的掃描方向(圖4中的箭頭方向)的行(線)(下一行)表示為第(η+1) 行，將與其相反方向的第η行的緊挨著的前行(前一行)表示為第(η-1)行。如圖12所示，柵極線驅(qū)動電路30與各行對應(yīng)地具有多個移位寄存器電路SR，CS 總線驅(qū)動電路40與各行對應(yīng)地具有多個保持電路(閂鎖電路、存儲器電路)CSL。柵極線驅(qū)動電路30設(shè)置在液晶顯示面板10的一側(cè)，CS總線驅(qū)動電路40設(shè)置在另一側(cè)。在這里為了說明方便，舉出與第(η-1)行、第η行、第(η+1)行對應(yīng)的移位寄存器電路Sfoi-I、Sfou SRn+1和閂鎖電路CSLn-UCSLn, CSLn+1的例子。在第(η-1)行的移位寄存器電路Sfoi-I中，在時鐘端子CK輸入從控制電路50 (參照圖1)輸出的柵極時鐘GCK1，在輸入端子SB，作為移位寄存器電路Sfoi-I的置位信號，輸入前一行(第(n-幻行)的移位寄存器輸出SRBOn-2。輸出端子OUTB連接到下一行(第 η行)的移位寄存器電路Sfoi的輸入端子SB，由此，從輸出端子OUTB輸出的移位寄存器輸出SRBOn-I被輸入到移位寄存器電路Sfoi。輸出端子OUTB經(jīng)由緩沖器，連接到本行(第 (η-1)行)的閂鎖電路CSLn-I的時鐘端子CK，由此，移位寄存器電路Sfoi-I的輸出信號 SRBOn-I (與柵極信號對應(yīng))被輸入到閂鎖電路CSLn-I。另外，將前一行(第(η-2)行)的移位寄存器輸出SRBOn-2，輸入到移位寄存器 Sfoi-Ι，并經(jīng)由緩沖器，作為柵極信號&1-1輸出到本行(第(η-1)行)的柵極線12。另外， 在移位寄存器電路Sfoi-I輸入電源(VDD)。在第(η-1)行的閂鎖電路CSLn-I輸入從控制電路50(參照圖1)輸出的極性信號 CMI和柵極信號&1。閂鎖電路CSLn-I的輸出端子OUT連接到本行(第(n_l)行)的CS總線15，由此，從輸出端子OUT輸出的CS信號CSOUTn-I被輸入到本行的CS總線15。在第η行的移位寄存器電路Sfoi中，在時鐘端子CK輸入從控制電路50 (參照圖 1)輸出的柵極時鐘GCK2，在輸入端子SB，作為移位寄存器電路Sfoi的置位信號，輸入前一行(第(η-1)行)的移位寄存器輸出SRBOn-Ι。輸出端子OUTB連接到下一行(第(η+1) 行)的移位寄存器電路Sfoi+Ι的輸入端子SB，由此，從輸出端子OUTB輸出的移位寄存器輸出SRBOn被輸入到移位寄存器電路Sfoi+Ι。輸出端子OUTB經(jīng)由緩沖器，連接到本行(第η 行)的閂鎖電路CSLn的時鐘端子CK，由此，移位寄存器電路Sfoi的輸出信號SRBOn (與柵極信號&1+1對應(yīng))被輸入到閂鎖電路CSLn。另外，將前一行(第(η-1)行)的移位寄存器輸出SRBOn-Ι，輸入到移位寄存器 Sto，并經(jīng)由緩沖器，作為柵極信號輸出到本行(第η行)的柵極線12。另外，在移位寄存器電路Sfoi輸入電源(VDD)。在第η行的閂鎖電路CSLn輸入從控制電路50 (參照圖1)輸出的極性信號CMI和柵極信號&1+1。閂鎖電路CSLn的輸出端子OUT連接到本行(第η行)的CS總線15，由此， 從輸出端子OUT輸出的CS信號CSOUTn被輸入到本行的CS總線15。在第(η+1)行的移位寄存器電路Sfoi+1中，在時鐘端子CK輸入從控制電路50 (參
16照圖1)輸出的柵極時鐘GCK1，在輸入端子SB，作為移位寄存器電路Sfoi+Ι的置位信號，輸入前一行(第η行)的移位寄存器輸出SRBOn。輸出端子OUTB連接到下一行(第(n+2) 行)的移位寄存器電路Sfoi+2的輸入端子SB，由此，從輸出端子OUTB輸出的移位寄存器輸出SRBOn+Ι被輸入到移位寄存器電路Sfoi+2。輸出端子OUTB經(jīng)由緩沖器，連接到本行(第 (n+1)行)的閂鎖電路CSLn+Ι的時鐘端子CK，由此，移位寄存器電路Sfoi+Ι的輸出信號 SRB0n+l (與柵極信號&1+2對應(yīng))被輸入到閂鎖電路CSLn+1。另外，將前一行(第η行)的移位寄存器輸出SRBOn，輸入到移位寄存器Sfoi+Ι，并經(jīng)由緩沖器，作為柵極信號&i+l輸出到本行(第(n+1)行)的柵極線12。另外，在移位寄存器電路Sfoi+Ι輸入電源(VDD)。在第(n+1)行的閂鎖電路CSLn+1輸入從控制電路50(參照圖1)輸出的極性信號 CMI和柵極信號&1+2。閂鎖電路CSLn+Ι的輸出端子OUT連接到本行(第(n+1)行)的CS 總線15，由此，從輸出端子OUT輸出的CS信號CSOUTn+Ι被輸入到本行的CS總線15。移位寄存器電路SR的結(jié)構(gòu)與圖5所示的實施例1相同，其動作為圖6表示的波形。 在這里省略其說明。接著，使用圖13說明閂鎖電路CSL的動作。在閂鎖電路CSLn的時鐘端子CK (參照圖12)，與上述相同，輸入柵極信號&1+1。在輸入端子D，輸入從控制電路50 (參照圖1)輸出的極性信號CMI。由此，在閂鎖電路CSLn 中，根據(jù)柵極信號&1+1的電位電平的變化(低電平一高電平或者高電平一低電平)，作為表示電位電平變化的CS信號CSOUTn，輸出極性信號CMI的輸入狀態(tài)(低電平或者高電平)。 具體地講，閂鎖電路CSLn當輸入到時鐘端子CK的柵極信號&1+1的電位電平是高電平時， 輸出在輸入端子D輸入的極性信號CMI的輸入狀態(tài)(低電平或者高電平)，當輸入到時鐘端子CK的柵極信號&1+1的電位電平從高電平變化成低電平時，將輸入到變化了的時刻的輸入端子D的極性信號CMI的輸入狀態(tài)(低電平或者高電平)閂鎖，直到接著輸入到時鐘端子CK的柵極信號&1+1的電位電平變?yōu)楦唠娖綖橹梗３珠V鎖的狀態(tài)。而且，從閂鎖電路 CSLn的輸出端子0UT，作為表示電位電平的變化的CS信號CSOUTn輸出。另外，閂鎖電路CSLn具體地講，例如能夠由圖14的電路圖所示的結(jié)構(gòu)實現(xiàn)。如圖所示，閂鎖電路CSLn包括貫穿閂鎖電路如和緩沖器4b。貫穿閂鎖電路如由4個晶體管、 2個模擬開關(guān)電路SWll和SW12和1個反相器構(gòu)成，緩沖器4b由2個晶體管構(gòu)成。(關(guān)于初始動作)圖15是表示在移位寄存器電路SR和D閂鎖電路CSL中輸入輸出的各種信號的波形的時序圖。圖15表示液晶顯示裝置1的電源投入后的初始動作、顯示視頻的最初垂直掃描期間(第1幀)的動作和下一個垂直掃描期間(第2幀)的動作的各個波形。在這里， 說明初始動作。在液晶顯示裝置1的電源投入后的初始狀態(tài)(初始時)中，將時鐘GCK1B、GCK2B、 極性信號CMI設(shè)定為低電平。具體地講，當投入液晶顯示裝置1的電源時，從控制電路 50(參照圖1)輸出GSPB等控制信號，根據(jù)這些信號，輸出低電平的GCK1B、GCK2B和CMI。 同時，將GSPB輸入到初級(第0行)的移位寄存器電路SR0。這里，如圖5所示，移位寄存器電路Sfoi根據(jù)控制模擬開關(guān)電路SWl、SW2的內(nèi)部信號Mn，輸出CKB或者Vdd。即，在內(nèi)部信號Mn有效(高電平)的期間，模擬開關(guān)電路SWl接通，持續(xù)輸出CKB。然后，在輸入到移位寄存器電路Sfoi的置位信號SB有效的期間，內(nèi)部信號Mn維持有效狀態(tài)(參照圖6)。由此，在移位寄存器電路Sfoi中輸入有效的信號的期間， 內(nèi)部信號Mn成為有效，并持續(xù)輸出CKB。在初始狀態(tài)下，由于將CKB設(shè)定為低電平，所以在移位寄存器電路Sfoi中輸入有效的信號的期間，輸出低電平的信號。根據(jù)該結(jié)構(gòu)，當在初級的移位寄存器電路SRO中輸入GSPB時，同時在各移位寄存器電路SR中輸入低電平的信號，并且內(nèi)部信號M和輸出信號OUTB(SRBO)成為有效。另外， 為了方便說明，省略了信號配線等的內(nèi)部延遲。如上所述，在初始狀態(tài)下，從各級的移位寄存器電路SR輸出低電平的時鐘CKB。另夕卜，從各級的移位寄存器電路SR輸出的低電平的時鐘CKB經(jīng)由緩沖器(參照圖12)，被供給到對應(yīng)的各柵極線GL，由此，所有柵極線GL成為有效。這里，例如通過在各源極線供給相對電極電位Vcom，能夠在初始狀態(tài)下將所有的像素電極的電位固定為Vcom。在上述的動作中，經(jīng)由緩沖器從移位寄存器電路Sfoi輸出的信號(柵極信號 &1+1)，被輸入到圖14所示的閂鎖電路CSLn。當在構(gòu)成閂鎖電路CSLn的貫穿閂鎖電路如的時鐘端子CK輸入有效(高電平)的柵極信號&1+1時，模擬開關(guān)電路SWll接通，輸入到輸入端子D的極性信號CMI (低電平)被輸入到晶體管Tr 1，晶體管Trl接通，由此輸出高電平(Vdd)的信號LABOn (參照圖15)。當將從貫穿閂鎖電路如輸出的信號LABOn輸入到緩沖器4b時，晶體管Tr2接通，輸出低電平(Vss)的信號CS0UTn(參照圖15)。當在貫穿閂鎖電路如的時鐘端子CK輸入無效(低電平)的柵極信號&1+1時，模擬開關(guān)電路SWll切斷，模擬開關(guān)電路SW12接通。由此，將模擬開關(guān)電路SWll切斷了的時刻的極性信號CMI (低電平)閂鎖，輸出低電平(Vss)的信號CS0UTn(參照圖15)。像這樣，在閂鎖電路CSLn中，輸出信號CSOUTn在從移位寄存器電路Sfoi輸入有效的信號的期間，根據(jù)極性信號CMI的電位變化切換電位。由此，在初始狀態(tài)下，由于極性信號CMI被設(shè)定為低電平，所以各行的閂鎖電路CSLn的輸出信號CSOUTn被固定為低電平。另夕卜，在將從控制電路50(參照圖1)輸出的極性信號CMI設(shè)定為高電平的情況下，各行的閂鎖電路CSLn的輸出信號CSOUTn被固定為高電平。由此，電源剛剛投入后的不定狀態(tài)(圖 15的斜線部)被消除，在顯示視頻的最初幀(第1幀)開始的時刻，能夠?qū)S信號的電位固定為一方(在圖15的例子中是低電平)。由此，能夠消除電源投入后且第1幀開始前的顯示不理想狀況。(關(guān)于第1、第2幀的動作)接著，使用圖15說明第1幀和第2幀的動作。這里主要說明第η行的移位寄存器電路Sfoi和閂鎖電路CSLn的動作。在初始狀態(tài)下，如上所述，將從閂鎖電路CSLn的輸出端子OUT輸出的CS信號 CSOUTn的電位保持為低電平。在第1幀中，將從移位寄存器電路Sfoi輸出的柵極信號&1+1輸入到貫穿閂鎖電路 4a的時鐘端子CK。當將柵極信號&1+1的電位變化(低一高)輸入時，此時輸入到輸入端子D的極性信號CMI的輸入狀態(tài)即高電平被傳送，直到接著有輸入到時鐘端子CK的柵極信號&1+1的電位變化(高一低)(柵極信號&1+1為高電平的期間)為止，將極性信號CMI的電位變化輸出。在柵極信號&i+l為高電平的期間，由于極性信號CMI是高電平，所以貫穿閂鎖電路如的輸出LABOn輸出低電平。接著，當在時鐘端子CK輸入柵極信號&1+1的電位變化(高一低)時，此時的極性信號CMI的輸入狀態(tài)即高電平被閂鎖。之后，在第2幀中， 直到有柵極信號&1+1的電位變化(低一高)為止，輸出LABOn保持低電平。輸出LABOn被輸入到緩沖器4b，由此，從閂鎖電路CSLn的輸出端子OUT輸出圖15所示的CSOUTn (高電平)。在第2幀中同樣地，將從移位寄存器電路Sfoi輸出的柵極信號&1+1輸入到貫穿閂鎖電路如的時鐘端子CK。當柵極信號&1+1從低電平變化成高電平時，此時的輸入到輸入端子D的極性信號CMI的輸入狀態(tài)即低電平被傳送。在柵極信號&1+1為高電平的期間，由于極性信號CMI是高電平，所以貫穿閂鎖電路如的輸出LABOn輸出高電平。接著，當在時鐘端子CK輸入柵極信號&1+1的電位變化(高一低)時，此時的極性信號CMI的輸入狀態(tài)即低電平被閂鎖。之后，在第3幀中，直到有柵極信號&1+1的電位變化為止，輸出LABOn保持高電平。輸出LABOn被輸入到緩沖器4b，由此，從閂鎖電路CSLn的輸出端子OUT輸出圖 15所示的CSOUTn (低電平)。將這樣生成的CS信號CSOUTn供給到第η行的CS總線15。另外，在第3幀以后， 交互輸出成為與第1幀和第2幀相同的輸出波形的信號。另外，在本實施例中，由于是幀反轉(zhuǎn)驅(qū)動，所以在所有行中，進行與上述相同的動作。像這樣，在幀反轉(zhuǎn)驅(qū)動的液晶顯示裝置中，對于所有的幀，能夠使CS總線驅(qū)動電路40合理地動作。另外，根據(jù)上述結(jié)構(gòu)，由于不需要圖25所示的輸入用于將CS總線初始化的信號的信號線和控制電路，所以能夠比現(xiàn)有的結(jié)構(gòu)減小顯示驅(qū)動電路的電路面積。由此，能夠?qū)崿F(xiàn)顯示品質(zhì)高的小型的液晶顯示裝置和窄邊框的液晶顯示面板。(實施例3)根據(jù)圖16 圖20說明本發(fā)明的其它實施例如下。另外，為了說明方便，在具有與上述實施例1中表示的部件相同功能的部件上標注相同的符號，省略其說明。另外，關(guān)于在實施例1中定義的用語，只要沒有特別說明，則在本實施例中也遵循其定義使用。圖16是表示實施例3的液晶顯示裝置1中的各種信號的波形的時序圖。在本實施例3中，在上述實施例2的結(jié)構(gòu)中進行1線(IH)反轉(zhuǎn)驅(qū)動。圖16所示的各種信號與圖3 所示的信號相同，GSP是柵極起動脈沖，GCKl (CK)和GCK2 (CKB)是柵極時鐘，CMIU CMI2是極性信號。在本實施例3中，輸入相互的相位不同的2個極性信號CMI1、CMI2。在本實施例3中，如圖16所示，在初始狀態(tài)下，CS信號CSl固定為高電平，CS信號CS2固定為低電平，CS信號CS3固定為高電平。在第1幀中，第1行的CS信號CSl和第 3行的CS信號CS3的分別與下一行的柵極信號G2、G4的上升沿同步，從高電平切換為低電平，第2行的CS信號CS2與下一行的柵極信號G3的上升沿同步，從高電平切換為低電平。 因此，在各行中，對應(yīng)的行的柵極信號下降的時刻的CS信號的電位與相鄰的行中的CS信號的電位相互不同。例如，在CS信號CSl中，在對應(yīng)的柵極信號線Gl下降的時刻是高電平， 在CS信號CS2中，在對應(yīng)的柵極信號G2下降的時刻是低電平，在CS信號CS3中，在對應(yīng)的柵極信號G3下降的時刻是高電平。這里，源極信號S成為具有與視頻信號表示的灰度對應(yīng)的振幅，且在每IH期間極性反轉(zhuǎn)的信號。根據(jù)上述驅(qū)動，由于能夠在各行中將初始狀態(tài)中的CS信號的電位固定為一方(低電平或者高電平)，所以能夠消除初始時的顯示不理想狀況。另外，在第1幀以后能夠合理移動像素電極的電位。在這里，說明用于實現(xiàn)上述控制的柵極線驅(qū)動電路30和CS總線驅(qū)動電路40的具體結(jié)構(gòu)。圖17表示柵極線驅(qū)動電路30和CS總線驅(qū)動電路40的結(jié)構(gòu)。以下為了說明方便， 將第η行的接著的掃描方向(圖4中的箭頭方向)的行(線)(下一行)表示為第(η+1) 行，將與其相反方向的第η行的緊前面的行(前一行)表示為第(η-1)行。如圖17所示，柵極線驅(qū)動電路30與各行對應(yīng)地具有多個移位寄存器電路SR，CS 總線驅(qū)動電路40與各行對應(yīng)地具有多個保持電路(閂鎖電路、存儲器電路)CSL。柵極線驅(qū)動電路30設(shè)置在液晶顯示面板10的一側(cè)，CS總線驅(qū)動電路40設(shè)置在另一側(cè)。這里，為了說明方便，舉出與第(η-1)行、第η行、第(η+1)行對應(yīng)的移位寄存器電路Sfoi-I、SfouSfoi+1 和閂鎖電路CSLn-I、CSLn、CSLn+1的例子。在第(η-1)行的移位寄存器電路Sfoi-I中，在時鐘端子CK輸入從控制電路50 (參照圖1)輸出的柵極時鐘信號GCK1，在輸入端子SB，作為移位寄存器電路Sfoi-I的置位信號，輸入前一行(第(η-2)行)的移位寄存器輸出SRBOn-2。輸出端子OUTB連接到下一行(第η行)的移位寄存器電路Sfoi的輸入端子SB，由此，從輸出端子OUTB輸出的移位寄存器輸出SRBOn-I被輸入到移位寄存器電路Sfoi。輸出端子OUTB經(jīng)由緩沖器，連接到本行 (第(η-1)行)的閂鎖電路CSLn-I的時鐘端子CK，由此，移位寄存器電路Sfoi-I的輸出信號SRBOn-I (與柵極信號對應(yīng))被輸入到閂鎖電路CSLn-I。另外，將前一行(第(η-2)行)的移位寄存器輸出SRBOn-2，輸入到移位寄存器電路Sfoi-Ι，并經(jīng)由緩沖器，作為柵極信號&1-1輸出到本行(第(η-1)行)的柵極線12。另夕卜，在移位寄存器電路Sfoi-I輸入電源(VDD)。在第(η-1)行的閂鎖電路CSLn-I輸入從控制電路50(參照圖1)輸出的極性信號 CMIl和柵極信號&1。閂鎖電路CSLn-I的輸出端子OUT連接到本行(第(n_l)行)的CS 總線15，由此，從輸出端子OUT輸出的CS信號CSOUTn-I被輸入到本行的CS總線15。在第η行的移位寄存器電路Sfoi中，在時鐘端子CK輸入從控制電路50 (參照圖 1)輸出的柵極時鐘GCK2，在輸入端子SB，作為移位寄存器電路Sfoi的置位信號，輸入前一行(第(η-1)行)的移位寄存器輸出SRBOn-Ι。輸出端子OUTB連接到下一行(第(η+1) 行)的移位寄存器電路Sfoi+Ι的輸入端子SB，由此，從輸出端子OUTB輸出的移位寄存器輸出SRBOn被輸入到移位寄存器電路Sfoi+Ι。輸出端子OUTB經(jīng)由緩沖器，連接到本行(第η 行)的閂鎖電路CSLn的時鐘端子CK，由此，移位寄存器電路Sfoi的輸出信號SRBOn (與柵極信號&1+1對應(yīng))被輸入到閂鎖電路CSLn。另外，將前一行(第(η-1))行)的移位寄存器，輸出SRBOn-I輸入到移位寄存器電路Sto，并經(jīng)由緩沖器，作為柵極信號輸出到本行(第η行)的柵極線12。另外，在移位寄存器電路Sfoi輸入電源(VDD)。在第η行的閂鎖電路CSLn輸入從控制電路50 (參照圖1)輸出的極性信號CMI2 和柵極信號&1+1。閂鎖電路CSLn的輸出端子OUT連接到本行(第η行)CS總線15，由此， 從輸出端子OUT輸出的CS信號CSOUTn被輸入到本行的CS總線15。在第(η+1)行的移位寄存器電路Sfoi+1中，在時鐘端子CK輸入從控制電路50 (參照圖1)輸出的柵極時鐘GCK1，在輸入端子SB，作為移位寄存器電路Sfoi+Ι的置位信號，輸入前一行(第η行)的移位寄存器輸出SRBOn。輸出端子OUTB連接到下一行(第(n+2) 行)的移位寄存器電路Sfoi+2的輸入端子SB，由此，從輸出端子OUTB輸出的移位寄存器輸出SRBOn+Ι被輸入到移位寄存器電路Sfoi+2。輸出端子OUTB經(jīng)由緩沖器，連接到本行(第 (n+1)行)的閂鎖電路CSLn+Ι的時鐘端子CK，由此，移位寄存器電路Sfoi+1的輸出信號 SRB0n+l (與柵極信號&1+2對應(yīng))被輸入到閂鎖電路CSLn+1。另外，將前一行(第η行)的移位寄存器輸出SRBOn，輸入到移位寄存器電路 Sfoi+Ι，并經(jīng)由緩沖器，作為柵極信號&1+1輸出到本行(第(n+1)行)的柵極線12。另外， 在移位寄存器電路Sfoi+Ι輸入電源(VDD)。在第(n+1)行的閂鎖電路CSLn+1輸入從控制電路50(參照圖1)輸出的極性信號 CMIl和柵極信號&1+2。閂鎖電路CSLn+Ι的輸出端子OUT連接到本行(第(n+1)行)CS總線15，由此，從輸出端子OUT輸出的CS信號CSOUTn+Ι被輸入到本行的CS總線15。移位寄存器電路SR的結(jié)構(gòu)與圖5所示的實施例1相同，其動作為圖6表示的波形。 在這里省略其說明。接著，使用圖18說明閂鎖電路CSL的動作。在閂鎖電路CSLn的時鐘端子CK(參照圖17)，如上所述，輸入柵極信號&1+1。在輸入端子D，輸入從控制電路50(參照圖1)輸出的極性信號CMI2。由此，在閂鎖電路CSLn 中，根據(jù)柵極信號&1+1的電位電平的變化(低電平一高電平或者高電平一低電平)，作為表示電位電平的變化的CS信號CSOUTn，輸出極性信號CMI2的輸入狀態(tài)(低電平或者高電平)。具體地講，閂鎖電路CSLn當輸入到時鐘端子CK的柵極信號&1+1的電位電平是高電平時，輸出在輸入端子D輸入的極性信號CMI2的輸入狀態(tài)(低電平或者高電平)，當輸入到時鐘端子CK的柵極信號&1+1的電位電平從高電平變化成低電平時，將發(fā)生變化的時刻的輸入到輸入端子D的極性信號CMI2的輸入狀態(tài)(低電平或者高電平)閂鎖，直到接著輸入到時鐘端子CK的柵極信號&1+1的電位電平成為高電平為止，保持閂鎖的狀態(tài)。然后，從閂鎖電路CSLn的輸出端子OUT作為表示電位電平的變化的CS信號CSOUTn輸出。另外，閂鎖電路CSLn具體地講例如能夠由圖19的電路圖所示的結(jié)構(gòu)實現(xiàn)。如圖所示，閂鎖電路CSLn構(gòu)成為包括貫穿閂鎖電路如和緩沖器4b。貫穿閂鎖電路如由4個晶體管、2個模擬開關(guān)電路SWll和SW12和一個反相器構(gòu)成，緩沖器4b由2個晶體管構(gòu)成。(關(guān)于初始動作)圖20是表示在移位寄存器電路SR和D閂鎖電路CSL中輸入輸出的各種信號的波形的時序圖。圖20表示液晶顯示裝置1的電源投入后的初始動作、顯示視頻的最初垂直掃描期間(第1幀)的動作和下一個垂直掃描期間(第2幀)的動作的各個波形。在這里， 說明初始動作。在液晶顯示裝置1的電源投入后的初始狀態(tài)(初始時)下，將時鐘GCK1B、GCK2B 設(shè)定為低電平。將極性信號CMIl在初始狀態(tài)下設(shè)定為低電平，將極性信號CMI2在初始狀態(tài)下設(shè)定為高電平。極性信號CMI1、CMI2在第1幀以后成為相同的波形。具體地講，當投入液晶顯示裝置1的電源時，從控制電路50(參照圖1)輸出GSPB等控制信號，根據(jù)這些信號，輸出低電平的GCK1B、GCK2B、CMIl和高電平的CMI2。同時，將GSPB輸入到初級(第0 行)的移位寄存器電路SR0。這里，如圖5所示，移位寄存器電路Sfoi根據(jù)控制模擬開關(guān)電路SWl、SW2的內(nèi)部信號Mn，輸出CKB或者Vdd。即，在內(nèi)部信號Mn有效(高電平)的期間，模擬開關(guān)電路SWl接通，持續(xù)輸出CKB。而且，在輸入到移位寄存器電路Sfoi的置位信號SB有效的期間，內(nèi)部信號Mn維持有效狀態(tài)(參照圖6)。由此，在移位寄存器電路Sfoi中輸入有效的信號的期間， 內(nèi)部信號Mn成為有效，并且持續(xù)輸出CKB。在初始狀態(tài)下，由于將CKB設(shè)定為低電平，所以在移位寄存器電路Sfoi中輸入有效的信號的期間，輸出低電平的信號。根據(jù)該結(jié)構(gòu)，當在初級的移位寄存器電路SRO中輸入GSPB時，同時在各移位寄存器電路SR中輸入低電平的信號，并且內(nèi)部信號M和輸出信號OUTB(SRBO)成為有效。另外， 為了方便說明，省略了信號配線等的內(nèi)部延遲。如上所述，在初始狀態(tài)下，從各級的移位寄存器電路SR輸出低電平的時鐘CKB。另夕卜，從各級的移位寄存器電路SR輸出的低電平的時鐘CKB經(jīng)由緩沖器(參照圖17)，被供給到對應(yīng)的各柵極線GL，由此，所有柵極線GL成為有效。這里，例如通過在各源極線供給相對電極電位Vcom，能夠在初始狀態(tài)下將所有的像素電極的電位固定為Vcom。在上述的動作中，經(jīng)由緩沖器，從移位寄存器電路Sfoi輸出的信號(柵極信號 Gn+Ι)被輸入到圖17所示的閂鎖電路CSLn。當在構(gòu)成閂鎖電路CSLn的貫穿閂鎖電路如的時鐘端子CK輸入有效(高電平)的柵極信號&1+1時，模擬開關(guān)電路SWll接通，輸入到輸入端子D的極性信號CMI2 (低電平)被輸入到晶體管Tr3，晶體管Trl接通，由此輸出低電平(Vss)的信號LABOn(參照圖20)。當從貫穿閂鎖電路如輸出的信號LABOn輸入到緩沖器4b時，晶體管Tr4接通，輸出高電平(Vdd)的信號CS0UTn(參照圖20)。當在貫穿閂鎖電路如的時鐘端子CK輸入無效(低電平)的柵極信號&1+1時，模擬開關(guān)電路SWll切斷，模擬開關(guān)電路SW12接通。由此，模擬開關(guān)電路SWll切斷了的時刻的極性信號CMI2(低電平)被閂鎖，輸出低電平(Vdd)的信號CS0UTn(參照圖20)。像這樣，在閂鎖電路CSLn中，輸出信號CSOUTn在從移位寄存器電路Sfoi輸入有效的信號的期間，根據(jù)極性信號CMI2的電位變化切換電位。由此，在初始狀態(tài)下，由于將極性信號CMI2設(shè)定為高電平，所以閂鎖電路CSLn的輸出信號CSOUTn固定為高電平。由此，電源剛剛投入后的不定狀態(tài)(圖20的斜線部)被消除，在顯示視頻的最初幀(第1幀)開始的時刻中，能夠?qū)S信號的電位固定為一方(在第η行中是高電平)。由此，能夠消除電源投入后且第1幀開始前的顯示不理想狀況。另外，在相鄰的第(η-1)行、第(η+1)行中，CS 信號的電位固定為低電平。(關(guān)于第1、第2幀的動作)接著，使用圖20說明第1和第2幀的動作。這里主要說明第η行的移位寄存器電路Sfoi和閂鎖電路CSLn的動作。首先，說明第η行的各種信號波形的變化。在初始狀態(tài)下，如上所述，從閂鎖電路CSLn的輸出端子OUT輸出的CS信號CSOUTn 的電位保持為高電平。在第1幀中，從移位寄存器電路Sfoi輸出的柵極信號&1+1被輸入到貫穿閂鎖電路如的時鐘端子CK。當將柵極信號&1+1的電位變化(低一高)輸入時，此時輸入到輸入端子 D的極性信號CMI2的輸入狀態(tài)即低電平被傳送，直到接著有輸入到時鐘端子CK的柵極信號 Gn+Ι的電位變化(高一低)(柵極信號&i+l為高電平的期間)為止，輸出極性信號CMI2的電位變化。在柵極信號&1+1為高電平的期間，由于極性信號CMI2是低電平，所以貫穿閂鎖電路如的輸出LABOn輸出高電平。接著，當在時鐘端子CK輸入柵極信號&1+1的電位變化 (高一低)時，此時的極性信號CMI2的輸入狀態(tài)即低電平被閂鎖。之后，在第2幀中，直到有柵極信號&1+1的電位變化(低一高)為止，輸出LABOn保持高電平。輸出LABOn被輸入到緩沖器4b，由此，從閂鎖電路CSLn的輸出端子OUT輸出圖20所示的CSOUTn (低電平)。在第2幀中同樣地，從移位寄存器電路Sfoi輸出的柵極信號&1+1被輸入到貫穿閂鎖電路如的時鐘端子CK。當柵極信號&1+1從低電平變化成高電平時，此時輸入到輸入端子D的極性信號CMI2的輸入狀態(tài)即高電平被傳送。在柵極信號&1+1為高電平的期間，由于輸出極性信號CMI2是高電平，所以貫穿閂鎖電路如的輸出LABOn輸出低電平。接著，當在時鐘端子CK輸入柵極信號&1+1的電位變化(高一低)時，此時的極性信號CMI2的輸入狀態(tài)即高電平被閂鎖。之后，直到在第3幀中有柵極信號&1+1的電位變化為止，輸出LABOn 保持低電平。輸出LABOn被輸入到緩沖器4b，由此，從閂鎖電路CSLn的輸出端子OUT輸出圖20所示的CSOUTn。將這樣生成的CS信號CSOUTn供給到第η行的CS總線15。另外，在第3幀以后， 交互輸出成為與第1幀和第2幀相同的輸出波形的信號。接著，說明第(η+1)行的各種信號波形的變化。在初始狀態(tài)下，如上所述，從閂鎖電路CSL η+1的輸出端子OUT輸出的CS信號 CSOUT η+1的電位保持為低電平。在第1幀中，從移位寄存器電路Sfoi+Ι輸出的柵極信號&1+2被輸入到貫穿閂鎖電路如的時鐘端子CK。當輸入柵極信號&1+2的電位變化(低一高)時，此時輸入到輸入端子D上的極性信號CMIl的輸入狀態(tài)即高電平被傳送，直到接著有輸入到時鐘端子CK的柵極信號&i+2的電位變化(高一低)(柵極信號&1+2為高電平的期間)為止，輸出極性信號CMIl的電位變化。在柵極信號&1+2為高電平的期間，由于極性信號CMIl是高電平，所以貫穿閂鎖電路如的輸出LABOn輸出低電平。接著，當在時鐘端子CK輸入柵極信號&1+2 的電位變化(高一低)時，此時的極性信號CMIl的輸入狀態(tài)即高電平被閂鎖。之后，直到在第2幀中有柵極信號&1+2的電位變化(低一高)為止，輸出LABOn+Ι保持低電平。輸出 LABO η+1被輸入到緩沖器4b，由此，從閂鎖電路CSLn+Ι的輸出端子OUT輸出圖20所示的 CSOOTn+K高電平)。 在第2幀中同樣地，從移位寄存器電路Sfoi+Ι輸出的柵極信號&1+2輸入被到貫穿閂鎖電路如的時鐘端子CK。當柵極信號&1+2從低電平變化成高電平時，此時輸入到輸入端子D的極性信號CMIl的輸入狀態(tài)即低電平被傳送。在柵極信號&1+2為高電平的期間， 由于輸出極性信號CMIl是低電平，所以貫穿閂鎖電路如的輸出LABOn+Ι輸出高電平。接著，當在時鐘端子CK輸入柵極信號&1+2的電位變化(高一低)時，此時的極性信號CMIl 的輸入狀態(tài)即低電平被閂鎖。之后，直到在第3幀中有柵極信號&1+2的電位變化為止，輸出LABOn+Ι保持高電平。輸出LABO η+1被輸入到緩沖器4b，由此，從閂鎖電路CSLn+Ι的輸出端子OUT輸出圖20所示的CSOUT n+1 (低電平)。將這樣生成的CS信號CSOUTn+Ι供給到第(η+1)行的CS總線15。另外，在第3幀以后，交互輸出成為與第1幀和第2幀相同的輸出波形的信號。而且，上述第η行的動作和第(η+1)行的動作與各奇數(shù)行和各偶數(shù)行中的閂鎖電路的動作對應(yīng)。像這樣，通過與各行對應(yīng)的閂鎖電路CSL1、CSL2、CSL3、……，在包括第1幀的所有幀中，以使本行的柵極信號下降的時刻(TFT13從接通切換為切斷的時刻)的CS信號的電位在相鄰的行中相互不同的方式，輸出該CS信號。由此，在IH反轉(zhuǎn)驅(qū)動的液晶顯示裝置中，對于所有的幀中，能夠使CS總線驅(qū)動電路40合理地動作。(實施例4)圖21是表示本實施例4的液晶顯示裝置1的結(jié)構(gòu)的框圖。在該液晶顯示裝置中， 一體形成柵極線驅(qū)動電路30和CS總線驅(qū)動電路40，并且在CS總線驅(qū)動電路40中輸入相位相互不同的2個極性信號CMI1、CMI2。以下說明具體的結(jié)構(gòu)。在第(n-1)行的移位寄存器電路Sfoi-I中，在時鐘信號CK輸入從控制電路50 (參照圖1)輸出的柵極時鐘GCK1，在輸入端子SB，作為移位寄存器電路Sfoi-I的置位信號，輸入前一行(第(n-幻行)的移位寄存器輸出SRBOn-2。輸出端子OUTB連接到下一行(第 η行)移位寄存器電路SRn的輸入端子SB，由此，從輸出端子OUTB輸出的移位寄存器輸出 SRBOn-I被輸入到移位寄存器電路Sfoi。輸出端子OUTB經(jīng)由緩沖器，連接到本行(第(n_l) 行)的柵極線12，由此，在柵極線12供給柵極信號&1-1。在第(n-1)行的閂鎖電路CSLn-I輸入從控制電路50(參照圖1)輸出的極性信號 CMIl和下一行(第η行)的移位寄存器輸出SRBOn。閂鎖電路CSLn-I的輸出端子OUT連接到本行(第(n-1)行)的CS總線15，由此，從輸出端子OUT輸出的CS信號CSOUTn-I被輸入到本行的CS總線15。在第η行的移位寄存器電路Sfoi中，在時鐘端子CK輸入從控制電路50 (參照圖 1)輸出的柵極時鐘GCK2，在輸入端子SB，作為移位寄存器電路Sfoi的置位信號，輸入前一行(第(n-1)行)的移位寄存器輸出SRBOn-Ι。輸出端子OUTB連接到下一行(第(n+1) 行)的移位寄存器電路Sfoi+Ι的輸入端子SB，由此，從輸出端子OUTB輸出的移位寄存器輸出SRBOn被輸入到移位寄存器電路Sfoi+Ι。輸出端子OUTB經(jīng)由緩沖器，連接到本行(第η 行)的柵極線12，由此，在柵極線12供給柵極信號線&1。另外，輸出端子OUTB連接到前一行(第(n-1)行)的閂鎖電路CSLn-I的時鐘端子CK，由此，移位寄存器電路Sfoi的輸出信號SRBOn被輸入到閂鎖電路CSLn-I。在第η行的閂鎖電路CSLn輸入從控制電路50 (參照圖1)輸出的極性信號CMI2 和下一行(第(n+1)行)的移位寄存器輸出SRBOn+Ι。閂鎖電路CSLn的輸出端子OUT連接到本行(第η行)的CS總線15，由此，從輸出端子OUT輸出的CS信號CSOUTn被輸入到本行的CS總線15。在第(n+1)行的移位寄存器電路Sfoi+1中，在時鐘端子CK輸入從控制電路50 (參照圖1)輸出的柵極時鐘GCK1，在輸入端子SB，作為移位寄存器電路Sfoi+Ι的置位信號，輸入前一行(第η行)的移位寄存器輸出SRBOn。輸出端子OUTB連接到下一行(第(n+2) 行的移位寄存器電路Sfoi+2的輸入端子SB，由此，從輸出端子OUTB輸出的移位寄存器輸出 SRBOn+Ι被輸入到移位寄存器電路Sfoi+2。輸出端子OUTB經(jīng)由緩沖器連接到本行(第(n+1) 行)的柵極線12，由此，在柵極線12供給柵極信號線&1+1。另外，輸出端子OUTB連接到前一行(第η行)的閂鎖電路CSLn的時鐘端子CK，由此，移位寄存器電路Sfoi+Ι的輸出信號 SRBOn+1被輸入到閂鎖電路CSLn。在第(n+1)行的閂鎖電路CSLn+1輸入從控制電路50(參照圖1)輸出的極性信號 CMIl和下一行(第(n+2)行)的移位寄存器輸出SRBOn+2。閂鎖電路CSLn+1的輸出OUTB連接到本行(第(n+1)行)的CS總線15，由此，從輸出端子OUTB輸出的CS信號CSOUTn+1 被輸入到本行的CS總線15。圖22是表示在本實施例4中的移位寄存器電路SR和D閂鎖電路CSL中輸入輸出的各種信號的波形的時序圖。如該圖所示，在初始時，成為與上述實施例3相同的波形。即， 在閂鎖電路CSLn中，輸出信號CSOUTn，在從移位寄存器電路Sfoi輸入有效的信號的期間，由于根據(jù)極性信號CMI2的電位變化切換電位，所以固定為高電平。另外，在相鄰的第(n-1) 行、第(n+1)行中，輸出信號CSOUTn-1、CSOUTn+1由于根據(jù)極性信號CMIl的電位變化切換電位，所以固定為低電平。由此，電源剛剛投入后的不定狀態(tài)(圖22的斜線部分)被消除， 在顯示視頻的最初幀(第1幀)開始的時刻，能夠?qū)S信號的電位固定為高電平或者低電平。由此，能夠消除電源投入后且第1幀開始前的顯示不理想狀況。關(guān)于第1、第2幀的動作由于與上述實施例3相同，所以省略說明。根據(jù)圖22表示的動作，通過與各行對應(yīng)的閂鎖電路CSL1、CSL2、CSL3、……，在包括第1幀的所有幀中，以使本行的柵極信號下降的時刻(TFT13從接通斷切換為切斷的時刻)的CS信號的電位在相鄰的行中相互不同的方式，輸出該CS信號。由此，在IH反轉(zhuǎn)驅(qū)動的液晶顯示裝置中，能夠?qū)λ械膸?，使CS總線驅(qū)動電路40合理地動作。(實施例5)圖23是表示本實施例5的液晶顯示裝置1的結(jié)構(gòu)的框圖。在該液晶顯示裝置中， 一體形成柵極線驅(qū)動電路30和CS總線驅(qū)動電路40，并且在CS總線驅(qū)動電路40中輸入 AONB信號(全ON信號，同時選擇用信號)和極性信號CMI。以下說明具體的結(jié)構(gòu)。在第(n-1)行的移位寄存器電路Sfoi-I中，在時鐘端子CK輸入從控制電路50 (參照圖1)輸出的柵極時鐘GCK1，在輸入端子SB，作為移位寄存器電路Sfoi-I的置位信號，輸入前一行(第(n-幻行)的移位寄存器輸出SRBOn-2。輸出端子OUTB連接到下一行(第η 行)的移位寄存器電路Sfoi的輸入端子SB，由此，從輸出端子OUTB輸出的移位寄存器輸出 SRBOn-I被輸入到移位寄存器電路Sfoi。輸出端子M連接到NOR電路(第二邏輯電路)的一個端子，在NOR電路的另一個端子輸入AONB信號。NOR電路的輸出端子經(jīng)由反相器，連接到本行(第(n-1)行)的閂鎖電路CSLn-I的時鐘端子CK，由此，將移位寄存器電路Sfoi-I 內(nèi)部的信號CSfoi-I (內(nèi)部信號Mn-1)(控制信號)或者AONB信號輸入到閂鎖電路CSLn-1。另外，將前一行(第(n-2)行)的移位寄存器輸出SRBOn-2，輸入到移位寄存器電路Sfoi-I，并且輸入到NOR電路(第一邏輯電路)的一方。在NOR電路的另一方中輸入AONB 信號，NOR電路的輸出經(jīng)由緩沖器，作為柵極信號&1-1被輸出到本行(第(n-1)行)的柵極線12。另外，在移位寄存器電路Sfoi-I中輸入INITB信號(初始化用信號)。在第(n-1)行的閂鎖電路CSLn-I輸入從控制電路50(參照圖1)輸出的極性信號 CMI、N0R電路的輸出(移位寄存器電路Sfoi-I的內(nèi)部信號Mn-I (信號CSfoi-I)或者AONB信號)。閂鎖電路CSLn-I輸出端子OUT連接到本行(第(n-1)行)的CS總線15，由此，從輸出端子OUT輸出的CS信號CSOUTn-I被輸入到本行的CS總線15。在第η行的移位寄存器電路Sfoi中，在時鐘端子CK輸入從控制電路50 (參照圖 1)輸出的柵極時鐘GCK2，在輸入端子SB，作為移位寄存器電路Sfoi的置位信號，輸入前一行(第(n-1)行)的移位寄存器輸出SRBOn-Ι。輸出端子OUTB連接到下一行(第(n+1) 行)的移位寄存器電路Sfoi+Ι的輸入端子SB，由此，從輸出端子OUTB輸出的移位寄存器輸
25出SRBOn被輸入到移位寄存器電路Sfoi+Ι。輸出端子M連接到NOR電路(第二邏輯電路) 的一個端子，在NOR電路的另一個端子輸入AONB信號。NOR電路的輸出端子經(jīng)由反相器，連接到本行(第η行)的閂鎖電路CSLn的時鐘端子CK，由此，移位寄存器電路Sfoi的內(nèi)部信號Mn (信號CSfoi)(控制信號)或者AONB信號被輸入到閂鎖電路CSLn。另外，將前一行(第(n-1)行)的移位寄存器輸出SRBOn-Ι，輸入到移位寄存器電路Sfoi，并輸入到NOR電路(第一邏輯電路)的一方。在NOR電路的另一方中輸入AONB信號，NOR電路的輸出經(jīng)由緩沖器，作為柵極信號被輸出到本行(第η行)的柵極線12。 另外，在移位寄存器電路Sfoi中輸入miTB信號(初始化用信號)。在第η行的閂鎖電路CSLn輸入從控制電路50 (參照圖1)輸出的極性信號CMI、 NOR電路的輸出(移位寄存器電路Sfoi的內(nèi)部信號Mn(信號CSfoi)或者AONB信號)。閂鎖電路CSLn輸出端子OUT連接到本行(第η行)的CS總線15，由此，從輸出端子OUT輸出的 CS信號CSOUTn被輸入到本行的CS總線15。在第(n+1)行的移位寄存器電路Sfoi+1中，在時鐘端子CK輸入從控制電路50 (參照圖1)輸出的柵極時鐘GCK1，在輸入端子SB，作為移位寄存器電路Sfoi+Ι的置位信號，輸入前一行(第η行)的移位寄存器輸出SRBOn。輸出端子OUTB連接到下一行(第(n+2) 行)的移位寄存器電路Sfoi+2的輸入端子SB，由此，從輸出端子OUTB輸出的移位寄存器輸出SRBOn+Ι被輸入到移位寄存器電路Sfoi+2。輸出端子M連接到NOR電路的一個端子，在 NOR電路的另一個端子輸入AONB信號。NOR電路的輸出端子經(jīng)由反相器，連接到本行(第 (n+1)行)的閂鎖電路CSLn+Ι的時鐘端子CK，由此，將移位寄存器電路Sfoi+Ι的內(nèi)部信號 Mn+1 (信號CSfoi+1)(控制信號)或者AONB信號輸入到閂鎖電路CSLn+1。另外，將前一行(第η行)的移位寄存器輸出SRBOn，輸入到移位寄存器電路 Sto+1，并輸入到NOR電路(第一邏輯電路)的一方。在NOR電路的另一方中輸入AONB信號，NOR電路的輸出經(jīng)由緩沖器，作為柵極信號&1+1輸出到本行(第(n+1)行)的柵極線 12。另外，在移位寄存器電路Sfoi+Ι中輸入INITB信號(初始化用信號)。在第(n+1)行的閂鎖電路CSLn+1輸入從控制電路50(參照圖1)輸出的極性信號 CMI、N0R電路的輸出(移位寄存器電路Sfoi+Ι的內(nèi)部信號Mn+1 (信號CSfoi+Ι)或者AONB信號)。閂鎖電路CSLn+Ι輸出端子OUT連接到本行(第(n+1)行)的CS總線15，由此，從輸出端子OUT輸出的CS信號CS0UTn+l被輸入到本行的CS總線15。移位寄存器電路SR的結(jié)構(gòu)與圖5所示的實施例1相同，其動作成為圖6表示的波形。在這里省略其說明。另外，閂鎖電路CSLn的具體結(jié)構(gòu)與圖7和圖8相同。在具有這種結(jié)構(gòu)的實施例5的液晶顯示裝置1中，在初始時，通過AONB信號成為有效，所有柵極線成為有效，并且將CS總線驅(qū)動電路的各R鎖電路CSL初始化。圖M是表示在移位寄存器電路SR和D閂鎖電路CSL中輸入輸出的各種信號的波形的時序圖。使用該圖，說明初始動作。在液晶顯示裝置1的電源投入后的初始狀態(tài)(初始時)下，將時鐘GCK1B、GCK2B、 極性信號CMI設(shè)定為低電平，將AON信號設(shè)定為高電平。具體地講，當投入液晶顯示裝置1 的電源時，從控制電路50(參照圖1)輸出GSPB等控制信號，根據(jù)這些信號，輸出低電平的 GCK1B、GCK2B、CMI和高電平的Α0Ν。同時，將GSPB輸入到初級(第0行)的移位寄存器電路 SRO。
由此，在各行中，在與各柵極線12連接的各NOR電路中，從對應(yīng)的移位寄存器電路輸入高電平的移位寄存器輸出SRBO和高電平的AON信號，由此，將高電平的柵極信號G供給到各柵極線12，全部柵極線12成為有效。這里，例如通過在各源極線供給相對電極電位 Vcom,能夠在初始狀態(tài)下將所有像素電極的電位固定為Vcom。另外，在各行中，在與各閂鎖電路CSL連接的各NOR電路中，從對應(yīng)的移位寄存器電路輸入高電平的內(nèi)部信號M和高電平的AON信號，由此，根據(jù)低電平的CMI，將CS信號 CSOUT固定為低電平(參照圖8)。由此，電源剛剛投入后的不定狀態(tài)(圖M的斜線部)被消除，在顯示視頻的最初幀(第1幀)開始的時刻，能夠?qū)S信號的電位固定為一方(在圖M的例子中是低電平)。由此，能夠消除電源投入后且第1幀開始前的顯示不理想狀況。在上述顯示驅(qū)動電路中，也可以采用上述保持對象信號的電位電平在顯示視頻的最初垂直掃描期間之前為一定的結(jié)構(gòu)。在上述顯示驅(qū)動電路中，也可以采用上述保持對象信號在顯示視頻的最初垂直掃描期間之前是正極性或者負極性，在該垂直掃描期間以后與各行的水平掃描期間同步地進行反轉(zhuǎn)極性的結(jié)構(gòu)。在上述顯示驅(qū)動電路中，也可以采用在供給到與和本級對應(yīng)的像素連接的掃描信號線的掃描信號剛剛從有效成為無效后，且在下一級移位寄存器中生成的上述控制信號為有效的期間，輸入到與下一級對應(yīng)的保持電路的上述保持對象信號的電位發(fā)生變化的結(jié)構(gòu)。由此，在進行線反轉(zhuǎn)驅(qū)動的情況下，由于即使在第1幀中也能夠合理地生成保持電容配線信號，所以能夠消除在第1幀的每1行中發(fā)生偏差。在上述顯示驅(qū)動電路中，也可以采用當在本級移位寄存器中生成的控制信號變?yōu)橛行r，與本級對應(yīng)的保持電路獲取上述保持對象信號并將其保持，將本級移位寄存器的輸出信號作為掃描信號供給到與和本級對應(yīng)的像素連接的掃描信號線，并將與本級對應(yīng)的保持電路的輸出作為上述保持電容配線信號，供給到與和本級之前的前一級對應(yīng)的像素的像素電極形成電容的保持電容配線的結(jié)構(gòu)。在上述顯示驅(qū)動電路中，也可以采用在本級移位寄存器中生成的控制信號，在本級移位寄存器的內(nèi)部，基于對本級移位寄存器進行置位的前一級移位寄存器的輸出信號和對本級移位寄存器進行復(fù)位的本級移位寄存器的輸出信號生成的結(jié)構(gòu)。在上述顯示驅(qū)動電路中，也可以采用在本級移位寄存器中生成的控制信號，在從使本級移位寄存器的動作開始的前一級移位寄存器的輸出信號被輸入到本級移位寄存器， 至使本級移位寄存器的動作結(jié)束的復(fù)位信號被輸入到本級移位寄存器為止的期間，是有效的結(jié)構(gòu)。在上述顯示驅(qū)動電路中，也可以采用上述保持對象信號，在顯示視頻的最初的垂直掃描期間之前是正極性或負極性的，在該垂直掃描期間以后與垂直掃描期間同步地進行極性反轉(zhuǎn)的結(jié)構(gòu)。由此，在幀反轉(zhuǎn)驅(qū)動的情況下，能夠合理地生成保持電容配線信號。在上述顯示驅(qū)動電路中，也可以采用在顯示視頻的最初的垂直掃描期間之前，在與相鄰的像素行中的一行對應(yīng)的保持電路輸入正極性的上述保持對象信號，在與另一行對應(yīng)的保持電路輸入負極性的上述保持對象信號的結(jié)構(gòu)。
在上述顯示驅(qū)動電路中，也可以采用輸入到多個保持電路的保持對象信號的相位與輸入到其它多個保持電路的保持對象信號的相位相互不同的結(jié)構(gòu)。在上述顯示驅(qū)動電路中，也可以采用在與相鄰的行對應(yīng)的兩個保持電路中，在一個保持電路輸入第一保持對象信號，在另一個保持電路輸入相位與該第一保持對象信號的相位不同的第二保持對象信號的結(jié)構(gòu)。在上述顯示驅(qū)動電路中，也可以采用在本級移位寄存器中生成的上述控制信號， 是本級移位寄存器的輸出信號，本級移位寄存器的輸出信號，被輸入到后一級移位寄存器和本級保持電路的結(jié)構(gòu)。在上述顯示驅(qū)動電路中，也可以采用同時選擇多條掃描信號線的同時選擇用信號和本級移位寄存器的輸出信號輸入到與本級對應(yīng)的第一邏輯電路，該第一邏輯電路的輸出作為掃描信號供給到與和本級對應(yīng)的像素連接的掃描信號線，上述同時選擇用信號和在下一級移位寄存器中生成的控制信號輸入到與本級對應(yīng)的第二邏輯電路，該第二邏輯電路的輸出作為上述保持電容配線信號，供給到與和本級對應(yīng)的上述像素的像素電極形成電容的保持電容配線的結(jié)構(gòu)。在上述顯示驅(qū)動電路中，也可以采用上述控制信號在本級移位寄存器中生成，作為掃描信號被供給到與和下一級對應(yīng)的像素連接的掃描信號線，并且被供給到本級保持電路的結(jié)構(gòu)。例如，在上述移位寄存器電路設(shè)置在上述顯示面板的一側(cè)，上述保持電路設(shè)置在上述顯示面板的另一側(cè)的結(jié)構(gòu)，即，在將上述顯示面板的顯示區(qū)域夾在中間設(shè)置上述移位寄存器和上述保持電路的結(jié)構(gòu)中，在應(yīng)用了上述顯示驅(qū)動電路的結(jié)構(gòu)的情況下，由于輸入上述控制信號，所以不需要設(shè)置另外的控制信號線，因此能夠提高顯示面板的開口率。在上述顯示驅(qū)動電路中，上述各保持電路可以采用構(gòu)成為D閂鎖電路或者存儲器電路的結(jié)構(gòu)。本發(fā)明的顯示裝置的特征是具有上述任一個顯示驅(qū)動電路和上述顯示面板。另外，本發(fā)明的顯示裝置優(yōu)選是液晶顯示裝置。產(chǎn)業(yè)上的可利用性本發(fā)明能夠特別適宜應(yīng)用于有源矩陣型液晶顯示裝置的驅(qū)動。符號的說明1液晶顯示裝置(顯示裝置)10液晶顯示面板(顯示面板)11源極總線(數(shù)據(jù)信號線)12柵極線(掃描信號線)13TFT (開關(guān)元件)14像素電極15CS總線(保持電容配線)20源極總線驅(qū)動電路(數(shù)據(jù)信號線驅(qū)動電路)30柵極線驅(qū)動電路(掃描信號線驅(qū)動電路)40CS總線驅(qū)動電路(保持電容配線驅(qū)動電路)50控制電路(控制電路)
CSL閂鎖電路(保持電路、保持電容配線驅(qū)動電路)SR移位寄存器電路NOR NOR電路(第一邏輯電路、第二邏輯電路)
權(quán)利要求
1.一種顯示驅(qū)動電路，其特征在于其驅(qū)動設(shè)置有與像素所含的像素電極形成電容的保持電容配線的顯示面板，該顯示驅(qū)動電路具有包含與多條掃描信號線的各條對應(yīng)設(shè)置的多級的移位寄存器，與所述移位寄存器的各級對應(yīng)地各設(shè)置一個保持電路，并在各保持電路輸入保持對象信號，當在所述移位寄存器的一級中生成的控制信號變?yōu)橛行r，與該級對應(yīng)的保持電路獲取所述保持對象信號并將其保持，將一個保持電路的輸出作為保持電容配線信號，供給到一條保持電容配線，在所述移位寄存器的各級中生成的控制信號，在顯示視頻的最初的垂直掃描期間之前成為有效。
2.如權(quán)利要求1所述的顯示驅(qū)動電路，其特征在于所述保持對象信號的電位電平，在顯示視頻的最初的垂直掃描期間之前是一定的。
3.如權(quán)利要求1或2所述的顯示驅(qū)動電路，其特征在于所述保持對象信號，在顯示視頻的最初的垂直掃描期間之前是正極性或者負極性的， 在該垂直掃描期間以后與各行的水平掃描期間同步地進行極性反轉(zhuǎn)。
4.如權(quán)利要求1至3中任一項所述的顯示驅(qū)動電路，其特征在于在供給到與和本級對應(yīng)的像素連接的掃描信號線的掃描信號剛從有效變?yōu)闊o效后，且在下一級移位寄存器中生成的所述控制信號為有效的期間，輸入到與下一級對應(yīng)的保持電路的所述保持對象信號的電位發(fā)生變化。
5.如權(quán)利要求1至4中任一項所述的顯示驅(qū)動電路，其特征在于當在本級移位寄存器中生成的控制信號變?yōu)橛行r，與本級對應(yīng)的保持電路獲取所述保持對象信號并將其保持，將本級移位寄存器的輸出信號作為掃描信號供給到與和本級對應(yīng)的像素連接的掃描信號線，并將與本級對應(yīng)的保持電路的輸出作為所述保持電容配線信號，供給到與和本級之前的前一級對應(yīng)的像素的像素電極形成電容的保持電容配線。
6.如權(quán)利要求1至5中任一項所述的顯示驅(qū)動電路，其特征在于在本級移位寄存器中生成的控制信號，在本級移位寄存器的內(nèi)部，基于對本級移位寄存器進行置位的前一級移位寄存器的輸出信號和對本級移位寄存器進行復(fù)位的本級移位寄存器的輸出信號生成。
7.如權(quán)利要求1所述的顯示驅(qū)動電路，其特征在于在本級移位寄存器中生成的控制信號，在從使本級移位寄存器的動作開始的前一級移位寄存器的輸出信號被輸入到本級移位寄存器，至使本級移位寄存器的動作結(jié)束的復(fù)位信號被輸入到本級移位寄存器為止的期間，是有效的。
8.如權(quán)利要求1所述的顯示驅(qū)動電路，其特征在于所述保持對象信號，在顯示視頻的最初的垂直掃描期間之前是正極性或負極性的，在該垂直掃描期間以后與垂直掃描期間同步地進行極性反轉(zhuǎn)。
9.如權(quán)利要求1所述的顯示驅(qū)動電路，其特征在于在顯示視頻的最初的垂直掃描期間之前，在與相鄰的像素行中的一行對應(yīng)的保持電路輸入正極性的所述保持對象信號，在與另一行對應(yīng)的保持電路輸入負極性的所述保持對象信號。
10.如權(quán)利要求9所述的顯示驅(qū)動電路，其特征在于輸入到多個保持電路的保持對象信號的相位與輸入到其它多個保持電路的保持對象信號的相位相互不同。
11.如權(quán)利要求9所述的顯示驅(qū)動電路，其特征在于在與相鄰的行對應(yīng)的兩個保持電路中，在一個保持電路輸入第一保持對象信號，在另一個保持電路輸入相位與該第一保持對象信號的相位不同的第二保持對象信號。
12.如權(quán)利要求8至11中任一項所述的顯示驅(qū)動電路，其特征在于在本級移位寄存器中生成的所述控制信號，是本級移位寄存器的輸出信號，本級移位寄存器的輸出信號，被輸入到后一級移位寄存器和本級保持電路。
13.如權(quán)利要求1所述的顯示驅(qū)動電路，其特征在于同時選擇多條掃描信號線的同時選擇用信號和本級移位寄存器的輸出信號輸入到與本級對應(yīng)的第一邏輯電路，該第一邏輯電路的輸出作為掃描信號供給到與和本級對應(yīng)的像素連接的掃描信號線，所述同時選擇用信號和在下一級移位寄存器中生成的控制信號輸入到與本級對應(yīng)的第二邏輯電路，該第二邏輯電路的輸出作為所述保持電容配線信號，供給到與和本級對應(yīng)的所述像素的像素電極形成電容的保持電容配線。
14.如權(quán)利要求1所述的顯示驅(qū)動電路，其特征在于所述控制信號在本級移位寄存器中生成，作為掃描信號被供給到與和下一級對應(yīng)的像素連接的掃描信號線，并且被供給到本級保持電路。
15.如權(quán)利要求1至14中任一項所述的顯示驅(qū)動電路，其特征在于所述各保持電路構(gòu)成為D閂鎖電路或者存儲器電路。
16.一種顯示裝置，其特征在于具有權(quán)利要求1至15中任一項所述的顯示驅(qū)動電路和所述顯示面板。
17.—種顯示驅(qū)動方法，其特征在于驅(qū)動顯示面板，該顯示面板具有包含與多條掃描信號線的各條對應(yīng)設(shè)置的多級的移位寄存器且設(shè)置有與像素所含的像素電極形成電容的保持電容配線，在與所述移位寄存器的各級對應(yīng)設(shè)置的保持電路輸入保持對象信號，當在本級移位寄存器中生成的控制信號變?yōu)橛行r，與本級對應(yīng)的保持電路獲取所述保持對象信號并將其保持，將一個保持電路的輸出作為保持電容配線信號，供給到一條保持電容配線，使在所述移位寄存器的各級中生成的控制信號在顯示視頻的最初的垂直掃描期間之前成為有效。
全文摘要
本發(fā)明是驅(qū)動設(shè)置有CS總線(15)的液晶顯示面板(10)的顯示驅(qū)動電路，具有包含與柵極線(12)的各條對應(yīng)設(shè)置的多級的移位寄存器電路(SR)的移位寄存器(柵極線驅(qū)動電路(30))，與各級移位寄存器電路(SR)對應(yīng)地各設(shè)置一個閂鎖電路(CSL)，并在閂鎖電路(CSL)中輸入極性信號(CMI)，當在移位寄存器電路(SRn)中生成的內(nèi)部信號(Mn)成為有效時，與該級對應(yīng)的閂鎖電路(CSLn)獲取極性信號(CMI)并將其保持，作為CS信號，將閂鎖電路(CSLn)的輸出(CSOUTn)供給到CS總線，在移位寄存器電路(SRn)生成的內(nèi)部信號(Mn)在顯示視頻的最初垂直掃描期間之前成為有效。因此，能夠不增大電路面積地提高電源投入時的顯示品質(zhì)。
文檔編號G02F1/133GK102460553SQ20108002504
公開日2012年5月16日 申請日期2010年2月23日 優(yōu)先權(quán)日2009年6月17日
發(fā)明者佐佐木寧, 古田成, 村上祐一郎, 橫山真 申請人:夏普株式會社