專利名稱：一種用于圖案化集成電路層的微影系統(tǒng)和屏蔽組的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型與形成集成電路(IC)的特征有關(guān)，且特別是有關(guān)于以具有成本效益 的方法在IC中達(dá)成特定特征的次波長分辨率。
背景技術(shù)：
在設(shè)計(jì)集成電路(IC)時(shí)，工程師一般依賴計(jì)算機(jī)仿真工具以助于產(chǎn)生含有個(gè)別 電路組件的概要電路設(shè)計(jì)，其中個(gè)別電路組件電耦接在一起以執(zhí)行特定功能。為于半導(dǎo)體 基板中實(shí)際完成此一基體電路，電路設(shè)計(jì)必須轉(zhuǎn)換為實(shí)體表示或布局，其本身可轉(zhuǎn)移至一 系列模板(例如屏蔽)上，用以連續(xù)圖案化半導(dǎo)體基板表面中或表面上的膜層。計(jì)算機(jī)輔 助設(shè)計(jì)(CAD)工具輔助布局設(shè)計(jì)者將電路設(shè)計(jì)轉(zhuǎn)換為一系列的二維圖案，其將定義IC的組 件層，例如主動(dòng)組件區(qū)、閘極電極、接觸孔、金屬互連等。用于將布局圖案轉(zhuǎn)移至半導(dǎo)體基板表面的一種方法是使用光學(xué)微影(光微影， photolithography)制程，其中所述布局圖案首先轉(zhuǎn)移至一實(shí)體模板上，其接著用以將布局 圖案光學(xué)投影至半導(dǎo)體基板(下稱晶圓)的表面上。在將集成電路布局轉(zhuǎn)移至實(shí)體模板上時(shí)，一般會(huì)針對每一層集成電路層產(chǎn)生一屏 蔽。舉例而言，代表一特定層(例如閘極電極層)的布局圖案的數(shù)據(jù)可輸入至一電子束儀 器中，其將布局圖案寫至一空白屏蔽上；在屏蔽產(chǎn)生后，其用以將布局圖案一次一個(gè)地光學(xué) 投影至許多晶圓上。此一光學(xué)投影是藉由透過屏蔽閃光至晶圓上而進(jìn)行；光學(xué)鏡片及/或 反射鏡(mirrors)可用以將屏蔽影像引導(dǎo)、縮小及/或聚焦在晶圓表面上。在曝光之前，晶 圓先涂覆以一光阻材料屏蔽層，其可抗蝕刻，且因此也稱為光阻。對于二元屏蔽而言，光通過屏蔽的干凈區(qū)域，藉以曝光這些區(qū)域中的光阻涂層。相 對的，光受到二元屏蔽的不透光區(qū)域阻擋，藉以使這些區(qū)域中的光阻涂層未受曝光。當(dāng)光阻 涂層接著在一化學(xué)溶液中顯影時(shí)，即可選擇性移除經(jīng)曝光區(qū)域(對于正光阻而言)或未受 曝光區(qū)域(對于負(fù)光阻而言)。最后的結(jié)果是，晶圓會(huì)被涂以一光阻層，其顯現(xiàn)出一所需圖 案以定義一下方層或一上方層的幾何、特征、線路與形狀。接著分別在處理(例如蝕刻) 所述下方層光阻層或在沉積所述上方層后移除光阻層；這種光微影制程是用以定義各集成 電路層，其一般是針對每一層使用一個(gè)別屏蔽。圖1說明了長度(對數(shù)方式)對年度的關(guān)系圖100。如圖所示，在1996年以前，用 于光微影(以曲線101表示)以于晶圓上定義特征的光波長小于集成電路的最小微影定義 特征尺寸(以曲線102表示)，亦即，直到接近0. 25μπι(最小半線距)技術(shù)節(jié)點(diǎn)為止。在這 段期間，布局圖案的合成以及其自屏蔽轉(zhuǎn)移至晶圓都是相對為直向而具最小扭曲量。舉例 而言，圖2說明了在0. 25 μ m(250nm)技術(shù)節(jié)點(diǎn)處的特征204、205與206，其分別產(chǎn)生于設(shè)計(jì) 階段201、屏蔽階段202與晶圓階段203。在此技術(shù)節(jié)點(diǎn)上，屏蔽僅可包括代表相應(yīng)膜層的 所需布局圖案的幾何形狀。如關(guān)系圖100(圖1)所示，在0. 25μπι技術(shù)節(jié)點(diǎn)之后，最小特征尺寸已漸小于光微 影中所使用的光波長；因此，在最近制造的許多CMOS(互補(bǔ)型金屬氧化物半導(dǎo)體)集成電路
4裝置中，最小特征尺寸(例如晶體管的最小閘極長度Lsnin)即比為定義而進(jìn)行的光微影制 程中所使用的光波長小了許多。在這種次波長光微影方式中，在屏蔽階段202即需要分辨 率增強(qiáng)技術(shù)(RETs)以于晶圓上達(dá)成所需的布局圖案，亦即在晶圓階段203。舉例而言，如圖2所示，在0. 18 μ m(ISOnm)技術(shù)節(jié)點(diǎn)，設(shè)計(jì)特征207 (當(dāng)其僅產(chǎn)生 作為屏蔽特征208時(shí))會(huì)導(dǎo)致定義不佳的晶圓特征210。為了達(dá)到可接受的定義，可使用 分辨率增強(qiáng)技術(shù)(例如規(guī)則式光鄰近校正OPC與模型式0PC)以產(chǎn)生經(jīng)OPC校正的屏蔽特 征209，其接著可用以產(chǎn)生一晶圓特征211。規(guī)則式OPC特征可包括截線(serifs)、錘頭線 (hammerheads)與輔助條(assist bars)。在模型式OPC中，可移動(dòng)設(shè)計(jì)特征的邊緣片段。 在其他OPC方式中，可修飾原始設(shè)計(jì)特征以補(bǔ)償鄰近效應(yīng)。越小的技術(shù)節(jié)點(diǎn)需要在屏蔽階段有更復(fù)雜的布局圖案，舉例而言，在 0. 09 μ m(90nm)及以下的技術(shù)節(jié)點(diǎn)，簡單產(chǎn)生作為屏蔽特征213的設(shè)計(jì)特征212在晶圓階段 203中甚至不被印出。另一種稱為相移(phase shifting)的分辨率增強(qiáng)技術(shù)可用以產(chǎn)生 一相移屏蔽特征214。一般而言，相移增強(qiáng)了微影制程的對比，然在此技術(shù)節(jié)點(diǎn)時(shí)，相移本身 僅可產(chǎn)生定義不佳的晶圓特征216 ；因此，需要OPC與相移分辨率增強(qiáng)技術(shù)的組合以產(chǎn)生特 征215，其接著可產(chǎn)生忠于設(shè)計(jì)特征212的晶圓特征217。顯然，這種復(fù)雜的分辨率增強(qiáng)技術(shù)可使次波長分辨率成為可能，但會(huì)增加設(shè)計(jì)與 制造(例如光微影)成本。不幸的是，由于在光波長與技術(shù)改良的最小特征尺寸之間的差 距會(huì)隨著時(shí)間增加，可預(yù)期到這種成本會(huì)隨著集成電路技術(shù)的每一個(gè)新世代而明顯增加。因此需要一種可利用具有成本效益的方式來提供良好次波長特征定義的技術(shù)。

實(shí)用新型內(nèi)容為了解決上述技術(shù)問題，本實(shí)用新型提供了一種用于一微影制程以圖案化多重屏 蔽層的屏蔽組，所述多重屏蔽層用于圖案化一集成電路層，所述的屏蔽組包括一第一屏蔽，僅用于定義一第一屏蔽層中的微細(xì)線路特征，其中每一微細(xì)線路特 征具有小于用以定義所述的微細(xì)線路特征的一光波長的一維度；一第二屏蔽，用于移除或標(biāo)定所述微細(xì)線路特征的移除部分，其中所述的第二屏 蔽包括膨脹的特征，每一膨脹的特征與一所需布局的一布局特征相對應(yīng)，其僅沿著所述的 布局特征的一臨界維度的方向擴(kuò)展，且其中所述的所需布局中的至少一布局特征包括一微 細(xì)線路特征與一粗略特征；及一第三屏蔽，用于在一第二屏蔽層中定義所述的集成電路層的多個(gè)粗略特征，所 述的第二屏蔽層形成于一圖案化的第一屏蔽層上，其中至少一粗略特征被形成，以連接兩 個(gè)微細(xì)線路特征，其特征在于，每一布局特征被擴(kuò)展1/2膨脹值的一數(shù)量，其中T 彡 1/2 膨脹值彡 Pmin-Fmin-T其中T為一屏蔽錯(cuò)準(zhǔn)容限，Pmin為所述的所需布局的一最小線距，且Fmin為所述 的臨界維度。進(jìn)一步地，上述屏蔽組還可具有以下特點(diǎn)所述多個(gè)粗略特征從所述的所需布局中利用一收縮/成長操作而得出，每一粗略 特征僅被收縮/成長于與所述的微細(xì)線路特征的一臨界維度正交的方向。[0021]進(jìn)一步地，上述屏蔽組還可具有以下特點(diǎn)所述的第一屏蔽包括相移區(qū)域。進(jìn)一步地，上述屏蔽組還可具有以下特點(diǎn)所述的第三屏蔽根據(jù)特定粗略特征的一尺寸與一形狀而使用一或多次分辨率增 強(qiáng)技術(shù)來制造。為了解決上述技術(shù)問題，本實(shí)用新型還提供了一種用于圖案化一集成電路層的微 影系統(tǒng)，所述的微影系統(tǒng)包括一光源 ’及—屏蔽組，用于使用所述的光源圖案化多重屏蔽層，所述的屏蔽組包括一第一屏蔽，僅用于定義一第一屏蔽層中的微細(xì)線路特征，其中每一微細(xì)線路特 征具有小于一光波長的一維度，且其中一微細(xì)線路圖案的一線距小于或等于所述的波長， 所述的微細(xì)線路圖案包括一組所述微細(xì)線路特征；一第二屏蔽，用于移除或標(biāo)定所述的微細(xì)線路特征的移除部分，其中所述的第二 屏蔽包括膨脹的特征，每一膨脹的特征與一所需布局的一布局特征相對應(yīng)，其僅沿著所述 的布局特征的一臨界維度的方向擴(kuò)展，且其中所述的所需布局中的至少一布局特征包括一 微細(xì)線路特征與一粗略特征；及一第三屏蔽，用于在一第二屏蔽層中定義所述的集成電路層的多個(gè)粗略特征，所 述的第二屏蔽層形成于一圖案化的第一屏蔽層上，其中至少一粗略特征被定義以連接兩個(gè) 微細(xì)線路特征，其特征在于，每一布局特征被擴(kuò)展1/2膨脹值的一數(shù)量，其中T 彡 1/2 膨脹值彡 Pmin-Fmin-T其中T為一屏蔽錯(cuò)準(zhǔn)容限，Pmin為所述的所需布局的一最小線距，且Fmin為所述 的臨界維度。進(jìn)一步地，上述微影系統(tǒng)還可具有以下特點(diǎn)所述多個(gè)粗略特征從所述的所需布局中利用一收縮/成長操作而得出，每一粗略 特征僅被收縮/成長于與所述的微細(xì)線路特征的一臨界維度正交的方向。進(jìn)一步地，上述微影系統(tǒng)還可具有以下特點(diǎn)所述的第一屏蔽包括相移區(qū)域。進(jìn)一步地，上述微影系統(tǒng)還可具有以下特點(diǎn)所述的第三屏蔽根據(jù)特定粗略特征的一尺寸與一形狀而使用一或多次分辨率增 強(qiáng)技術(shù)來制造。為了解決上述技術(shù)問題，本實(shí)用新型還提供了一種用于一微影制程以圖案化多重 屏蔽層的屏蔽組，所述的多重屏蔽層用于圖案化一集成電路層，所述的屏蔽組包括一第一屏蔽，用于移除或標(biāo)定一第一屏蔽層中定義的微細(xì)線路特征的移除部分， 其中所述的第一屏蔽包括膨脹的特征，每一膨脹的特征與一所需布局的一布局特征相對 應(yīng)，其僅沿著所述的布局特征的一臨界維度的方向擴(kuò)展；及一第二屏蔽，用于在一第二屏蔽層中定義所述的電路設(shè)計(jì)的多個(gè)粗略特征，所述 的第二屏蔽層形成于一圖案化的第一屏蔽層上，所述的圖案化的第一屏蔽層使用所述的第 一屏蔽至少部份從所述的第一屏蔽層的曝光而產(chǎn)生，其中至少一個(gè)粗略特征被定義以連接
6兩個(gè)微細(xì)線路特征，其特征在于，每一布局特征被擴(kuò)展1/2膨脹值的一數(shù)量，其中T ≤ 1/2 膨脹值≤ Pmin-Fmin-T其中T為一屏蔽錯(cuò)準(zhǔn)容限，Pmin為所述的所需布局的一最小線距，且Fmin為所述 的臨界維度。進(jìn)一步地，上述屏蔽組還可具有以下特點(diǎn)所述多個(gè)粗略特征從所述的所需布局中利用一收縮/成長操作而得出，每一粗略 特征僅被收縮/成長于與所述的微細(xì)線路特征的一臨界維度正交的方向。可使用晶圓表面上的多重屏蔽與多重屏蔽層而以較佳設(shè)計(jì)保真度來圖案化單一 集成電路層。在一實(shí)施例中，可使用以一或多次分辨率增強(qiáng)技術(shù)(RETs)所產(chǎn)生的第一屏蔽 而在晶圓表面上的第一屏蔽層中定義一或多個(gè)幾何規(guī)則微細(xì)線路特征。特別是，在第一屏 蔽層中所定義的每一個(gè)特征都是次波長的(亦即特征的寬度小于用以形成此特征的光波 長)，且因而稱為微細(xì)線路特征。此外，每一個(gè)微細(xì)線路特征圖案的線距(線寬與間隔寬的 和)都小于或等于此波長。各微細(xì)線路圖案中的線路具有實(shí)質(zhì)上相同的寬度；在各微細(xì)線 路圖案內(nèi)的間隔可具有、或不具有與線路寬度相等的寬度。因?yàn)榈谝黄帘蝺H定義微細(xì)線路 特征，其可用于定義(至少部分定義)多種裝置中的相同集成電路層(例如不同集成電路 設(shè)計(jì)的間極電極層)。因此，雖然其成本會(huì)因?yàn)槭褂靡换蚨啻畏直媛试鰪?qiáng)技術(shù)而提高，但每 一個(gè)集成電路設(shè)計(jì)的屏蔽成本可低于傳統(tǒng)中僅使用單一屏蔽來完全定義一集成電路層者。接著利用一第二屏蔽移除非執(zhí)行電路設(shè)計(jì)所需的微細(xì)線路圖案的特征。就正光阻 而言，第二屏蔽另外曝光了未保留微細(xì)線路的區(qū)域，且保護(hù)了利用第一屏蔽所定義的微細(xì) 線路特征的任何所需特征。在此第二屏蔽上特征的最小側(cè)向維度可大于微細(xì)線路圖案的線 距，其明顯大于微細(xì)線路特征的寬度，因而產(chǎn)生第二屏蔽所需的分辨率增強(qiáng)技術(shù)(如果有 的話)的次數(shù)較少。故，第二屏蔽的成本實(shí)質(zhì)上低于以單一屏蔽定義集成電路層的成本。有利的是，藉由擷取集成電路層的所需布局、并接著僅于沿著此布局特征的臨界 維度(例如一微細(xì)線路部分的寬度)方向中擴(kuò)展所需布局中的各布局特征，即可自動(dòng)產(chǎn) 生第二屏蔽。注意在所述布局特征中的至少一個(gè)布局特征包括一微細(xì)線路特征與一粗略特 征。在一實(shí)施例中，各布局特征的擴(kuò)展量為膨脹值/2 (Bloat/2)，其中T ≤ Bloat/2 ≤ Pmin-Fmin-T且其中T為屏蔽錯(cuò)準(zhǔn)容限，Pmin為所述所需布局的最小線距，而Fmin為所述臨界 維度。在一實(shí)施例中，第二屏蔽的設(shè)計(jì)是利用電子設(shè)計(jì)自動(dòng)化(EDA)工具(或利用計(jì)算機(jī) 或處理器運(yùn)行的其他軟件工具)自動(dòng)產(chǎn)生。在利用第二屏蔽進(jìn)行曝光之后，可經(jīng)由光阻顯影、或光阻顯影與蝕刻結(jié)合(當(dāng)?shù)?一屏蔽層中包含硬屏蔽層時(shí))來圖案化第一屏蔽層。在此時(shí)，圖案化的第一屏蔽層即與集 成電路層的所需微細(xì)線路特征相應(yīng)。接著可使用一第二屏蔽層(例如光阻)以于需要處將第一屏蔽層的微細(xì)線路特征 連接在一起，也可以形成其他的粗略特征。使用一第三屏蔽來曝光第二屏蔽層，此第三屏蔽 上的特征的最小側(cè)向維度大于微細(xì)線路特征的寬度，且也可等于或大于微細(xì)線路圖案的線 距，因而產(chǎn)生第三屏蔽所需的分辨率增強(qiáng)技術(shù)(例如光鄰近校正，如果有的話)的次數(shù)較 少。故，第三屏蔽的成本實(shí)質(zhì)上低于以單一屏蔽定義集成電路層的成本。在此次曝光之后，即可圖案化第二屏蔽層。此時(shí)，可使用由圖案化的第一及第二屏蔽層所形成的復(fù)合屏蔽來圖案化下方的集 成電路層。集成電路圖案化制程可包括集成電路層的等向性或異向性(如果適當(dāng)?shù)脑?蝕 刻；在圖案化集成電路層之后，至少第一與第二屏蔽層的光阻層、以及集成電路組件制造中 不需要的任何其他膜層會(huì)被移除。藉由擷取所需布局、執(zhí)行一收縮程序直到所需布局上的任何微細(xì)線路特征消失為 止、并接著在經(jīng)收縮布局上進(jìn)行一成長程序，即可針對第三屏蔽定義粗略特征，使得任何粗 略特征具有與所需布局上者實(shí)質(zhì)相同的尺寸。在一實(shí)施例中，收縮/成長量至少為所需布 局上微細(xì)線路特征的線距的一半。在一實(shí)施例中，收縮與成長程序僅于與微細(xì)線路特征的 臨界維度(例如寬度)正交的方向中進(jìn)行。上述多重屏蔽與多重屏蔽層是用以于單一集成電路層內(nèi)定義微細(xì)線路圖案與粗 略圖案。有利的是，定義微細(xì)線路圖案與粗略特征的屏蔽本質(zhì)上為錯(cuò)準(zhǔn)容限，藉以避免所產(chǎn) 生的復(fù)合屏蔽或圖案化的集成電路層具有無關(guān)聯(lián)的特征。
圖1說明了在CMOS (互補(bǔ)型金屬氧化物半導(dǎo)體)集成電路制造中所使用的光微影 光波長及最進(jìn)階的集成電路上特征的最小半線距與年份之間的關(guān)系圖；圖2說明了在不同技術(shù)節(jié)點(diǎn)的設(shè)計(jì)特征、屏蔽特征以及印刷晶圓特征(以最小半 線距加以標(biāo)定)；圖3A說明了一種集成電路層的簡單布局設(shè)計(jì)，其包括多個(gè)平行特征；圖3B說明了一種可用于將與圖3A中簡單布局相應(yīng)的線條圖案轉(zhuǎn)移到晶圓上屏蔽 層的屏蔽，其包括位于平行特征任一側(cè)上的相移部；圖3C說明一種幾何規(guī)則的微細(xì)線路圖案，其可利用圖3B的屏蔽而定義在晶圓上 的屏蔽層中；圖3D說明以幾何規(guī)則的微細(xì)線路圖案形成一硬屏蔽層的示例步驟；圖3E說明利用圖3D的制程所形成的硬屏蔽間隔物圖案的平面圖；圖4A說明了一種屏蔽層，其中定義了包括兩種所需微細(xì)線路特征的微細(xì)線路圖 案，其中指示了不需用于執(zhí)行電路設(shè)計(jì)的微細(xì)線路特征的區(qū)域；圖4B說明了一種粗略特征，其可定義于第二屏蔽層中以于需要處將第一屏蔽層 的微細(xì)線路特征連接在一起；圖5A至圖5F說明了一種自動(dòng)產(chǎn)生及使用屏蔽以移除或標(biāo)定微細(xì)線路特征的移除 位置的技術(shù)；圖6說明了使用多重屏蔽與多重屏蔽層技術(shù)來圖案化單一集成電路層的示例步 驟，其具有較佳的設(shè)計(jì)保真度；圖7A、7B、7C與7D說明了使用收縮/成長程序來定義布局的粗略特征的技術(shù)；以 及圖8繪示了一種示例數(shù)字ASIC設(shè)計(jì)流程的簡化表示，其包括示例EDA工具。
具體實(shí)施方式
顯然，對于各集成電路(IC)層而言，許多特征可特征化為具有周期性(或至少是
8半周期性)圖案，此周期性在簡化轉(zhuǎn)移至晶圓上多重屏蔽層的圖案時(shí)可產(chǎn)生有利效果。如 上所述，次波長技術(shù)的屏蔽特征上任何彎曲或角落會(huì)使晶圓上的圖案保真度惡化；因此，在 屏蔽上使用簡化圖案(或?qū)τ谌魏螆D案轉(zhuǎn)移工具而言)可增進(jìn)晶圓上(半)周期性圖案的 優(yōu)化分辨率。舉例而言，在一實(shí)施例中，可使用一第一屏蔽于晶圓表面上的第一屏蔽層中定義 一或多個(gè)幾何規(guī)則微細(xì)線路圖案。特別是，第一屏蔽所定義的每一個(gè)特征為次波長，亦即其 寬度小于用以形成特征的光波長，且因而于本文中稱為微細(xì)線路特征。圖3A說明了一種集成電路層的簡單布局300。舉例而言，布局300的平行特征可 表示形成內(nèi)存數(shù)組的晶體管閘極。圖3B說明了一種屏蔽301，其包括了可放置在平行特征 303任一側(cè)的相移部302 (以不同截面細(xì)線加以表示的0度相移部與180度相移部)，以將與 布局300相應(yīng)的線段圖案轉(zhuǎn)移至晶圓上的第一屏蔽層。有利的是，由于其幾何規(guī)則圖案之 故，屏蔽301可用以(部分)定義多種裝置中相同的集成電路層(例如用于不同集成電路 設(shè)計(jì)的閘極電極層)。因此，雖然屏蔽301的成本因使用一或多次分辨率增強(qiáng)技術(shù)(RETs) 而提高(以下進(jìn)一步說明)，但每一集成電路設(shè)計(jì)的屏蔽成本可低于傳統(tǒng)上使用單一屏蔽 來完全定義集成電路層者。圖3C說明一種微細(xì)線路圖案311的幾何規(guī)則圖案310，其可利用屏蔽301而定義 在晶圓上的第一屏蔽層中。舉例而言，第一屏蔽層可包括光阻、或含有光阻與一或多層下 方層的復(fù)合屏蔽層；當(dāng)圖案化一復(fù)合屏蔽層時(shí)，光阻(頂層)可首先顯影，而下方層(稱為 “硬”屏蔽層)可接著被蝕刻。注意有多種類型的材料都可以用于映屏蔽層，例如硅、二氧 化硅、氮氧化硅、氮化硅、碳化硅、硅化物、非晶碳、鋁、鈦、氮化鈦、氮化鉭、鎢、有機(jī)或無機(jī)基 質(zhì)等；因此，一般而言，第一屏蔽層可指形成在晶圓上、促進(jìn)圖案轉(zhuǎn)移至集成電路層上的任 何單一或復(fù)合層。特別是，各微細(xì)線路特征311具有一最小寬度F，其小于用以形成此特征的光波長 (入)。此外，微細(xì)線路圖案的線距(P)(其可定義為最小寬度F與特征之間的最小間隔的 和)也小于或等于此光波長λ。由于微細(xì)線路圖案310的簡明，屏蔽301可以最小成本于 第一屏蔽層上提供微細(xì)線路特征311的最佳分辨率。注意在屏蔽301中使用相移是一種示例分辨率增強(qiáng)技術(shù)；在其他實(shí)施例中，也可 使用其他的分辨率增強(qiáng)技術(shù)。同時(shí)，也可使用干涉式微影、奈米壓印式微影、或間隔物微影 來將一線條圖案轉(zhuǎn)移至晶圓上的第一屏蔽層上。在干涉式微影中，兩道或更多道的干涉相 干光束產(chǎn)生了由交替的曝光線路與未曝光線路所組成的曝光圖案，其系用于形成光阻屏蔽 層中的線路與間隔。線路與間隔具有的線距P約為λ/2，其中λ為用于干涉微影制程的輻 射波長。線路或間隔的最小特征尺寸可小達(dá)波長的四分之一(λ/4)。奈米壓印式微影則藉 由利用物理模造的機(jī)械變形，從一屏蔽層形成微細(xì)線路特征。圖3D說明一流程圖，其包括了用于利用間隔物微影而在一第一屏蔽層中形成微 細(xì)線路特征的示例步驟；黑色箭頭從步驟指向其于晶圓上對應(yīng)產(chǎn)生的結(jié)構(gòu)。在步驟321中， 在一犧牲硬屏蔽層332 (其形成在另一集成電路層333上)上涂布一光阻層331。在步驟 322中，利用第一屏蔽來曝光光阻層331，接著使其顯影以形成圖案化的光阻331Α。注意此 第一屏蔽可以使用、或不使用一或多次分辨率增強(qiáng)技術(shù)而產(chǎn)生。在步驟323中，對犧牲硬屏 蔽層332進(jìn)行蝕刻以形成圖案化的犧牲硬屏蔽層332Α，并移除圖案化的光阻331Α。在一實(shí)
9施例中，圖案化的犧牲硬屏蔽層332A中的特征寬度可藉由削減(trimming)光阻及/或藉 由過度蝕刻犧牲硬屏蔽層而加以調(diào)整。在步驟324中，在圖案化的犧牲硬屏蔽層332A的上方均勻一致地沉積第一硬屏蔽 層334，例如藉由化學(xué)氣相沉積(CVD)的方式。在步驟325中，對第一硬屏蔽層334進(jìn)行異向 性蝕刻，藉以沿著圖案化的犧牲硬屏蔽層332A的側(cè)壁留下第一硬屏蔽層的“間隔物” 335。 間隔物335的寬度(相對于圖案化的犧牲硬屏蔽層332A而言較為夸大，以更清楚表示間隔 物335)與所沉積的第一硬屏蔽層的厚度相關(guān)，且因此可為次波長維度。在步驟326中，對 圖案化的犧牲硬屏蔽層332A進(jìn)行選擇性移除，以于集成電路層333上一或多個(gè)幾何規(guī)則微 細(xì)線路圖案中形成間隔物335。此時(shí)，可于間隔物335上方形成另一屏蔽層(例如光阻)。 為易于說明，此一額外屏蔽層是特征化為第二屏蔽層的一部分。特別是，各微細(xì)線路特征(間隔物)屬次波長，亦即比其形成用的光波長更窄，且 微細(xì)線路圖案的線距小于或等于此波長。間隔物微影的一項(xiàng)優(yōu)點(diǎn)在于微細(xì)線路特征的寬 度是由沉積層的厚度加以決定，其于整個(gè)晶圓上以及晶圓與晶圓間具有高度均勻性。因此， 間隔物微影可提供比傳統(tǒng)光阻屏蔽層方式更佳的臨界維度(CD)控制。接著利用一第二屏蔽，從第一屏蔽層移除、或至少為移除而標(biāo)定非執(zhí)行電路設(shè)計(jì) 所需的微細(xì)線路特征。第二屏蔽用于曝光不保留微細(xì)線路特征的區(qū)域，且保護(hù)利用第一屏 蔽(或在間隔物微影的例子中，從第一屏蔽所得)所定義的微細(xì)線路特征的任一所需微細(xì) 線路特征。圖4A說明一屏蔽層400，其中定義了進(jìn)行電路設(shè)計(jì)所需的微細(xì)線路圖案，其包括 兩個(gè)所需微細(xì)線路特征401與402。移除區(qū)域410與411 (其涵蓋非進(jìn)行電路設(shè)計(jì)所必 須的微細(xì)線路特征)也繪示于圖4A中。注意微細(xì)線路特征與移出區(qū)域之間的錯(cuò)準(zhǔn)容限 為(P-F)/2 ；因此，舉例而言，微細(xì)線路特征402與移除區(qū)域411之間的錯(cuò)準(zhǔn)容限403為 (P-F)/2。注意相對于間隔物微影而言，步驟325中的異向性蝕刻制程實(shí)際上將沿著圖案化 的犧牲硬屏蔽層332A的每一側(cè)壁產(chǎn)生間隔物335，如圖3E所示。因此，第二屏蔽也可用于 移除微細(xì)線路特征的特征340A及/或特征340B。在一實(shí)施例中，第二屏蔽上特征的最小側(cè)向維度大于微細(xì)線路圖案的線距P，其明 顯大于微細(xì)線路特征的寬度。在另一實(shí)施例中，微細(xì)線路特征是以間隔物微影所形成，在第 二屏蔽上特征的最小側(cè)向維度則明顯小于微細(xì)線路間隔物圖案的線距P，且其具有的寬度 甚至小于在第一屏蔽上者。在任一種情形中，僅需較少次(如果有的話)的分辨率增強(qiáng)技 術(shù)來產(chǎn)生第二屏蔽；因此，第二屏蔽的成本可實(shí)質(zhì)上低于使用單一屏蔽定義集成電路層的 情形。在利用第二屏蔽進(jìn)行曝光之后，可經(jīng)由傳統(tǒng)方法來圖案化第一屏蔽層。舉例而言， 在一實(shí)施例中，若第一屏蔽層僅包括一光阻層，則可使用一光阻顯影步驟來圖案化所述第 一屏蔽層。在另一實(shí)施例中，若第一屏蔽層包括一光阻層(頂層)與一硬屏蔽層(在頂層 下方的一或多層)，則可使用一光阻顯影步驟以及一或多次蝕刻步驟。此時(shí)，可接著在集成電路層上方形成一第二屏蔽層(例如一光阻層)。第二屏蔽 層可用于在需要處連接第一屏蔽層的微細(xì)線路特征，且也可用于形成粗略特征(例如墊 片)?？墒褂靡坏谌帘蝸砥芈兜诙帘螌樱诘谌帘紊系奶卣魉哂械淖钚?cè)向維度大于微細(xì)線路特征的寬度，且其可等于或大于微細(xì)線路圖案的線距P。圖4B說明了一粗略特征420，其可圖案化于第二屏蔽層中，以將微細(xì)線路特征401 與402連接在一起。注意特征移除區(qū)域410與411僅為參考用而加以繪示。相對于一微細(xì) 線路特征而放置的粗略特征的錯(cuò)準(zhǔn)容限為大于或等于最小寬度F，且小于線距P。因此，粗 略特征420相對于微細(xì)線路特征401的錯(cuò)準(zhǔn)容限421為大于或等于最小特征寬度F，且小于 線距P。在一實(shí)施例中，錯(cuò)準(zhǔn)容限421大于或等于最小特征寬度F，且小于半線距(P/2)。參照圖5A至圖5F，其說明了一種用于自動(dòng)產(chǎn)生并利用第二屏蔽的有效技術(shù)。圖5A 說明了一種示例所需布局圖案500，其包括布局特征501、502、503與504。在一實(shí)施例中， 布局圖案500可用于執(zhí)行一內(nèi)存數(shù)組，其包括與圖5A中所示者相同的許多(數(shù)百個(gè)、數(shù)千 個(gè)、數(shù)百萬個(gè))特征。在布局圖案500中，布局特征501與504具有一長度Li，而布局特征502與503具 有一長度L2。在此一實(shí)施例中，每一個(gè)布局特征501-504都具有一微細(xì)線路特征與一非微 細(xì)線路特征(亦即粗略特征)，所述微細(xì)線路特征具有一最小特征尺寸Fmin，而所述非微細(xì) 線路特征具有一墊片特征尺寸Fpad;布局的最小線距Pmin僅為參考而標(biāo)示。注意，在光微 影業(yè)界中，最小特征尺寸Fmin也稱為臨界維度(CD)，單獨(dú)存在的粗略特征(未示于圖中) 其本身并不具有臨界維度，但具有一預(yù)定特征尺寸。布局圖案500可迭放在一第一屏蔽所定義的微細(xì)線路圖案上，或與其對齊。圖5B 說明了一種示例微細(xì)線路圖案，其包括微細(xì)線路特征510、511、512與513。圖5C說明了迭 放在微細(xì)線路特征510、511、512與513上、且與其對齊的布局圖案500。根據(jù)自動(dòng)產(chǎn)生第二屏蔽的構(gòu)想，并參照圖5D可知，布局特征501-504可沿著臨界 維度的各方向(例如箭頭525所示)中擴(kuò)展；根據(jù)一實(shí)施例，擴(kuò)展量為T ( Bloat/2 ( Pmin-Fmin-T其中T為屏蔽錯(cuò)準(zhǔn)容限，其一般是由使用的曝光工具決定(例如低于Fmin的 1/3)。有利的是，擴(kuò)展量為“膨脹量(Bloat)/2”可確實(shí)保護(hù)微細(xì)線路特征的所需部分，并確 保鄰近、不需要的微細(xì)線路特征不會(huì)受到保護(hù)。此外，擴(kuò)展量為“膨脹量/2”可確保顯著的 錯(cuò)準(zhǔn)容限。圖5D中繪示了所產(chǎn)生的經(jīng)膨脹特征521、522、523與524。注意，較佳為，利用第 一屏蔽而對欲與晶圓上微細(xì)線路特征對齊的第二屏蔽進(jìn)行圖案化，使得屏蔽錯(cuò)準(zhǔn)容限T達(dá) 到最小。否則，當(dāng)?shù)诙帘闻c微細(xì)線路特征下方的晶圓上特征對齊時(shí)，T將變?yōu)閮杀洞?。特別是，此一擴(kuò)展量影響了微細(xì)線路特征(藉以產(chǎn)生Fpad+Bloat)與粗略特征 (藉以產(chǎn)生Fmin+Bloat)兩者。注意此一擴(kuò)展量并不影響與臨界維度正交(亦即在水平方 向上，基于布局特征501-504的取向)的任何特征維度，因此，經(jīng)膨脹特征521、522、523與 524分別具有與布局特征501、502、503與504相同的長度。注意擴(kuò)展粗略特征以及微細(xì)線路特征明顯使設(shè)計(jì)復(fù)雜度達(dá)最小，并藉由軟件工具 而促進(jìn)第二屏蔽的自動(dòng)產(chǎn)生。亦即，由EDA軟件工具輔助的一或多個(gè)電路設(shè)計(jì)者可設(shè)計(jì)所 需布局圖案(例如圖5A所示)；為自動(dòng)產(chǎn)生一屏蔽組以進(jìn)行此布局圖案，需要將產(chǎn)生第二 屏蔽所需的步驟(其移除不需要的微細(xì)線路特征及其部分)減至最少。使每一布局特征 擴(kuò)展了“膨脹量/2”即可提供這種優(yōu)勢。具體而言，布局特征的微細(xì)線路特征擴(kuò)展量為“膨 脹量/2”可確實(shí)保護(hù)微細(xì)線路特征的所需部分，而確保相鄰、不需要的微細(xì)線路特征不受保 護(hù)。此外，布局特征的非微細(xì)線路特征擴(kuò)展量為“膨脹量/2”可確保第三屏蔽所定義的粗略
11特征與第二屏蔽所定義的微細(xì)線路特征連接，而與任何合理錯(cuò)準(zhǔn)無關(guān)。亦即，已經(jīng)藉由使用 第二屏蔽而形成的每一個(gè)粗略特征的一部分幾乎可保證利用第三屏蔽所形成的粗略特征 將連接至薄線路特征，其與水平或垂直錯(cuò)準(zhǔn)無關(guān)。圖5E說明了基于利用第二屏蔽選擇性蝕刻微細(xì)線路特征所產(chǎn)生的微細(xì)線路 圖案，其包括經(jīng)膨脹特征521-524。注意此一微細(xì)線路圖案包括經(jīng)蝕刻微細(xì)線路特征 531-534，其形成了布局特征501-504(圖5A)的微細(xì)線路特征與部分粗略特征。圖5F說明了可由一第三屏蔽定義的多個(gè)粗略特征，其中所述粗略特征確保布局 特征501-504的粗略特征的完成。因此，粗略特征541與經(jīng)蝕刻微細(xì)線路特征531可形成所 需的布局特征501，粗略特征542與經(jīng)蝕刻微細(xì)線路特征532可形成所需的布局特征502， 粗略特征543與經(jīng)蝕刻微細(xì)線路特征533可形成所需的布局特征503，而粗略特征544與經(jīng) 蝕刻微細(xì)線路特征534可形成所需的布局特征504。圖6說明了用于以多重屏蔽與多重屏蔽層來圖案化單一集成電路層的示例步驟， 其具有良好的保真度。在步驟601中，可于一第一屏蔽層中定義一或多個(gè)微細(xì)線路特征，其 中各微細(xì)線路特征屬次波長，亦即，其寬度小于其形成用的光波長，且每一微細(xì)線路圖案的 線距小于或等于此波長。用于提供微細(xì)線路圖案的技術(shù)可包括使用一相移屏蔽(PSM)的光 微影、干涉式微影、奈米壓印式微影或間隔物微影。在步驟602中，可利用一屏蔽而自第一屏蔽層中移除非進(jìn)行電路設(shè)計(jì)所必須的微 細(xì)線路部分(或是在間隔物微影的情形中，為移除而進(jìn)行標(biāo)定)。屏蔽曝露了不需留下微細(xì) 線路特征的區(qū)域，并保護(hù)利用第一屏蔽(或由其產(chǎn)生)而定義的微細(xì)線路特征的任何所需 特征。在曝光后，可利用光阻顯影、或光阻顯影與蝕刻(其中所述第一屏蔽層包含一硬屏蔽 層)的組合來圖案化第一屏蔽層。圖案化的第一屏蔽層至少與集成電路層的所需微細(xì)線路 特征相應(yīng)。在步驟603中，可在形成于圖案化的第一屏蔽層上方的第二屏蔽層(例如光阻) 中定義互連與其他粗略特征，此屏蔽層是利用另一屏蔽進(jìn)行曝光。此屏蔽上特征的最小側(cè) 向維度大于微細(xì)線路特征的寬度，且等于或大于微細(xì)線路圖案的線距。注意此一屏蔽應(yīng)與 在第一屏蔽層所形成的微細(xì)線路特征下方的晶圓上的特征對齊。在此次曝光之后，第二屏 蔽層可被圖案化。在一實(shí)施例中，定義粗略特征可得自一所需特征布局。舉例而言，圖7A 說明了用于一 D型正反器層的示例特征布局700，特別是，特征布局700包括微細(xì)線路特征 701與粗略特征702，為了僅定義粗略特征，布局700可收縮一預(yù)定量，直到微細(xì)線路特征 701消失為止。圖7B說明了一種與經(jīng)收縮程序之后的布局700相應(yīng)的布局710 ；此時(shí)，布局 710可成長相同預(yù)定量，藉以導(dǎo)致僅有粗略特征存在。圖7C說明了一種與經(jīng)成長程序之后 的布局710相應(yīng)的布局720。此一收縮/成長技術(shù)利用簡單的算法即可有效提供一種僅含 粗略特征的精確布局。在一實(shí)施例中，所述收縮/成長量至少為微細(xì)線路特征701的一半 寬度。注意在所擷取的布局中微細(xì)線路特征的寬度可能大于半導(dǎo)體基板上第一屏蔽層 中所定義的微細(xì)線路特征的實(shí)際寬度，這是因?yàn)榇斯I(yè)一般會(huì)在光阻曝光與顯影之后使用 氧電漿處理來“灰化(ashes，亦即收縮)”晶圓上的光阻特征。此尺寸差異可在前述收縮/ 成長程序之前進(jìn)行補(bǔ)償。注意，在另一實(shí)施例中，僅于與微細(xì)線路特征的臨界維度正交的方向中進(jìn)行所述收縮/成長程序。舉例而言，圖7D說明了一種與經(jīng)收縮的布局700相應(yīng)的布局730，其僅于 與微細(xì)線路特征的臨界維度正交的方向中進(jìn)行所述收縮程序。在此一實(shí)施例中，圖7C中的 布局720也同樣與經(jīng)成長程序之后的布局730相應(yīng)。此時(shí)，下方的集成電路層可于步驟604中利用復(fù)合屏蔽予以圖案化，所述復(fù)合屏 蔽是由圖案化的第一與第二屏蔽層所形成。此次圖案化包括集成電路層的蝕刻(等向性或 異向性，如果適當(dāng)?shù)脑?。在圖案化集成電路層之后，至少第一及/或第二屏蔽層的光阻層、 以及集成電路組件制造中不需要的任何其他層都可被移除。注意此一多重屏蔽與多屏蔽層技術(shù)產(chǎn)生了以單一方向?yàn)槿∠颉⑶以诟魑⒓?xì)線路圖 案中配置在一規(guī)則網(wǎng)格(grid)上的微細(xì)線路特征。雖然對電路配置產(chǎn)生了部分限制，但此 一技術(shù)可有效使特征變化量(對于提升產(chǎn)率而言)達(dá)到最低，并可增進(jìn)分辨率增強(qiáng)技術(shù)的 使用以實(shí)現(xiàn)最有效的小特征尺寸，達(dá)優(yōu)化的電路性能。已參照如附圖式詳細(xì)說明了本實(shí)用新型的示例實(shí)施方式，然應(yīng)知本實(shí)用新型并不 限于這些確定的實(shí)施例，這些實(shí)施例并非用于將本實(shí)用新型限定于所揭露的精確形式。因 此，許多修飾與變化都是顯然可推知的。舉例而言，如上所述，定義于第一屏蔽層中的微細(xì)線路特征也可分組為多個(gè)微細(xì) 線路圖案，其中每一個(gè)微細(xì)線路圖案包括了具有共同線路寬度與線路取向的微細(xì)線路特 征。舉例而言，如圖3E所示，其繪示了可形成兩種微細(xì)線路圖案。因此，每一個(gè)微細(xì)線路圖 案可視需要而針對集成電路內(nèi)的不同單元或區(qū)塊予以優(yōu)化。在一實(shí)施例中，可使用干涉式微影而不利用屏蔽即于晶圓表面上第一屏蔽層中定 義一或多個(gè)幾何規(guī)則微細(xì)線路圖案，每一個(gè)因而定義于第一屏蔽層中的特征都屬次波長維 度。此外，各微細(xì)線路圖案的線距為小于或等于此波長?？墒褂玫氖蔷哂懈鞣N復(fù)雜度與設(shè) 計(jì)精密度的干涉式微影工具，可于干涉式微影制程中使用正或負(fù)光阻。在另一實(shí)施例中，可使用壓印式微影而不利用屏蔽即于晶圓表面上第一屏蔽層中 定義一或多個(gè)幾何規(guī)則微細(xì)線路圖案，每一個(gè)微細(xì)線路特征的寬度皆為極小(小于lOnm)， 這是因?yàn)閴河∈轿⒂暗姆直媛蕛H受限于壓印用模具中所能產(chǎn)生的最小特征尺寸；此外，各 微細(xì)線路圖案的線距也可為極小(小于lOnm)。在商業(yè)上已有多種壓印式微影工具，在壓印 式微影制程中可使用正或負(fù)光阻。因?yàn)橛糜趬河〉哪＞邇H限定微細(xì)線路特征，其可用于定 義(至少部分定義)多種裝置中的相同集成電路層(例如不同集成電路設(shè)計(jì)的閘極電極 層)。因此，雖然其成本會(huì)因?yàn)槠湮⒓?xì)特征尺寸而高昂，但每一集成電路設(shè)計(jì)所需的模具成 本可低于傳統(tǒng)上使用單一模具來完全定義一集成電路層者。接著可利用一第一屏蔽、從第一屏蔽層中移除由干涉式微影或壓印式微影所定 義、但非執(zhí)行電路設(shè)計(jì)所必須的微細(xì)線路圖案的特征。就一正光阻而言，第一屏蔽暴露了不 需保留微細(xì)線路特征的區(qū)域，并可保護(hù)利用干涉式或壓印式微影制程所定義的微細(xì)線路圖 案的任何所需特征。此第一屏蔽上特征的最小側(cè)向維度可大于微細(xì)線路圖案的線距，其明 顯大于微細(xì)線路特征的寬度。因此，用于產(chǎn)生第一屏蔽的分辨率增強(qiáng)技術(shù)(如果有的話) 所需的次數(shù)極少。因此，第一屏蔽的成本可實(shí)質(zhì)上低于以單一屏蔽來定義集成電路層者。在此次曝光之后，可經(jīng)由光阻顯影或光阻顯影與蝕刻(其中所述第一屏蔽層包含 一硬屏蔽層)的組合來圖案化第一屏蔽層。此時(shí)，圖案化的第一屏蔽層與集成電路層的所 需微細(xì)線路特征直接相應(yīng)。
13[0111]接著可使用一第二屏蔽層(例如一光阻層)而于需要處連接第一屏蔽層的微細(xì) 線路特征，且也可用于形成粗略特征?？墒褂靡坏诙帘蝸砥芈兜诙帘螌?，在第二屏蔽上 的特征所具有的最小側(cè)向維度大于微細(xì)線路特征的寬度，且其可等于或大于微細(xì)線路圖 案的線距。因此，用于產(chǎn)生第二屏蔽的分辨率增強(qiáng)技術(shù)(如果有的話，如光學(xué)鄰近校正)所 需的次數(shù)極少。因此，第二屏蔽的成本可實(shí)質(zhì)上低于以單一屏蔽來定義集成電路層者。在 此次曝光后，可對第二屏蔽層進(jìn)行圖案化。此時(shí)，可使用由圖案化的第一及第二屏蔽層所形成的復(fù)合屏蔽來圖案化下方的集 成電路層。集成電路圖案化制程可包括集成電路層的等向性或異向性(如果適當(dāng)?shù)脑?蝕 刻；在圖案化集成電路層之后，至少第一與第二屏蔽層的光阻層、以及集成電路組件制造中 不需要的任何其他膜層會(huì)被移除。如上所述，第二屏蔽是利用電子設(shè)計(jì)自動(dòng)化(EDA)工具(或利用計(jì)算機(jī)或處理器 運(yùn)行的其他軟件工具)自動(dòng)產(chǎn)生。圖8繪示了一種示例數(shù)字專用集成電路(ASIC)設(shè)計(jì)流程 的簡化表示，其包括示例EDA工具。在高規(guī)格上，所述制程開始于產(chǎn)品構(gòu)想(步驟810)，且 于一 EDA軟件設(shè)計(jì)程序中實(shí)現(xiàn)(步驟810)，當(dāng)設(shè)計(jì)完成時(shí)，其即可跳出(taped-out)，即事 件840。在設(shè)計(jì)跳出之后，會(huì)發(fā)生制造程序(步驟850)以及封裝與裝配程序(步驟860)， 其產(chǎn)生了完成的芯片(結(jié)果870)。EDA軟件設(shè)計(jì)程序(步驟810)實(shí)際上是由數(shù)個(gè)步驟812-830所組成，其以線性 方式顯示以求簡要。在實(shí)際的ASIC設(shè)計(jì)程序中，特定的設(shè)計(jì)可能需要來回進(jìn)行步驟，直到 通過特定測試為止；同樣的，在任何實(shí)際設(shè)計(jì)程序中，這些步驟可以不同次序及組合進(jìn)行。 因此，本文描述旨在藉由文字方式而提供對本實(shí)用新型的通盤了解、而非提出或建議特定 ASIC的特定設(shè)計(jì)流程?，F(xiàn)將提出EDA軟件設(shè)計(jì)流程(步驟810)的構(gòu)成步驟。系統(tǒng)設(shè)計(jì)(步驟812)設(shè)計(jì)者描述所欲執(zhí)行的功能，其可進(jìn)行“若-則(what-if)，， 計(jì)劃以精制功能性、檢查成本等?？稍诖穗A段進(jìn)行硬件-軟件架構(gòu)的區(qū)隔。此步驟中可使 MW Synopsys, Inc. W^M EDA ^i^-fm^^J Model Architect>Saber>System Studio
以及Design Ware 等產(chǎn)品。邏輯設(shè)計(jì)與功能確認(rèn)(步驟814)在此階段，寫入系統(tǒng)中模塊的VHDL或Verilog 編碼，并針對功能精確度而檢驗(yàn)設(shè)計(jì)。更具體而言，檢驗(yàn)所述設(shè)計(jì)以確保其可產(chǎn)生正確的 輸出。此步驟中可使用的Synopsys，Inc.的示例EDA軟件產(chǎn)品包括了 VCS、VERA、Design Ware 、Magellan、Formality、ESP 與 LEDA 產(chǎn)品。合成與測試設(shè)計(jì)(步驟816)在此，將VHDL/Verilog轉(zhuǎn)譯為凈窗體(netlist)，所 述凈窗體可針對標(biāo)的技術(shù)而予以優(yōu)化。此外，進(jìn)行測試的設(shè)計(jì)與執(zhí)行，以允許檢驗(yàn)所完成的 芯片。此步驟中可使用的Synopsys，Inc.的示例EDA軟件產(chǎn)品包括了 Design Compiler 、 Power Compiler、Tetramax 以及 Design Ware 等產(chǎn)品°凈窗體確認(rèn)(步驟818)在此階段中檢驗(yàn)凈窗體以與時(shí)序限制相符、并與VHDL/ Verilog來源碼相應(yīng)。此步驟中可使用的Synopsys，Inc.的示例EDA軟件產(chǎn)品包括了 Formality、Primetime 與 VCS 產(chǎn)品。設(shè)計(jì)計(jì)劃(步驟820)在此，建構(gòu)出針對所述的芯片的一項(xiàng)完整基礎(chǔ)計(jì)劃 (floorplan)，并針對時(shí)序與頂層排程(top-level routing)而進(jìn)行分析。此步驟中可使用 的Synopsys，Inc.的示例EDA軟件產(chǎn)品包括Astro與ICCompiler產(chǎn)品。[0120]實(shí)體執(zhí)行(步驟822)在此階段進(jìn)行放置(定位電路組件)與排程(連接電路組 件)。此步驟中可使用的Synopsys，Inc.的示例EDA軟件產(chǎn)品包括Astro與IC Compiler產(chǎn)品。分析與擷取(步驟824):在此步驟中，以晶體管等級來確認(rèn)電路功能，其接著可 允許what-if的精確確認(rèn)。此步驟中可使用的Synopsys，Inc.的示例EDA軟件產(chǎn)品包括 AstroRai 1、PrimeRai 1、Primetime 與 Star RC/XT 產(chǎn)品。實(shí)體確認(rèn)(步驟826)在此步驟中進(jìn)行各種檢驗(yàn)功能，以確保制造、電性問題、微 影問題、以及電路上的正確性。此步驟中可使用的Synopsys，Inc.的示例EDA軟件產(chǎn)品包 括Hercules產(chǎn)品。分辨率增強(qiáng)(步驟828)此步驟涉及了布局的幾何放大以增進(jìn)設(shè)計(jì)的可制造性。 在這些幾何放大中可包括如圖5A-5F中所述的技術(shù)。此步驟中可使用的Synopsys，Inc.的 示例EDA軟件產(chǎn)品包括Proteus、ProteusAF與PSMGen產(chǎn)品。屏蔽數(shù)據(jù)準(zhǔn)備(步驟830)此步驟提供了 “跳出”的數(shù)據(jù)以進(jìn)行微影用屏蔽的制 造，以產(chǎn)生最終完成的芯片。此步驟中可使用的Synopsys，Inc.的示例EDA軟件產(chǎn)品包括 CATS(R)系列產(chǎn)品。EDA軟件/工具可有利執(zhí)行于一或多個(gè)計(jì)算機(jī)程序中，其于一可編程系統(tǒng)執(zhí)行；所 述可編程系統(tǒng)包括至少一編程處理器，其耦接以自一數(shù)據(jù)儲(chǔ)存系統(tǒng)、至少一輸入設(shè)備及至 少一輸出裝置接收數(shù)據(jù)與指令，并將數(shù)據(jù)與指令傳送至所述的處。各計(jì)算機(jī)程序都可以高 規(guī)程序或面向?qū)ο缶幊陶Z言來進(jìn)行，或以匯編語言或機(jī)械語言進(jìn)行(如果需要的話)；且在 任何一種情形中，語言可為一種經(jīng)組構(gòu)或經(jīng)轉(zhuǎn)譯的語言。舉例而言，適當(dāng)?shù)奶幚砥靼送?用型與專用型微處理器、以及其他類型的微控制器。一般而言，處理器將自一只讀存儲(chǔ)器及 /或一隨機(jī)存取內(nèi)存接收指令。一般而言，計(jì)算機(jī)包括一或多個(gè)主要儲(chǔ)存裝置以儲(chǔ)存數(shù)據(jù)文 件，這些裝置包括磁盤(例如內(nèi)部硬盤與可移除式硬盤、磁光盤、與光盤)。適用于明白體現(xiàn) 計(jì)算機(jī)程序指令與數(shù)據(jù)的裝置包括了所有形式的非揮發(fā)性內(nèi)存，例如EPR0M、EEPROM以及 快閃記憶裝置、磁盤(例如內(nèi)部硬盤與可移除式硬盤、磁光盤、與CDR0M)。前述任一者都可 由ASICs增補(bǔ)或合并于其中。因此，應(yīng)知本發(fā)明的范疇是由下述申請專利范圍與其等效方式予以限定。
權(quán)利要求一種用于一微影制程以圖案化多重屏蔽層的屏蔽組，所述多重屏蔽層用于圖案化一集成電路層，所述的屏蔽組包括一第一屏蔽，僅用于定義一第一屏蔽層中的微細(xì)線路特征，其中每一微細(xì)線路特征具有小于用以定義所述的微細(xì)線路特征的一光波長的一維度；一第二屏蔽，用于移除或標(biāo)定所述微細(xì)線路特征的移除部分，其中所述的第二屏蔽包括膨脹的特征，每一膨脹的特征與一所需布局的一布局特征相對應(yīng)，其僅沿著所述的布局特征的一臨界維度的方向擴(kuò)展，且其中所述的所需布局中的至少一布局特征包括一微細(xì)線路特征與一粗略特征；及一第三屏蔽，用于在一第二屏蔽層中定義所述的集成電路層的多個(gè)粗略特征，所述的第二屏蔽層形成于一圖案化的第一屏蔽層上，其中至少一粗略特征被形成，以連接兩個(gè)微細(xì)線路特征，其特征在于，每一布局特征被擴(kuò)展1/2膨脹值的一數(shù)量，其中T≤1/2膨脹值≤Pmin Fmin T其中T為一屏蔽錯(cuò)準(zhǔn)容限，Pmin為所述的所需布局的一最小線距，且Fmin為所述的臨界維度。
2.如權(quán)利要求1所述的屏蔽組，其特征在于，所述多個(gè)粗略特征從所述的所需布局中 利用一收縮/成長操作而得出，每一粗略特征僅被收縮/成長于與所述的微細(xì)線路特征的 一臨界維度正交的方向。
3.如權(quán)利要求1所述的屏蔽組，其特征在于，所述的第一屏蔽包括相移區(qū)域。
4.如權(quán)利要求1所述的屏蔽組，其特征在于，所述的第三屏蔽根據(jù)特定粗略特征的一 尺寸與一形狀而使用一或多次分辨率增強(qiáng)技術(shù)來制造。
5.一種用于圖案化一集成電路層的微影系統(tǒng)，所述的微影系統(tǒng)包括 一光源；及一屏蔽組，用于使用所述的光源圖案化多重屏蔽層，所述的屏蔽組包括 一第一屏蔽，僅用于定義一第一屏蔽層中的微細(xì)線路特征，其中每一微細(xì)線路特征具 有小于一光波長的一維度，且其中一微細(xì)線路圖案的一線距小于或等于所述的波長，所述 的微細(xì)線路圖案包括一組所述微細(xì)線路特征；一第二屏蔽，用于移除或標(biāo)定所述的微細(xì)線路特征的移除部分，其中所述的第二屏蔽 包括膨脹的特征，每一膨脹的特征與一所需布局的一布局特征相對應(yīng)，其僅沿著所述的布 局特征的一臨界維度的方向擴(kuò)展，且其中所述的所需布局中的至少一布局特征包括一微細(xì) 線路特征與一粗略特征；及一第三屏蔽，用于在一第二屏蔽層中定義所述的集成電路層的多個(gè)粗略特征，所述的 第二屏蔽層形成于一圖案化的第一屏蔽層上，其中至少一粗略特征被定義以連接兩個(gè)微細(xì) 線路特征，其特征在于，每一布局特征被擴(kuò)展1/2膨脹值的一數(shù)量，其中 T≤1/2膨脹值≤Pmin-Fmin-T其中T為一屏蔽錯(cuò)準(zhǔn)容限，Pmin為所述的所需布局的一最小線距，且Fmin為所述的臨界維度。
6.如權(quán)利要求5所述的微影系統(tǒng)，其特征在于，所述多個(gè)粗略特征從所述的所需布局中利用一收縮/成長操作而得出，每一粗略特征僅被收縮/成長于與所述的微細(xì)線路特征 的一臨界維度正交的方向。
7.如權(quán)利要求5所述的微影系統(tǒng)，其特征在于，所述的第一屏蔽包括相移區(qū)域。
8.如權(quán)利要求5所述的微影系統(tǒng)，其特征在于，所述的第三屏蔽根據(jù)特定粗略特征的 一尺寸與一形狀而使用一或多次分辨率增強(qiáng)技術(shù)來制造。
9.一種用于一微影制程以圖案化多重屏蔽層的屏蔽組，所述的多重屏蔽層用于圖案化 一集成電路層，所述的屏蔽組包括一第一屏蔽，用于移除或標(biāo)定一第一屏蔽層中定義的微細(xì)線路特征的移除部分，其中 所述的第一屏蔽包括膨脹的特征，每一膨脹的特征與一所需布局的一布局特征相對應(yīng)，其 僅沿著所述的布局特征的一臨界維度的方向擴(kuò)展；及一第二屏蔽，用于在一第二屏蔽層中定義所述的電路設(shè)計(jì)的多個(gè)粗略特征，所述的第 二屏蔽層形成于一圖案化的第一屏蔽層上，所述的圖案化的第一屏蔽層使用所述的第一屏 蔽至少部份從所述的第一屏蔽層的曝光而產(chǎn)生，其中至少一個(gè)粗略特征被定義以連接兩個(gè) 微細(xì)線路特征，其特征在于，每一布局特征被擴(kuò)展1/2膨脹值的一數(shù)量，其中 T彡1/2膨脹值彡P(guān)min-Fmin-T其中T為一屏蔽錯(cuò)準(zhǔn)容限，Pmin為所述的所需布局的一最小線距，且Fmin為所述的臨界維度。
10.如權(quán)利要求9所述的屏蔽組，其特征在于，所述多個(gè)粗略特征從所述的所需布局中 利用一收縮/成長操作而得出，每一粗略特征僅被收縮/成長于與所述的微細(xì)線路特征的 一臨界維度正交的方向。
專利摘要本實(shí)用新型提出一種用于圖案化集成電路層的微影系統(tǒng)和屏蔽組，所述微影系統(tǒng)包括一光源和一用于使用所述的光源圖案化多重屏蔽層的屏蔽組，所述屏蔽組包括一第一屏蔽，定義一第一屏蔽層中的微細(xì)線路特征；一第二屏蔽，用于移除或標(biāo)定所述的微細(xì)線路特征的移除部分，此移除/標(biāo)定可包括擷取所需布局(具有包括微細(xì)線路特征與粗略特征的至少一個(gè)布局特征)，且僅于沿著這些布局特征的臨界維度的方向擴(kuò)展布局特征；一第三屏蔽，用于在一第二屏蔽層中定義所述的集成電路層的多個(gè)粗略特征。所述的第二屏蔽層形成于一圖案化的第一屏蔽層上。粗略特征可從所需布局使用收縮/成長操作而得。
文檔編號G03F7/20GK201749291SQ20092021854
公開日2011年2月16日 申請日期2009年10月10日 優(yōu)先權(quán)日2009年5月13日
發(fā)明者淑杰·金·劉 申請人:新諾普系統(tǒng)公司