專利名稱：半導(dǎo)體集成電路、標(biāo)準(zhǔn)單元、標(biāo)準(zhǔn)單元庫(kù)、設(shè)計(jì)方法及設(shè)計(jì)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路及其設(shè)計(jì)技術(shù)，尤其涉及有效抑制光鄰近效應(yīng)的技術(shù)。
背景技術(shù)：
在半導(dǎo)體集成電路中，作為信號(hào)的傳輸延遲時(shí)間的離差的主要原因有工作電源電壓、溫度、工藝上的離差等。半導(dǎo)體集成電路必須設(shè)計(jì)成即使在上述離差的因素全部為最差的條件下也保障其動(dòng)作。特別是晶體管的柵長(zhǎng)，是決定晶體管的動(dòng)作的重要因素，柵長(zhǎng)離差的影響在工藝上的離差中占據(jù)著非常大的比例。尤其是近年來(lái)，隨著晶體管微細(xì)化的發(fā)展，柵長(zhǎng)越來(lái)越小，柵長(zhǎng)離差的影響在工藝上的離差所占的比例有增大的趨勢(shì)。因此，傳輸延遲時(shí)間的離差增大，這就需要增大設(shè)計(jì)余量，這使得難以提供高性能的半導(dǎo)體集成電路。
另外，通常在半導(dǎo)體集成電路的制造工藝中，通過(guò)反復(fù)進(jìn)行包括涂敷抗蝕劑、曝光、以及顯影的光刻工序、用于使用抗蝕劑掩模來(lái)進(jìn)行元件的圖案形成的蝕刻工序、以及抗蝕劑除去工序，在半導(dǎo)體襯底上形成集成電路。在形成晶體管的柵極時(shí)，也進(jìn)行光刻工序、蝕刻工序、以及抗蝕劑除去工序。在該光刻工序的曝光時(shí)，圖案尺寸小于或等于曝光波長(zhǎng)時(shí)，由衍射光的影響導(dǎo)致的光鄰近效應(yīng)，會(huì)使設(shè)計(jì)時(shí)的布局尺寸與半導(dǎo)體襯底上的圖案尺寸的誤差變大。
為此，在對(duì)半導(dǎo)體集成電路內(nèi)的布線等的圖案進(jìn)行描繪或曝光時(shí)，用于抑制由光鄰近效應(yīng)產(chǎn)生的圖案的尺寸誤差的修正是必不可少的。作為修正光鄰近效應(yīng)的技術(shù)，公知有OPC(Optical Proximity effectCorrection光鄰近效應(yīng)的補(bǔ)償)，所謂OPC是這樣的技術(shù)，即根據(jù)柵極和到與其接近的另一柵極圖案的距離，預(yù)測(cè)由光鄰近效應(yīng)產(chǎn)生的柵長(zhǎng)變動(dòng)量，預(yù)先修正用于形成柵極的光致抗蝕劑的掩模值以抵消該變動(dòng)量，從而使曝光后的柵長(zhǎng)的完成值保持為一定值。
在以往的布局中，不使柵極圖案標(biāo)準(zhǔn)化，而使柵長(zhǎng)和柵極間隔在整個(gè)芯片上各有不同，因此需要通過(guò)OPC進(jìn)行修正。但是，又會(huì)產(chǎn)生由OPC進(jìn)行的柵極掩模的修正導(dǎo)致TAT(Turn Around Time周轉(zhuǎn)時(shí)間)的延遲和處理量增大的問(wèn)題。
為了避免這個(gè)問(wèn)題，還提出了使柵長(zhǎng)和柵極間隔統(tǒng)一為一種值來(lái)進(jìn)行布局的方案。按照該方案，僅用一種柵長(zhǎng)進(jìn)行電路設(shè)計(jì)，或?yàn)榻y(tǒng)一柵極間隔而插入實(shí)際上不起到元件作用的虛設(shè)柵極，從而確實(shí)是即便不進(jìn)行OPC的柵極掩模的修正，也能將柵長(zhǎng)的完成值保持為一定值。但是，由于明顯有損設(shè)計(jì)的自由度，存在導(dǎo)致電路特性的劣化和芯片面積增大這樣的問(wèn)題。因此，希望確立既使用任意的柵長(zhǎng)和柵極間隔、又抑制光鄰近效應(yīng)導(dǎo)致的柵長(zhǎng)的離差的技術(shù)。
相關(guān)的技術(shù)例如公開(kāi)于日本特開(kāi)平10-32253號(hào)公報(bào)。

發(fā)明內(nèi)容
如上所述，隨著晶體管微細(xì)化的發(fā)展，柵長(zhǎng)變短，在曝光柵極時(shí)，由衍射光產(chǎn)生的光鄰近效應(yīng)的影響變大。OPC技術(shù)很大地改善了由光鄰近效應(yīng)的影響產(chǎn)生的柵長(zhǎng)的完成尺寸對(duì)周邊圖案的依存性，但難以在所有標(biāo)準(zhǔn)單元中完全修正柵長(zhǎng)的完成尺寸對(duì)周邊圖案的依存性。另外，過(guò)于拘泥提高OPC技術(shù)的修正精度，而統(tǒng)一柵長(zhǎng)和柵極間隔，會(huì)給設(shè)計(jì)的自由度帶來(lái)很大損害。
本發(fā)明的目的在于，在確保對(duì)于柵長(zhǎng)和柵極間隔的設(shè)計(jì)自由度的半導(dǎo)體集成電路中，抑制由光鄰近效應(yīng)導(dǎo)致的柵長(zhǎng)的離差。
本發(fā)明的特征在于，在形成半導(dǎo)體集成電路時(shí)，擴(kuò)開(kāi)可激活的晶體管和與其接近的柵極之間的間隔。具體地說(shuō)，擴(kuò)大標(biāo)準(zhǔn)單元內(nèi)的可激活的晶體管和與其接近的柵極之間的距離、或標(biāo)準(zhǔn)單元內(nèi)的可激活的晶體管與單元邊框之間的距離。或者，與包含可激活的晶體管的標(biāo)準(zhǔn)單元相鄰地配置不包含可激活的晶體管的間隔標(biāo)準(zhǔn)單元。
更具體地說(shuō)，本發(fā)明的半導(dǎo)體集成電路，包括可激活的第1晶體管，由沿第1方向延伸的第1柵極和第1擴(kuò)散區(qū)域形成；第2晶體管，由沿上述第1方向延伸的第2柵極和第2擴(kuò)散區(qū)域形成，在與上述第1方向正交的第2方向上與上述第1晶體管相鄰；以及沿上述第1方向延伸的第3柵極，在與上述第2晶體管相反的一側(cè)，在上述第2方向上與上述第1晶體管相鄰，其中，上述第1柵極和上述第2柵極之間的間隔，比上述第1柵極和上述第3柵極之間的間隔大。
由此，由于可對(duì)第1柵極周圍的柵極在配置上施加約束，因此能夠抑制由光鄰近效應(yīng)導(dǎo)致的第1柵極產(chǎn)生的柵長(zhǎng)離差。
此外，本發(fā)明的另一種半導(dǎo)體集成電路，包括可激活的第1晶體管，由沿第1方向延伸的第1柵極和第1擴(kuò)散區(qū)域形成；第2晶體管，由沿上述第1方向延伸的第2柵極和第2擴(kuò)散區(qū)域形成，在與上述第1方向正交的第2方向上與上述第1晶體管相鄰；以及第3晶體管，由沿上述第1方向延伸的第3柵極和與上述第1擴(kuò)散區(qū)域相間隔的第3擴(kuò)散區(qū)域形成，在與上述第2晶體管相反的一側(cè)，在上述第2方向上與上述第1晶體管相鄰，其中，上述第1柵極和上述第2柵極之間的間隔，比上述第1柵極和上述第3柵極之間的間隔大。
此外，本發(fā)明的標(biāo)準(zhǔn)單元，包括可激活的第1晶體管，由沿第1方向延伸的第1柵極和擴(kuò)散區(qū)域形成；沿上述第1方向延伸的第2柵極，在與上述第1方向正交的第2方向上與上述第1晶體管相鄰；所述標(biāo)準(zhǔn)單元的特征在于，上述第1晶體管，是在上述第2方向上與上述標(biāo)準(zhǔn)單元的單元邊框中、沿上述第1方向延伸的第1單元邊框部分最接近地配置的晶體管；上述第1柵極和上述第1單元邊框之間的間隔，比上述第1柵極和上述第2柵極之間的間隔大。
此外，本發(fā)明的另一種標(biāo)準(zhǔn)單元，包括可激活的第1晶體管，由沿第1方向延伸的第1柵極和第1擴(kuò)散區(qū)域形成；第2晶體管，由沿上述第1方向延伸的第2柵極和與上述第1擴(kuò)散區(qū)域相間隔的第2擴(kuò)散區(qū)域形成，在與上述第1方向正交的第2方向上與上述第1晶體管相鄰；所述標(biāo)準(zhǔn)單元的特征在于，上述第1晶體管，是在第2方向上與上述標(biāo)準(zhǔn)單元的單元邊框中、沿上述第1方向延伸的第1單元邊框部分最接近地配置的晶體管；上述第1柵極和上述第1單元邊框部分之間的間隔，比上述第1柵極和上述第2柵極之間的間隔大。
此外，本發(fā)明的導(dǎo)體集成電路的設(shè)計(jì)方法，包括配置步驟，配置包含可激活的晶體管的標(biāo)準(zhǔn)單元；間隔配置步驟，與上述標(biāo)準(zhǔn)單元中指定的標(biāo)準(zhǔn)單元兩側(cè)相鄰地，配置不包含可激活的晶體管的間隔標(biāo)準(zhǔn)單元。
此外，本發(fā)明的導(dǎo)體集成電路的設(shè)計(jì)裝置，包括配置單元，配置包含激活晶體管的標(biāo)準(zhǔn)單元；間隔配置單元，與上述標(biāo)準(zhǔn)單元中指定的標(biāo)準(zhǔn)單元的兩側(cè)相鄰地，配置不包含可激活的晶體管的間隔標(biāo)準(zhǔn)單元。
如上所述，根據(jù)本發(fā)明，在進(jìn)行OPC處理時(shí)能夠限定成為修正對(duì)象的、與可激活的晶體管上的柵極圖案接近配置的周邊柵極圖案，與以存在任意的周邊柵極圖案為前提的情況相比，能夠抑制成為修正對(duì)象的柵極圖案的完成形狀的離差。


圖1是表示柵極的布局圖案的例子的俯視圖。
圖2是表示柵長(zhǎng)的完成尺寸相對(duì)于相鄰的柵極之間的間隔的特性圖。
圖3是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。
圖4是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。
圖5是表示本發(fā)明的第3實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。
圖6是表示本發(fā)明的第4實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。
圖7是表示本發(fā)明的第5實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。
圖8是表示本發(fā)明的第6實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。
圖9是表示本發(fā)明的第7實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。
圖10是表示本發(fā)明的第8實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。
圖11是表示本發(fā)明的第9實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。
圖12是表示本發(fā)明的第10實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。
圖13是表示本發(fā)明的第11實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。
圖14是表示作為標(biāo)準(zhǔn)單元的一例的倒相器的布局圖。
圖15是表示本發(fā)明的第12實(shí)施方式的標(biāo)準(zhǔn)單元的布局圖案的布局圖。
圖16是表示本發(fā)明的第13實(shí)施方式的標(biāo)準(zhǔn)單元的布局圖案的布局圖。
圖17是表示本發(fā)明的第14實(shí)施方式的標(biāo)準(zhǔn)單元的布局圖案的布局圖。
圖18是表示本發(fā)明的第15實(shí)施方式的標(biāo)準(zhǔn)單元的布局圖案的布局圖。
圖19是表示本發(fā)明的第16實(shí)施方式的標(biāo)準(zhǔn)單元的布局圖案的布局圖。
圖20是表示本發(fā)明的第17實(shí)施方式的標(biāo)準(zhǔn)單元的布局圖案的布局圖。
圖21是表示設(shè)計(jì)流程的概要的流程圖，其使用了確定標(biāo)準(zhǔn)單元的配置與端子間的布線路徑的自動(dòng)配置布線工具。
圖22是表示表示本發(fā)明的第20實(shí)施方式的半導(dǎo)體集成電路的設(shè)計(jì)方法的流程圖。
圖23是示意地表示間隔(spacer)標(biāo)準(zhǔn)單元的布局圖。
圖24是表示做成為具有虛設(shè)擴(kuò)散區(qū)域的間隔標(biāo)準(zhǔn)單元的布局圖。
具體實(shí)施例方式
以下，參照附圖詳細(xì)說(shuō)明本發(fā)明的實(shí)施方式。
在本說(shuō)明書中，所謂激活晶體管(active transistor)為不是非激活晶體管的晶體管，換言之，為能激活的晶體管。所謂非激活晶體管(non-active transistor)是指不期待利用其動(dòng)作特性來(lái)實(shí)現(xiàn)電路所希望的功能的晶體管。無(wú)論非激活晶體管的柵極尺寸離差多少，在實(shí)現(xiàn)電路所希望的功能上都不會(huì)存在問(wèn)題。所謂晶體管是指激活晶體管和非激活晶體管這兩者。
非激活晶體管包括以下的晶體管。
(1)將柵極電位固定為電源電位的P溝道晶體管、或?qū)艠O電位固定為接地電位的N溝道晶體管，即保持為截止?fàn)顟B(tài)的晶體管(以下稱為截止晶體管)。
(2)將柵極電位固定為接地電位、進(jìn)而將源極電位和漏極電位固定為電源電位的P溝道晶體管、或?qū)艠O電位固定為電源電位、進(jìn)而將源極電位和漏極電位固定為接地電位的N溝道晶體管，即作為電源與接地之間的電容而起作用的晶體管(以下稱為電容(capacitance)晶體管)。
(3)通過(guò)將源極電位和漏極電位固定為相同電位而不流過(guò)電流的晶體管。
此外，所謂柵極，是指包括用多晶硅等形成的晶體管的柵極、在除擴(kuò)散區(qū)域之外用多晶硅等形成的虛設(shè)柵極、以及在除擴(kuò)散區(qū)域之外用與晶體管的柵極同樣的材料形成的布線的概念。
OPC處理是考慮包括在以修正對(duì)象的柵極圖案為中心的某半徑r內(nèi)的、該柵極圖案周邊的柵極圖案而進(jìn)行的。由于越擴(kuò)大該半徑r，就能考慮受越多的周邊柵極圖案的光鄰近效應(yīng)產(chǎn)生的影響，所以修正的精度就提高，但考慮的范圍擴(kuò)大導(dǎo)致處理量增加。另一方面，如果將該半徑r縮得過(guò)小，則對(duì)光鄰近效應(yīng)所造成的影響未能充分考慮，存在修正精度方面的問(wèn)題。
因此，通常要弄清楚從成為修正對(duì)象的柵極到其周邊柵極偏離多少才能忽略光鄰近效應(yīng)對(duì)成為修正對(duì)象的柵極的完成尺寸離差所帶來(lái)的影響后，設(shè)定半徑r以取得精度與處理量的平衡。另外，在設(shè)定半徑r時(shí)，通常是進(jìn)行設(shè)定以使得無(wú)論在半徑r內(nèi)存在的周邊柵極圖案為任何形狀，都能通過(guò)使用OPC將成為修正對(duì)象的柵極圖案的完成形狀離差收斂于所希望范圍內(nèi)。
此時(shí)，若能限定位于半徑r內(nèi)的周邊柵極圖案，則與以可能存在任意的周邊柵極圖案為前提的情形相比，能進(jìn)一步抑制柵極圖案的完成形狀離差。其原因如下。這是因?yàn)槔?，在與成為修正對(duì)象的柵極圖案相鄰地配置柵長(zhǎng)很大的柵極時(shí)，與以等長(zhǎng)且等間隔地整齊排列柵極的情形、或未接近成為修正對(duì)象的柵極圖案地配置周邊柵極圖案的情形相比，成為修正對(duì)象的柵極的完成尺寸離差將變大。反之，通過(guò)設(shè)法避免將這樣的成為離差變大的因素的柵極配置在成為修正對(duì)象的柵極周邊，則能抑制離差。
使用圖1和圖2進(jìn)行更詳細(xì)的說(shuō)明。圖1是表示柵極的布局圖案的例子的俯視圖。2個(gè)柵極L2的柵長(zhǎng)均大于柵極L1的柵長(zhǎng)。圖2是表示柵長(zhǎng)的完成尺寸相對(duì)于相鄰的柵極之間的間隔的特性圖。在圖2中，橫軸表示柵極L 1和柵極L2之間的間隔S，縱軸表示柵極L1的柵長(zhǎng)的完成尺寸相對(duì)于理想的柵極L1的柵長(zhǎng)的圖案尺寸的比率k。在此，理想的柵長(zhǎng)的圖案尺寸是指以最小柵長(zhǎng)和最小柵極間隔整齊地排列柵極、將由光鄰近效應(yīng)導(dǎo)致的柵長(zhǎng)離差抑制為最小時(shí)的柵長(zhǎng)尺寸。
如圖2所示，在間隔S為以設(shè)計(jì)規(guī)則所規(guī)定的最小值Smin時(shí)，柵極L1的柵長(zhǎng)的完成尺寸相對(duì)于理想的圖案尺寸減小為Kmin倍(Kmin＜1)，布局尺寸和半導(dǎo)體集成電路上的圖案尺寸之間的誤差變得非常大。與此不同，在將間隔S擴(kuò)大成值Sp時(shí)，柵極L1的柵長(zhǎng)的完成尺寸被抑制成稍大于1倍的Kp倍左右。
這是由于通過(guò)擴(kuò)大柵極L1和柵極L2之間的間隔，可減少柵極L2帶給柵極L1的光鄰近效應(yīng)所產(chǎn)生的影響的緣故。這樣，即使相鄰的柵極寬度較大時(shí)，也可通過(guò)擴(kuò)大與相鄰的柵極之間的間隔來(lái)抑制柵長(zhǎng)的完成尺寸的離差。此外，擴(kuò)大柵極L1和柵極L2的間隔、在該間隔插入虛設(shè)柵極時(shí)，可當(dāng)作與在半徑r內(nèi)以等長(zhǎng)度和等間隔排列柵極的情形相似的狀況，因此同樣可減少柵極L2帶給柵極L1的光鄰近效應(yīng)所造成的影響。
在通常的半導(dǎo)體集成電路的設(shè)計(jì)中，以使布局尺寸和半導(dǎo)體集成電路上的圖案尺寸一致或相差某一恒定偏置量為前提。該前提是說(shuō)，在做成了不同的圖案尺寸時(shí)，盡管在設(shè)計(jì)時(shí)的時(shí)序驗(yàn)證(timingverification)中進(jìn)行了動(dòng)作確認(rèn)，但仍有可能出現(xiàn)實(shí)際的半導(dǎo)體集成電路不進(jìn)行動(dòng)作的故障。為此，通過(guò)減少光鄰近效應(yīng)的影響來(lái)抑制柵長(zhǎng)的離差以使得能獲得所希望的圖案，其意義重大。
(第1實(shí)施方式)圖3是表示本發(fā)明的第1實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。在圖3中，在激活晶體管1a的兩側(cè)配置有晶體管1b和柵極1c1。激活晶體管1a由柵極1a1和擴(kuò)散區(qū)域1a2形成，晶體管1b由柵極1b1和擴(kuò)散區(qū)域1b2形成。晶體管1b和柵極1c1，在與柵極1a1延伸的方向正交的方向上與激活晶體管1a相鄰。
在此，柵極1a1與柵極1b1之間的間隔1S1比柵極1a1與柵極1c1之間的間隔1S2大地配置這些柵極。通過(guò)這樣擴(kuò)大柵極1a1與1b1之間的間隔地進(jìn)行配置，能夠緩和晶體管1b的柵極1b1帶給激活晶體管1a的柵極1a1的光鄰近效應(yīng)，因此能夠抑制柵極1a1的完成尺寸離差。
(第2實(shí)施方式)圖4是表示本發(fā)明的第2實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。在圖4中，激活晶體管2a由柵極2a1和擴(kuò)散區(qū)域2a2形成，晶體管2b由柵極2b1和擴(kuò)散區(qū)域2b2形成。
圖4與圖3的不同點(diǎn)在于取代柵極1c1而具有虛設(shè)柵極2c1。這樣，在具有虛設(shè)柵極2c1時(shí)，通過(guò)擴(kuò)大柵極2a1與2b1之間的間隔地進(jìn)行配置，也能取得與第1實(shí)施方式相同的效果。
(第3實(shí)施方式)圖5是表示本發(fā)明的第3實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。在圖5中，激活晶體管3a由柵極3a1和擴(kuò)散區(qū)域3a2形成，晶體管3b由柵極3b1和擴(kuò)散區(qū)域3b2形成。
圖5與圖3的不同點(diǎn)在于，在激活晶體管3a的柵極3a1與晶體管3b的柵極3b1之間與柵極3a1平行地配置有虛設(shè)柵極3d1。通過(guò)如圖5所示那樣在激活晶體管3a的柵極3a1與晶體管3b的柵極3b1之間夾著另一柵極3d1，從而能夠比第1實(shí)施方式進(jìn)一步地抑制晶體管3b的柵極3b1帶給激活晶體管3a的柵極3a1的光鄰近效應(yīng)所產(chǎn)生的對(duì)完成尺寸離差的影響。
另外，在圖5中，將柵極3a1、3b1、3c1及虛設(shè)柵極3d1的柵長(zhǎng)做成為等長(zhǎng)度和等間隔的配置時(shí)，能進(jìn)一步抑制光鄰近效應(yīng)導(dǎo)致的柵極的完成尺寸離差。此時(shí)，在圖5中，間隔3S1為間隔3S2的2倍或2倍以上。
(第4實(shí)施方式)圖6是表示本發(fā)明的第4實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。在圖6中，在激活晶體管4a的兩側(cè)配置有晶體管4b和柵極4c1。激活晶體管4a由柵極4a1和擴(kuò)散區(qū)域4a2形成，晶體管4b由柵極4b1和擴(kuò)散區(qū)域4b2形成。在激活晶體管4a與晶體管4b之間與柵極4a1平行地配置有虛設(shè)柵極4d1、4e1。
在此，使柵極4a1與柵極4b1之間的間隔4S1大于柵極4a1與柵極4c1之間的間隔4S2地配置這些柵極。圖6與圖5的不同點(diǎn)在于，位于晶體管4a的柵極4a1與晶體管4b的柵極4b1之間的虛設(shè)柵極為多根。這樣增加晶體管之間的柵極數(shù)量，能夠抑制晶體管4b的柵極4b1帶給激活晶體管4a的柵極4a1的光鄰近效應(yīng)所產(chǎn)生的完成尺寸離差的影響。
另外，將圖6的柵極4a1、4b1、4c1及虛設(shè)柵極4d1、4e1的柵長(zhǎng)取為等長(zhǎng)度、以等間隔配置這些柵極和虛設(shè)柵極時(shí)，可進(jìn)一步抑制由光鄰近效應(yīng)導(dǎo)致的柵極的完成尺寸離差。此時(shí)，在圖6中的間隔4S1為間隔4S2的3倍或3倍以上。
(第5實(shí)施方式)將比第4實(shí)施方式更有效果的例子作為第5實(shí)施方式進(jìn)行說(shuō)明。圖7是表示本發(fā)明的第5實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。激活晶體管5a由柵極5a1和擴(kuò)散區(qū)域5a2形成，晶體管5b由柵極5b1和擴(kuò)散區(qū)域5b2形成。在激活晶體管5a與晶體管5b之間與柵極5a1平行地配置有虛設(shè)柵極5d1、5e1。柵極5c1與圖6的柵極4c1同樣地配置。
圖7與圖6的不同點(diǎn)在于，晶體管5b的柵極5b1的柵長(zhǎng)大于晶體管5a的柵極5a1的柵長(zhǎng)。這種柵長(zhǎng)較大的晶體管多用作例如電容晶體管。這是因?yàn)橛米钚砰L(zhǎng)的晶體管構(gòu)成電容晶體管時(shí)，則出現(xiàn)柵極之間的間隔區(qū)域所占的比例增大、每單位面積的電容值難以增加這樣的缺點(diǎn)的緣故。能夠通過(guò)增大柵長(zhǎng)來(lái)構(gòu)成每單位面積的電容值較大的電容晶體管。
但是，如圖7的柵極5b1那樣的柵長(zhǎng)較大的柵極，帶給接近的晶體管的柵極的光鄰近效應(yīng)導(dǎo)致的對(duì)完成尺寸離差的影響較大。因此，作為抑制該影響的方法，如本實(shí)施方式那樣，擴(kuò)大柵極5a1與柵極5b1之間的間隔。由此，能夠抑制晶體管5b的柵極5b1帶給激活晶體管5a的柵極5a1的光鄰近效應(yīng)導(dǎo)致的對(duì)完成尺寸離差的影響。
另外，在圖7中，也使柵極5a1、5b1、5c1及虛設(shè)柵極5d1、5e1的柵長(zhǎng)為等長(zhǎng)度、以等間隔配置這些柵極和虛設(shè)柵極時(shí)，能更抑制由光鄰近效應(yīng)導(dǎo)致的完成尺寸離差。
此外，舉出了電容晶體管作為柵長(zhǎng)較大的晶體管的例子，但并不限于此。
(第6實(shí)施方式)
圖8是表示本發(fā)明的第6實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。在圖8中，在激活晶體管6a的兩側(cè)配置有晶體管6b和虛設(shè)柵極6c1。激活晶體管6a由柵極6a1和擴(kuò)散區(qū)域6a2形成，晶體管6b由柵極6b1和擴(kuò)散區(qū)域4b2形成。
在激活晶體管6a與晶體管6b之間與柵極6a1平行地配置有虛設(shè)柵極6d1。另外，在激活晶體管6a與晶體管6b之間配置有由柵極6f1和擴(kuò)散區(qū)域6f2形成的非激活晶體管6f。通過(guò)這樣的配置，除在第4實(shí)施方式說(shuō)明的效果之外，還由于相對(duì)于激活晶體管6a的柵極6a1的梳狀(finger)長(zhǎng)度(從通道中心到激活區(qū)域端的長(zhǎng)度)變大，而能夠抑制激活晶體管6a的特性變動(dòng)。以下詳述其理由。
由于激活區(qū)域與元件分離區(qū)域的熱膨脹系數(shù)的差異，存在熱處理工序時(shí)產(chǎn)生的應(yīng)力，這通常稱為STI(Shallow Trench Isolation淺溝道電離)應(yīng)力。由于激活區(qū)域比元件分離區(qū)域的熱膨脹系數(shù)大，所以在熱處理后，在激活區(qū)域產(chǎn)生壓縮應(yīng)力。由于該壓縮應(yīng)力，激活區(qū)域的頻帶產(chǎn)生變形，通道電荷的遷移率發(fā)生變化，從而晶體管特性發(fā)生變化。在激活區(qū)域小、特別是梳狀長(zhǎng)度小的晶體管中，特性的變動(dòng)變大。因此，通過(guò)具有非激活晶體管，可以抑制梳狀長(zhǎng)度變大的激活晶體管6a向右方向的特性變動(dòng)。
另外，非激活晶體管6f配置成比激活晶體管6a接近晶體管6b處。并且，其梳狀長(zhǎng)度變小，受到完成尺寸離差的影響，特性變動(dòng)也變大。但是，由于該晶體管是電容晶體管或截止晶體管這樣的非激活晶體管，無(wú)助于實(shí)現(xiàn)電路的所希望的功能，并不成為問(wèn)題。
另外，使圖8的柵極6a1、6b1、6c1及虛設(shè)柵極6d1、6f1的柵長(zhǎng)為等長(zhǎng)度、且以等間隔配置時(shí)，能更抑制由光鄰近效應(yīng)導(dǎo)致的完成尺寸離差。
(第7實(shí)施方式)圖9是表示本發(fā)明的第7實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。在圖9中，在激活晶體管7a的兩側(cè)配置晶體管7b及柵極7c1。激活晶體管7a由柵極7a1及擴(kuò)散區(qū)域7a2形成，晶體管7b由柵極7b1及擴(kuò)散區(qū)域7b2形成。在激活晶體管7a與晶體管7b之間與柵極7a1平行地配置有虛設(shè)柵極7d1、7e1。另外，在虛設(shè)柵極7d1與虛設(shè)柵極7e1之間配置有虛設(shè)擴(kuò)散區(qū)域7g2。以下對(duì)通過(guò)這樣配置虛設(shè)擴(kuò)散區(qū)域而得到的效果進(jìn)行詳細(xì)說(shuō)明。
半導(dǎo)體集成電路通過(guò)由成膜、光刻、蝕刻等在硅晶片上形成電路圖案而制造。近年來(lái)，為實(shí)現(xiàn)半導(dǎo)體設(shè)備的高速化、高密度化，電路圖案向微細(xì)化、多層化方向發(fā)展。其結(jié)果，在制造工序中形成了電路圖案的晶片表面的凹凸有增大的趨勢(shì)。這樣的晶片表面的凹凸使得在布線等的形成中不可缺少的曝光變得困難，因此進(jìn)行晶片表面的平坦化。作為該平坦化工序，使用由化學(xué)及物理作用來(lái)研磨表面以實(shí)現(xiàn)平坦化的CMP(Chemical Mechanical Polishing化學(xué)機(jī)械研磨)。
但是，僅導(dǎo)入CMP工序有時(shí)也無(wú)法得到所希望的平坦性。例如，公知有由于半導(dǎo)體集成電路內(nèi)的局部圖案的密度的差異而使研磨后的膜厚在局部上存在不同。存在這些高低平面的差異較大的情形，無(wú)法完全平坦化、CMP后的膜厚產(chǎn)生離差的情形。這種離差較大時(shí)，將成為不良的原因。
為此，為防止產(chǎn)生膜厚離差而開(kāi)發(fā)了各種方法，其代表性的方法之一是虛設(shè)圖案插入方式。研磨后的膜厚的離差的原因之一是，在形成了溝的部分在絕緣膜成膜后成為凹狀。因此，為防止成膜后成為凹狀，而設(shè)置實(shí)際上不起到作為元件的作用的圖案(虛設(shè)圖案)。由此，消除了表面的臺(tái)階，實(shí)現(xiàn)了研磨后的平坦化。能夠通過(guò)在寬的溝部設(shè)置虛設(shè)圖案而實(shí)現(xiàn)平坦加工(參照日本特開(kāi)2004-273962號(hào)公報(bào))。
通過(guò)這樣配置虛設(shè)擴(kuò)散區(qū)域，可使擴(kuò)散區(qū)域的圖案密度均勻化，因此能夠抑制由CMP進(jìn)行平坦化時(shí)產(chǎn)生的凹凸，其結(jié)果，能夠?qū)崿F(xiàn)精度高的曝光工序。
另外，在第7實(shí)施方式中，如配置虛設(shè)擴(kuò)散區(qū)域那樣配置虛設(shè)金屬布線時(shí)，基于同樣的理由，可使金屬布線的圖案密度均勻化。
此外，通常，襯底觸點(diǎn)由擴(kuò)散區(qū)域、觸點(diǎn)、金屬布線形成，因此在第7實(shí)施方式中，如配置虛設(shè)擴(kuò)散區(qū)域那樣配置襯底觸點(diǎn)時(shí)，基于同樣的理由，能夠使擴(kuò)散區(qū)域和金屬區(qū)域的圖案密度均勻化，還能夠使襯底電位穩(wěn)定。
此外，在第3～第7實(shí)施方式中，在激活晶體管和與其相鄰的晶體管之間配置了虛設(shè)柵極、非激活晶體管、虛設(shè)擴(kuò)散區(qū)域、虛設(shè)金屬區(qū)域、襯底觸點(diǎn)區(qū)域等，也可如第7實(shí)施方式那樣，同時(shí)并用這些項(xiàng)目中的幾個(gè)項(xiàng)目。
此外，第1～第7實(shí)施方式的電路最好是用于傳輸時(shí)鐘信號(hào)的電路。這是因?yàn)閭鬏敃r(shí)鐘信號(hào)的電路所包含的激活晶體管需要特別提高其柵極尺寸精度的緣故。其理由在以下詳細(xì)說(shuō)明。
通常，為使半導(dǎo)體集成電路同步化而分配時(shí)鐘信號(hào)進(jìn)行供給。以往，由于在較小的時(shí)鐘脈沖相位差(clock skew)下向許多寄存器等分配該時(shí)鐘信號(hào)，所以進(jìn)行以下的動(dòng)作，即由延遲元件或布線等調(diào)節(jié)其延遲、或進(jìn)而使對(duì)到達(dá)寄存器等的時(shí)鐘信號(hào)進(jìn)行分發(fā)的電路結(jié)構(gòu)全部統(tǒng)一等。
在現(xiàn)在的大規(guī)?；陌雽?dǎo)體集成電路中含有許多寄存器等，需要向這些許多寄存器等分配時(shí)鐘信號(hào)，因此分配時(shí)鐘信號(hào)的電路由多級(jí)柵極構(gòu)成。為此，即使做成在半導(dǎo)體集成電路內(nèi)統(tǒng)一了時(shí)鐘分配電路的結(jié)構(gòu)，也會(huì)由于在半導(dǎo)體集成電路中產(chǎn)生的制造上的離差而在時(shí)鐘信號(hào)分配電路的延遲時(shí)間上產(chǎn)生離差，其結(jié)果，在分配給寄存器等的時(shí)鐘之間將產(chǎn)生時(shí)鐘脈沖相位差。
特別是在微細(xì)化工藝中，由于時(shí)鐘周期縮短、并且制造上的離差變大，所以時(shí)鐘周期中歪斜(skew)所占的比例變大而成為問(wèn)題。根據(jù)這樣的背景，在傳輸時(shí)鐘信號(hào)的電路中，特別要求提高晶體管的柵極尺寸精度。通常，傳輸時(shí)鐘信號(hào)的電路多由倒相電路或緩沖電路構(gòu)成。在本發(fā)明的各實(shí)施方式中，假定也是由相同的電路構(gòu)成。
另外，不言而喻，不僅是傳輸時(shí)鐘信號(hào)的電路，只要是要求高精度地傳輸信號(hào)的、用于信號(hào)路徑上的電路，第1～第7實(shí)施方式都是有效的。
(第8實(shí)施方式)
圖10是表示本發(fā)明的第8實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。在圖10中，在激活晶體管8a的兩側(cè)配置有晶體管8b和晶體管8c。激活晶體管8a由柵極8a1和擴(kuò)散區(qū)域8a2形成，晶體管8b由柵極8b1和擴(kuò)散區(qū)域8b2形成，晶體管8c由柵極8c1和擴(kuò)散區(qū)域8c2形成。
在此，柵極8a1與柵極8b1之間的間隔8S1大于柵極8a1與柵極8c1之間的間隔8S2地進(jìn)行配置。第8實(shí)施方式相對(duì)于第1～第7實(shí)施方式的最大不同點(diǎn)在于不存在虛設(shè)柵極8d1(在圖10中用虛線表示虛設(shè)柵極8d1，但這是為便于理解而記載的，虛設(shè)柵極8d1在圖10的布局圖案上并不存在)。
在第1～第7實(shí)施方式中，為這樣的方法擴(kuò)大晶體管的柵極間隔、且使用這些虛設(shè)柵極以等間隔配置柵極，從而抑制柵極的完成尺寸離差，而第8實(shí)施方式，不使用虛設(shè)柵極，僅擴(kuò)大晶體管的柵極間隔，來(lái)抑制柵極的完成尺寸離差。通過(guò)如本實(shí)施方式那樣擴(kuò)大間隔來(lái)進(jìn)行布局，能夠抑制晶體管8b的柵極8b1帶給激活晶體管8a的柵極8a1的光鄰近效應(yīng)所導(dǎo)致的完成尺寸離差的影響。
另外，在第8實(shí)施方式中，使柵極8a1、8b1、8c1為等長(zhǎng)度，能更抑制由光鄰近效應(yīng)導(dǎo)致的柵極的完成尺寸離差。
另外，由于使用第8實(shí)施方式時(shí)可提高柵長(zhǎng)的完成尺寸精度，所以對(duì)傳輸時(shí)鐘信號(hào)的電路包含激活晶體管8a時(shí)特別有效。其理由已經(jīng)說(shuō)明，因此在此省略。
(第9實(shí)施方式)圖11是表示本發(fā)明的第9實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。在圖11中，與圖10同樣地在激活晶體管9a的兩側(cè)配置有晶體管9b和晶體管9c。激活晶體管9a由柵極9a1和擴(kuò)散區(qū)域9a2形成，晶體管9b由柵極9b1和擴(kuò)散區(qū)域9b2形成，晶體管9c由柵極9c1和擴(kuò)散區(qū)域9c2形成。圖11與圖10的不同點(diǎn)在于晶體管9b的柵極9b1的柵長(zhǎng)大于晶體管9a的柵極9a1的柵長(zhǎng)和晶體管9c的柵極9c1的柵長(zhǎng)。
通過(guò)這樣使柵極9b1的柵長(zhǎng)增大，如在第5實(shí)施方式所說(shuō)明的那樣，可構(gòu)成面積效率良好的電容晶體管，但帶給接近的晶體管的柵極的由光鄰近效應(yīng)導(dǎo)致的對(duì)完成尺寸離差的影響較大。因此，通過(guò)使圖11的柵極9a1與柵極9b1之間的間隔9S1大于圖10的柵極8a1與柵極8b1之間的間隔8S1，從而能夠抑制晶體管9b的柵極9b1帶給激活晶體管9a的柵極9a1的光鄰近效應(yīng)所導(dǎo)致的對(duì)完成尺寸離差的影響。
另外，舉出了電容晶體管作為柵長(zhǎng)較大的晶體管的例子，但并不限于此。
(第10實(shí)施方式)圖12是表示本發(fā)明的第10實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。在圖12中，與圖11同樣地在激活晶體管10a的兩側(cè)配置有晶體管10b和晶體管10c。激活晶體管10a由柵極10a1和擴(kuò)散區(qū)域10a2形成，晶體管10b由柵極10b1和擴(kuò)散區(qū)域10b2形成，晶體管10c由柵極10c1和擴(kuò)散區(qū)域10c2形成。柵極10a1、10b1、10c1是分別與圖11的柵極9a1、9b1、9c1相同的柵極。在激活晶體管10a與晶體管10b之間配置由柵極10d1和擴(kuò)散區(qū)域10a2形成的非激活晶體管10d。
通過(guò)這樣配置，能夠比沒(méi)有非激活晶體管10d時(shí)更加抑制晶體管10b的柵極10b1帶給激活晶體管10a的柵極10a1的光鄰近效應(yīng)所導(dǎo)致的對(duì)完成尺寸離差的影響。另外，根據(jù)第10實(shí)施方式，由于增大對(duì)于激活晶體管10a的柵極10a1的梳狀長(zhǎng)度，所以如第6實(shí)施方式所述，能夠抑制激活晶體管10a的特性變動(dòng)。此外，非激活晶體管10d的完成尺寸離差和特性變動(dòng)變大不會(huì)成為問(wèn)題，也如第6實(shí)施方式所述那樣。
另外，在第10實(shí)施方式中，可以使柵極10a1、10b1、10c1為相等的長(zhǎng)度，能更抑制由光鄰近效應(yīng)導(dǎo)致的柵極的完成尺寸離差。
(第11實(shí)施方式)圖13是表示本發(fā)明的第11實(shí)施方式的半導(dǎo)體集成電路的布局圖案的布局圖。在圖12中，與圖11同樣地在激活晶體管11a的兩側(cè)配置有晶體管11b及晶體管11c。激活晶體管11a由柵極11a1和擴(kuò)散區(qū)域11a2形成，晶體管11b由柵極11b1和擴(kuò)散區(qū)域11b2形成，晶體管11c由柵極11c1和擴(kuò)散區(qū)域11c2形成。柵極11a1、11b1、11c1是分別與圖11的柵極9a1、9b1、9c1同樣的柵極。在激活晶體管11a與晶體管11b之間配置有虛設(shè)擴(kuò)散區(qū)域11d2。通過(guò)這樣配置虛設(shè)擴(kuò)散區(qū)域，從而能夠如第7實(shí)施方式所述那樣，使圖案密度均勻化。
另外，在第11實(shí)施方式中，也可以是，如配置虛設(shè)擴(kuò)散區(qū)域那樣配置虛設(shè)金屬布線。于是，基于第7實(shí)施方式所述的理由，能夠使金屬布線的圖案密度均勻化。
此外，在第11實(shí)施方式中，也可以是，如配置虛設(shè)擴(kuò)散區(qū)域那樣配置襯底觸點(diǎn)區(qū)域。通常，由于襯底觸點(diǎn)由擴(kuò)散區(qū)域、觸點(diǎn)、金屬布線形成，則基于第7實(shí)施方式所述理由，可使擴(kuò)散區(qū)域和金屬區(qū)域的圖案密度均勻化，并可進(jìn)一步穩(wěn)定襯底電位。
此外，在第11實(shí)施方式中，可以在激活晶體管11a與晶體管11b之間配置非激活晶體管，也可以同時(shí)并用非激活晶體管、虛設(shè)擴(kuò)散區(qū)域、虛設(shè)金屬區(qū)域、襯底觸點(diǎn)區(qū)域等中的幾個(gè)區(qū)域。
(第12實(shí)施方式)通常，半導(dǎo)體集成電路的布局設(shè)計(jì)多是組合標(biāo)準(zhǔn)單元來(lái)進(jìn)行的。標(biāo)準(zhǔn)單元是指組合了多個(gè)晶體管、作為具有基本功能的布局設(shè)計(jì)等的基本單位的單元。在標(biāo)準(zhǔn)單元內(nèi)含有晶體管、虛設(shè)柵極等。作為標(biāo)準(zhǔn)單元功能有倒相、NAND、AND、NOR、OR、EXOR、鎖存、觸發(fā)等。
至此，通過(guò)第1～第11實(shí)施方式，說(shuō)明了可分離激活晶體管的柵極和與其接近的柵極來(lái)抑制激活晶體管的完成尺寸離差的方法。在使用標(biāo)準(zhǔn)單元由自動(dòng)配置工具進(jìn)行芯片的布局設(shè)計(jì)時(shí)，需要預(yù)先考慮標(biāo)準(zhǔn)單元的布局形狀，以使得無(wú)論怎樣排列配置標(biāo)準(zhǔn)單元，都能夠抑制位于標(biāo)準(zhǔn)單元兩端的激活晶體管的完成尺寸離差。
即，在進(jìn)行標(biāo)準(zhǔn)單元的布局設(shè)計(jì)時(shí)，通過(guò)預(yù)先使標(biāo)準(zhǔn)單元內(nèi)的除位于兩端的激活晶體管以外的部分形成為在上述實(shí)施方式中所述的布局形狀，能夠抑制晶體管的完成尺寸離差，但對(duì)標(biāo)準(zhǔn)單元內(nèi)的位于兩端的激活晶體管，由于不清楚與該標(biāo)準(zhǔn)單元相鄰配置怎樣的標(biāo)準(zhǔn)單元，所以必須預(yù)先考慮無(wú)論配置怎樣的標(biāo)準(zhǔn)單元相鄰，都能形成如上述實(shí)施方式所述的布局形狀，從而設(shè)計(jì)標(biāo)準(zhǔn)單元的布局。
圖14是作為標(biāo)準(zhǔn)單元的一例的反相器的布局圖。圖14的標(biāo)準(zhǔn)單元具有由P+擴(kuò)散區(qū)域2403和柵極2401形成的P溝道晶體管、及由PN+擴(kuò)散區(qū)域2402和柵極2401形成的N溝道晶體管。在柵極2401，通過(guò)觸點(diǎn)2404供給有來(lái)自作為金屬布線的輸入端子2407的輸入信號(hào)。在P溝道晶體管的源極，從作為金屬布線的電源布線2405通過(guò)觸點(diǎn)2404供給有電源電位。在N溝道晶體管的源極，從作為金屬布線的接地布線2406通過(guò)觸點(diǎn)2404供給有接地電位。使輸入端子2407的輸入信號(hào)反相，輸出到作為金屬布線的輸出端子2408。
另外，在以下的標(biāo)準(zhǔn)單元的發(fā)明的實(shí)施例中，為簡(jiǎn)化說(shuō)明，省略金屬布線、觸點(diǎn)等。
此外，通常的標(biāo)準(zhǔn)單元包括P溝道晶體管和N溝道晶體管這2列晶體管列，但在以下的實(shí)施例中為了簡(jiǎn)化說(shuō)明，僅記載1列晶體管列。但是本發(fā)明并不限于在下述實(shí)施例中所記載的1列晶體管列的情況，當(dāng)然也可適用于包括作為通常的標(biāo)準(zhǔn)單元的2列晶體管列的標(biāo)準(zhǔn)單元等。
圖15是表示本發(fā)明第12實(shí)施方式的標(biāo)準(zhǔn)單元的布局圖案的布局圖。在圖15記載本發(fā)明的標(biāo)準(zhǔn)單元12i相對(duì)于標(biāo)準(zhǔn)單元12h相鄰配置的布局圖案的簡(jiǎn)圖。標(biāo)準(zhǔn)單元12h、12i的各自的單元邊框相接配置。標(biāo)準(zhǔn)單元12h具有柵極12a1、12c1和擴(kuò)散區(qū)域12a2。
相對(duì)于由柵極12a1和擴(kuò)散區(qū)域12a2形成的激活晶體管12a相鄰配置柵極12c1，在與柵極12c1相反的一側(cè)，存在包含柵極12a1和12c1的單元邊框的一邊。在此，設(shè)柵極12a1與該單元邊框一邊之間的間隔為12S1，設(shè)柵極12a1與柵極12c1之間的間隔為12S2，使間隔12S1大于間隔12S2地配置柵極。通過(guò)這樣配置，無(wú)論在與柵極12a1相鄰的標(biāo)準(zhǔn)單元12i內(nèi)的柵極12b1配置在任何位置，柵極12a1與柵極12b1之間的距離都大于柵極12a1與柵極12c1之間的距離。因此，能夠抑制由光鄰近效應(yīng)導(dǎo)致的柵極12a1的完成尺寸離差的影響。
另外，如第3實(shí)施方式所述那樣，無(wú)論柵極12c1是晶體管的柵極還是虛設(shè)柵極，都能得到同樣效果。
(第13實(shí)施方式)圖16是表示本發(fā)明第13實(shí)施方式的標(biāo)準(zhǔn)單元的布局圖案的布局圖。圖16的柵極13a1、13b1、13c1是分別與圖15的柵極12a1、12b1、12c1相同的柵極。圖16與圖15的不同點(diǎn)在于，圖16的激活晶體管13a和標(biāo)準(zhǔn)單元13g之間及單元邊框上配置了虛設(shè)柵極13d1、13e1。虛設(shè)柵極13e1配置于標(biāo)準(zhǔn)單元13h的單元邊框上，并且也設(shè)于標(biāo)準(zhǔn)單元13i的單元邊框上，標(biāo)準(zhǔn)單元13h、13i相鄰配置時(shí)，在標(biāo)準(zhǔn)單元之間在單元邊框邊界上共用。
由此，無(wú)論將標(biāo)準(zhǔn)單元13i內(nèi)的柵極13b1配置于任何位置，都比不存在虛設(shè)柵極13d1、13e1時(shí)更加抑制激活晶體管13a的柵極13a1受到的光鄰近效應(yīng)導(dǎo)致的完成尺寸離差的影響。
另外，也可以使柵極13a1、13c1及虛設(shè)柵極13d1、13e1的柵長(zhǎng)為相等長(zhǎng)度、且以相等間隔配置，能夠進(jìn)一步抑制由光鄰近效應(yīng)導(dǎo)致的柵極的完成尺寸離差。
(第14實(shí)施方式)圖17是表示本發(fā)明第14實(shí)施方式的標(biāo)準(zhǔn)單元的布局圖案的布局圖。圖17的柵極14a1、14b1、14c1及虛設(shè)柵極14e1是分別與圖16的柵極13a1、13b1、13c1及虛設(shè)柵極13e1相同的柵極。圖17與圖16的不同點(diǎn)在于取代圖16中的虛設(shè)柵極13d1，在圖17中，柵極14d1在擴(kuò)散區(qū)域14a2上構(gòu)成非激活晶體管。
由此，如第6實(shí)施方式和第10實(shí)施方式中所述，除了能夠抑制由光鄰近效應(yīng)導(dǎo)致的柵極的完成尺寸離差，還能夠緩和對(duì)于激活晶體管14a的柵極14a1的梳狀長(zhǎng)度變大而導(dǎo)致的STI應(yīng)力，從而能夠抑制激活晶體管14a的特性變動(dòng)。另外，非激活晶體管14d的完成尺寸的離差和特性變動(dòng)不成為問(wèn)題。
在第14實(shí)施方式中，也可以使柵極14a1、14b1、14c1、14e1的柵長(zhǎng)為相等長(zhǎng)度、且以相等間隔配置，能夠更加抑制由光鄰近效應(yīng)導(dǎo)致的柵極的完成尺寸離差。
(第15實(shí)施方式)圖18是表示本發(fā)明第15實(shí)施方式的標(biāo)準(zhǔn)單元的布局圖案的布局圖。圖18的柵極15a1、15b1、15c1及虛設(shè)柵極15d1、15e1是分別與圖16的柵極13a1、13b1、13c1及虛設(shè)柵極13d1、13e1相同的柵極。圖18與圖16的不同點(diǎn)在于在虛設(shè)柵極15d1和15e1之間的區(qū)域一部分重疊地配置作為自動(dòng)配置布線時(shí)的端子路徑區(qū)域的端子區(qū)域15k。
與本實(shí)施方式不同，在不擴(kuò)大單元端的激活晶體管與單元邊框之間的間隔時(shí)，不存在虛設(shè)柵極15d1與15e1之間的空區(qū)域，因此必須將端子區(qū)域15k配置得比虛設(shè)柵極15d1更靠單元內(nèi)側(cè)。這是因?yàn)椋魧⒍俗訁^(qū)域15k從單元邊框超出地配置，則有可能與標(biāo)準(zhǔn)單元相鄰時(shí)相鄰的標(biāo)準(zhǔn)單元的端子區(qū)域發(fā)生短路。若必須將端子區(qū)域配置在標(biāo)準(zhǔn)單元內(nèi)部，則端子區(qū)域在標(biāo)準(zhǔn)單元內(nèi)部密集?；蛴捎谂渲枚俗訁^(qū)域的空間不充分而不得不縮小端子區(qū)域，因此自動(dòng)布線時(shí)的布線可達(dá)性變差。
如本實(shí)施方式那樣利用擴(kuò)大了單元端的激活晶體管與單元邊框之間的間隔的區(qū)域，擴(kuò)大端子區(qū)域地進(jìn)行配置，能夠減少端子區(qū)域的擁擠度，另外，能確保足夠的端子區(qū)域，因此自動(dòng)布線時(shí)的布線可達(dá)性將提高。
另外，說(shuō)明了單元內(nèi)端子區(qū)域15k相對(duì)于柵極延伸方向垂直延伸的情況，但對(duì)于相對(duì)于柵極延伸方向平行延伸的情況也同樣是有效的。
此外，通過(guò)使單元內(nèi)端子區(qū)域15k延伸，可提高金屬布線相對(duì)于形成上述端子區(qū)域15k的布線層與在其正下的布線層之間的觸點(diǎn)的覆蓋率，能夠視情況增加觸點(diǎn)數(shù)量，因此能抑制由制造時(shí)產(chǎn)生的觸點(diǎn)不良導(dǎo)致的動(dòng)作問(wèn)題的發(fā)生概率。
另外，在第13～第15實(shí)施方式中，在單元邊框與最接近單元邊框配置的激活晶體管之間的空區(qū)域配置了虛設(shè)柵極、非激活晶體管、單元內(nèi)端子區(qū)域及觸點(diǎn)，但如第7實(shí)施方式所述，也能夠設(shè)置虛設(shè)擴(kuò)散區(qū)域、虛設(shè)金屬區(qū)域、以及襯底觸點(diǎn)區(qū)域。另外，也能夠同時(shí)并用這些中的幾個(gè)項(xiàng)目。其結(jié)果如在第7實(shí)施方式中所述的那樣。
實(shí)施了如第13～第15實(shí)施方式那樣的布局的標(biāo)準(zhǔn)單元，在傳輸時(shí)鐘信號(hào)的電路中是有效的。其原因已在第7實(shí)施方式中說(shuō)明，在此省略。
另外，在第12～第15實(shí)施方式中，僅就單元端的一側(cè)進(jìn)行了說(shuō)明，但優(yōu)選的是，就相反側(cè)的單元端也做成同樣的布局形狀。這是因?yàn)樽詣?dòng)配置時(shí)存在左右連續(xù)地相鄰配置標(biāo)準(zhǔn)單元，進(jìn)而使標(biāo)準(zhǔn)單元左右翻轉(zhuǎn)來(lái)配置的情況，因此即使在單元的一側(cè)應(yīng)用上述實(shí)施方式，但在不應(yīng)用的單元端，就無(wú)法取得上述效果。此外，這也是因?yàn)椴恢缹?duì)于位于單元串的一端的標(biāo)準(zhǔn)單元，與其相鄰配置什么的緣故。
(第16實(shí)施方式)圖19是表示本發(fā)明第16實(shí)施方式的標(biāo)準(zhǔn)單元的布局圖案的布局圖。在圖19記載本發(fā)明的標(biāo)準(zhǔn)單元16i相對(duì)于標(biāo)準(zhǔn)單元16h相鄰配置的布局圖案的簡(jiǎn)圖。標(biāo)準(zhǔn)單元16h、16i的各自的單元邊框相接地配置。標(biāo)準(zhǔn)單元16h具有柵極16a1、16c1和擴(kuò)散區(qū)域16a2、16c2。
相對(duì)于由柵極16a1和擴(kuò)散區(qū)域16a2形成的激活晶體管16a，相鄰配置有由柵極16c1和擴(kuò)散區(qū)域16c2形成的晶體管16c。在相對(duì)于柵極16a1的與柵極16c1的相反側(cè)，存在包含柵極16a1和16c1的標(biāo)準(zhǔn)單元16h的單元邊框的一邊。在此，設(shè)柵極16a1與單元邊框之間的間隔為16S1、設(shè)柵極16a1與柵極16c1之間的間隔為16S2，使間隔16S1大于間隔16S2地配置柵極。
通過(guò)這樣的配置，無(wú)論與柵極16a1相鄰的標(biāo)準(zhǔn)單元16i內(nèi)的柵極16b1配置在任何位置，都可使柵極16a1與柵極16b1之間的距離大于柵極16a1與柵極16c1之間的距離。因此，能夠抑制由光鄰近效應(yīng)導(dǎo)致的柵極16a1的完成尺寸離差的影響。
另外，使間隔16S1大于間隔16S2地配置柵極，但只要間隔16S1大于間隔16S2的一半即可。若預(yù)先以這樣的基準(zhǔn)對(duì)所有的標(biāo)準(zhǔn)單元進(jìn)行設(shè)計(jì)，則結(jié)果無(wú)論與怎樣的標(biāo)準(zhǔn)單元相鄰的情形，柵極16a1與相鄰的標(biāo)準(zhǔn)單元內(nèi)的柵極16b1之間的距離都大于16S2，其結(jié)果能得到同樣的效果。
在第16實(shí)施方式中，也可以使柵極16a1、16c1的柵長(zhǎng)為相等長(zhǎng)度，能更加抑制由光鄰近效應(yīng)導(dǎo)致的柵極的完成尺寸離差。
(第17實(shí)施方式)圖20是表示本發(fā)明的第17實(shí)施方式的標(biāo)準(zhǔn)單元的布局圖案的布局圖。圖20與圖19的不同點(diǎn)在于在激活晶體管17a與最接近該激活晶體管17a的單元邊框之間，配置有非激活晶體管17d。由此，如第6及第10實(shí)施方式所述，除了抑制由光鄰近效應(yīng)導(dǎo)致的柵極的完成尺寸離差之外，還由于對(duì)于激活晶體管17a的柵極17a1的梳狀長(zhǎng)度變大，所以能夠抑制激活晶體管17a的特性變動(dòng)。此外，非激活晶體管17d的完成尺寸的離差和特性變動(dòng)變大不會(huì)成為問(wèn)題，這也如第6實(shí)施方式所述的那樣。
在第16實(shí)施方式和第17實(shí)施方式中，在單元邊框與最接近單元邊框配置的激活晶體管之間的空區(qū)域配置了非激活晶體管，但是，如在第7實(shí)施方式和第15實(shí)施方式中所述，也可以設(shè)置虛設(shè)擴(kuò)散區(qū)域、虛設(shè)金屬區(qū)域、基本觸點(diǎn)區(qū)域、單元內(nèi)端子區(qū)域及觸點(diǎn)。進(jìn)而，也可以同時(shí)并用這些中的幾個(gè)項(xiàng)目。
如第16實(shí)施方式和第17實(shí)施方式那樣實(shí)施了布局的標(biāo)準(zhǔn)單元，對(duì)傳輸時(shí)鐘信號(hào)的電路是有效的。其理由已經(jīng)說(shuō)明，在此省略。
在第16實(shí)施方式和第17實(shí)施方式中，僅對(duì)單元端的一例進(jìn)行了說(shuō)明，但優(yōu)選的是，對(duì)于相反側(cè)的單元端也做成同樣的布局形狀。這是因?yàn)榇嬖谧詣?dòng)配置時(shí)左右連續(xù)地相鄰配置標(biāo)準(zhǔn)單元，進(jìn)而使標(biāo)準(zhǔn)單元左右翻轉(zhuǎn)來(lái)配置的情況，因此，即使單元的一側(cè)應(yīng)用上述實(shí)施方式，但在不應(yīng)用的單元端就不能取得上述效果。此外，這也是因?yàn)椴恢缹?duì)于位于單元串的一端的標(biāo)準(zhǔn)單元，配置什么與其相鄰。
(第18實(shí)施方式)在第18實(shí)施方式中，構(gòu)成具有如第12實(shí)施方式～第17實(shí)施方式那樣實(shí)施了布局的標(biāo)準(zhǔn)單元的標(biāo)準(zhǔn)單元庫(kù)(library)。使用這樣的標(biāo)準(zhǔn)單元庫(kù)進(jìn)行半導(dǎo)體集成電路的設(shè)計(jì)，從而能夠得到抑制了柵長(zhǎng)的完成尺寸離差的半導(dǎo)體集成電路。
(第19實(shí)施方式)在第19實(shí)施方式中，使用如第12～第17實(shí)施方式那樣實(shí)施了布局的標(biāo)準(zhǔn)單元來(lái)構(gòu)成半導(dǎo)體集成電路。由此可得到抑制柵長(zhǎng)的完成尺寸離差的半導(dǎo)體集成電路。
(第20實(shí)施方式)圖21是表示設(shè)計(jì)流程概要的流程圖，該設(shè)計(jì)流程使用了確定標(biāo)準(zhǔn)單元的配置和端子間的布線路徑的自動(dòng)配置布線工具。圖21的設(shè)計(jì)流程，將物理庫(kù)(library)1801、邏輯庫(kù)1802、記載使用標(biāo)準(zhǔn)單元庫(kù)所記載的標(biāo)準(zhǔn)單元之間的連接的網(wǎng)絡(luò)列表1803、表示可配置區(qū)域的平面布置圖(floor plan)數(shù)據(jù)1804和規(guī)定電路的動(dòng)作時(shí)序的時(shí)序約束1805作為輸入，具有概略配置步驟1806、詳細(xì)配置布線步驟1807、時(shí)序判斷步驟1808、以及時(shí)序最優(yōu)化步驟1809。物理庫(kù)1801，除了具有標(biāo)準(zhǔn)單元的信號(hào)端子等的物理形狀外，還具有控制標(biāo)準(zhǔn)單元彼此間重合的單元邊界，邏輯庫(kù)1802除了具有標(biāo)準(zhǔn)單元的動(dòng)作描述外，還具有區(qū)別晶體管種類的屬性信息。
在概略配置步驟1806中，考慮從時(shí)序約束1805得到的時(shí)序信息、從平面配置圖數(shù)據(jù)1804得到的擁擠度，得到構(gòu)成網(wǎng)絡(luò)列表1803的各標(biāo)準(zhǔn)單元的概略配置。之后，在詳細(xì)配置布線步驟1807中，實(shí)施詳細(xì)配置及標(biāo)準(zhǔn)單元之間的布線，得到最終的半導(dǎo)體集成電路的布局?jǐn)?shù)據(jù)1810。在詳細(xì)配置布線步驟1807結(jié)束后，在時(shí)序判斷步驟1808確認(rèn)是否滿足所需的時(shí)序，在不滿足所需的時(shí)序的情況下，在時(shí)序最優(yōu)化步驟1809通過(guò)進(jìn)行單元的移動(dòng)或置換、再次布線進(jìn)行時(shí)序改善，反復(fù)進(jìn)行詳細(xì)配置布線1807。
圖22是本發(fā)明的第20實(shí)施方式的半導(dǎo)體集成電路的設(shè)計(jì)方法的流程圖。在標(biāo)準(zhǔn)單元配置步驟1901中，配置包含激活晶體管的標(biāo)準(zhǔn)單元，在間隔標(biāo)準(zhǔn)單元配置步驟1902中，與標(biāo)準(zhǔn)單元中所指定的標(biāo)準(zhǔn)單元的兩側(cè)相鄰地配置間隔標(biāo)準(zhǔn)單元。間隔標(biāo)準(zhǔn)單元不包括激活晶體管，主要目的在于擴(kuò)大單元之間的空間。
在此，作為所指定的標(biāo)準(zhǔn)單元，若預(yù)先指定在其單元端包括如電容晶體管那樣?xùn)砰L(zhǎng)較大的晶體管的標(biāo)準(zhǔn)單元，在其兩側(cè)配置有間隔標(biāo)準(zhǔn)單元。為此，能夠緩和柵長(zhǎng)較大的晶體管帶給周圍的柵極的光鄰近效應(yīng)的增大。此外，能夠抑制相對(duì)于間隔標(biāo)準(zhǔn)單元而配置于與在其單元端含有柵長(zhǎng)較大的晶體管的標(biāo)準(zhǔn)單元相反一側(cè)的標(biāo)準(zhǔn)單元的柵長(zhǎng)的離差。
另外，所指定的標(biāo)準(zhǔn)單元可選擇傳輸時(shí)鐘信號(hào)的標(biāo)準(zhǔn)單元。通過(guò)與傳輸時(shí)鐘信號(hào)的標(biāo)準(zhǔn)單元相鄰地配置間隔標(biāo)準(zhǔn)單元，可降低傳輸時(shí)鐘信號(hào)的標(biāo)準(zhǔn)單元因相鄰的標(biāo)準(zhǔn)單元所含有的晶體管而受到的光鄰近效應(yīng)的影響，能夠抑制傳輸時(shí)鐘信號(hào)的標(biāo)準(zhǔn)單元的柵長(zhǎng)的離差。尤其是緩和由與傳輸時(shí)鐘信號(hào)的標(biāo)準(zhǔn)單元相鄰的柵長(zhǎng)較大的標(biāo)準(zhǔn)單元引起的光鄰近效應(yīng)的影響的效果大。
此外，在配置于單元串兩端的標(biāo)準(zhǔn)單元中，在一側(cè)配置有標(biāo)準(zhǔn)單元，但在另一側(cè)不配置任何標(biāo)準(zhǔn)單元。因此，若預(yù)先選擇配置于單元串兩端的標(biāo)準(zhǔn)單元作為上述所指定的標(biāo)準(zhǔn)單元，則能夠緩和光鄰近效應(yīng)對(duì)配置于單元串兩端的標(biāo)準(zhǔn)單元的影響。
另外，在圖22所示的工序中，最好包括在圖21的概略配置步驟1806或詳細(xì)配置布線步驟1807中。
在此，對(duì)進(jìn)行圖21和圖22的處理的半導(dǎo)體集成電路的設(shè)計(jì)裝置進(jìn)行說(shuō)明。該設(shè)計(jì)裝置具有硬盤驅(qū)動(dòng)器等存儲(chǔ)裝置、CPU等運(yùn)算部、鍵盤、以及監(jiān)視器。例如，使圖22所示的工序包括在圖21的概略配置步驟1806中。
在存儲(chǔ)裝置存儲(chǔ)物理庫(kù)1801、邏輯庫(kù)1802、網(wǎng)絡(luò)列表1803、平面布置圖數(shù)據(jù)1804、時(shí)序約束1805、布局?jǐn)?shù)據(jù)1810，從該處進(jìn)行數(shù)據(jù)的輸入輸出。CPU進(jìn)行在概略配置步驟1806、詳細(xì)配置布線步驟1807、時(shí)序判斷步驟1808、時(shí)序最優(yōu)化步驟1809、標(biāo)準(zhǔn)單元配置步驟1901、間隔標(biāo)準(zhǔn)單元配置步驟1902中的運(yùn)算處理。用戶使用鍵盤等進(jìn)行相鄰配置間隔標(biāo)準(zhǔn)單元的標(biāo)準(zhǔn)單元的指定等，且通過(guò)監(jiān)視器畫面等確認(rèn)設(shè)計(jì)中途階段的數(shù)據(jù)或確認(rèn)布局?jǐn)?shù)據(jù)1810等。如此，不言而喻，本發(fā)明也能夠在硬件上實(shí)現(xiàn)。
圖23是示意表示間隔標(biāo)準(zhǔn)單元的布局圖。配置間隔標(biāo)準(zhǔn)單元的主要目的在于，為緩和光鄰近效應(yīng)的影響而擴(kuò)大標(biāo)準(zhǔn)單元之間的間隔。為此，不需要在間隔標(biāo)準(zhǔn)單元內(nèi)特別配置元件，但在光鄰近效應(yīng)不帶來(lái)壞影響的范圍內(nèi)，可以有效利用間隔標(biāo)準(zhǔn)單元內(nèi)的空區(qū)域。
圖24是表示做成具有虛設(shè)擴(kuò)散區(qū)域那樣的間隔標(biāo)準(zhǔn)單元的布局圖。通過(guò)做成為圖24那樣，除了本來(lái)間隔標(biāo)準(zhǔn)單元所期待的抑制柵長(zhǎng)離差的效果之外，還得到使擴(kuò)散區(qū)域的圖案密度均勻化的效果。另外，同樣可在間隔標(biāo)準(zhǔn)單元內(nèi)配置非激活晶體管、虛設(shè)柵極、二極管、虛設(shè)金屬布線。通過(guò)配置這些而得到的效果和理由已經(jīng)說(shuō)明，在此省略。
工業(yè)上的可利用性本發(fā)明能夠抑制柵長(zhǎng)的離差、并抑制電路特性的離差，因此作為安裝于各種電子設(shè)備上的半導(dǎo)體集成電路等是有用的。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于，包括可激活的第1晶體管，由沿第1方向延伸的第1柵極和第1擴(kuò)散區(qū)域形成；第2晶體管，由沿上述第1方向延伸的第2柵極和第2擴(kuò)散區(qū)域形成，在與上述第1方向正交的第2方向上與上述第1晶體管相鄰；以及沿上述第1方向延伸的第3柵極，在與上述第2晶體管相反的一側(cè)，在上述第2方向上與上述第1晶體管相鄰，其中，上述第1柵極和上述第2柵極之間的間隔，比上述第1柵極和上述第3柵極之間的間隔大。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，上述第1柵極和上述第2柵極之間的間隔，是上述第1柵極和上述第3柵極之間的間隔的2倍或2倍以上。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，上述第1柵極和上述第2柵極之間的間隔，是上述第1柵極和上述第3柵極之間的間隔的3倍或3倍以上。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，上述第3柵極構(gòu)成第3晶體管。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，上述第3柵極是虛設(shè)柵極。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，在上述第1晶體管與上述第2晶體管之間，至少還具有一個(gè)沿上述第1方向延伸的虛設(shè)柵極。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于，上述第1～第3柵極和上述虛設(shè)柵極，在上述第2方向上被等間隔地配置。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于，上述第1～第3柵極和上述虛設(shè)柵極的柵長(zhǎng)全部相等。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，在上述第1晶體管與上述第2晶體管之間還具有非激活的第4晶體管，該第4晶體管具有沿上述第1方向延伸的第4柵極。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路，其特征在于，上述第4晶體管是截止晶體管。
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路，其特征在于，上述第4晶體管構(gòu)成電容。
12.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路，其特征在于，在上述第1晶體管與上述第2晶體管之間，至少還具有一個(gè)沿上述第1方向延伸的虛設(shè)柵極。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路，其特征在于，上述第1～第4柵極和上述虛設(shè)柵極，在上述第2方向上被等間隔地配置。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體集成電路，其特征在于，上述第1～第4柵極和上述虛設(shè)柵極的柵長(zhǎng)全部相等。
15.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，在上述第1晶體管與上述第2晶體管之間還具有虛設(shè)擴(kuò)散區(qū)域。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，在上述第1晶體管與上述第2晶體管之間還具有襯底觸點(diǎn)。
17.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，在上述第1晶體管與上述第2晶體管之間還具有虛設(shè)金屬布線。
18.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，上述2柵極的柵長(zhǎng)比上述第1柵極的柵長(zhǎng)大。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體集成電路，其特征在于，上述第2晶體管構(gòu)成電容。
20.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，上述第1晶體管被用作傳輸時(shí)鐘信號(hào)的電路。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體集成電路，其特征在于，上述傳輸時(shí)鐘信號(hào)的電路是倒相電路或緩沖電路。
22.一種半導(dǎo)體集成電路，其特征在于，包括可激活的第1晶體管，由沿第1方向延伸的第1柵極和第1擴(kuò)散區(qū)域形成；第2晶體管，由沿上述第1方向延伸的第2柵極和第2擴(kuò)散區(qū)域形成，在與上述第1方向正交的第2方向上與上述第1晶體管相鄰；以及第3晶體管，由沿上述第1方向延伸的第3柵極和與上述第1擴(kuò)散區(qū)域相間隔的第3擴(kuò)散區(qū)域形成，在與上述第2晶體管相反的一側(cè)，在上述第2方向上與上述第1晶體管相鄰，其中，上述第1柵極和上述第2柵極之間的間隔，比上述第1柵極和上述第3柵極之間的間隔大。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體集成電路，其特征在于，上述第1柵極和上述第2柵極之間的間隔，是上述第1柵極和上述第3柵極之間的間隔的1.5倍或1.5倍以上。
24.根據(jù)權(quán)利要求22所述的半導(dǎo)體集成電路，其特征在于，上述第1～第3柵極的柵長(zhǎng)全部相等。
25.根據(jù)權(quán)利要求22所述的半導(dǎo)體集成電路，其特征在于，在上述第1晶體管與上述第2晶體管之間還具有非激活的第4晶體管，該第4晶體管具有沿上述第1方向延伸的第4柵極。
26.根據(jù)權(quán)利要求25所述的半導(dǎo)體集成電路，其特征在于，上述第4晶體管是截止晶體管。
27.根據(jù)權(quán)利要求25所述的半導(dǎo)體集成電路，其特征在于，上述第4晶體管構(gòu)成電容。
28.根據(jù)權(quán)利要求22所述的半導(dǎo)體集成電路，其特征在于，在上述第1晶體管與上述第2晶體管之間還具有虛設(shè)擴(kuò)散區(qū)域。
29.根據(jù)權(quán)利要求22所述的半導(dǎo)體集成電路，其特征在于，在上述第1晶體管與上述第2晶體管之間還具有襯底觸點(diǎn)。
30.根據(jù)權(quán)利要求22所述的半導(dǎo)體集成電路，其特征在于，在上述第1晶體管與上述第2晶體管之間還具有虛設(shè)金屬布線。
31.根據(jù)權(quán)利要求22所述的半導(dǎo)體集成電路，其特征在于，上述第2柵極的柵長(zhǎng)比上述第1柵極的柵長(zhǎng)大。
32.根據(jù)權(quán)利要求31所述的半導(dǎo)體集成電路，其特征在于，上述第2晶體管構(gòu)成電容。
33.根據(jù)權(quán)利要求22所述的半導(dǎo)體集成電路，其特征在于，上述第1晶體管被用作傳輸時(shí)鐘信號(hào)的電路。
34.根據(jù)權(quán)利要求33所述的半導(dǎo)體集成電路，其特征在于，上述傳輸時(shí)鐘信號(hào)的電路是倒相電路或緩沖電路。
35.一種標(biāo)準(zhǔn)單元，包括可激活的第1晶體管，由沿第1方向延伸的第1柵極和擴(kuò)散區(qū)域形成；沿上述第1方向延伸的第2柵極，在與上述第1方向正交的第2方向上與上述第1晶體管相鄰；所述標(biāo)準(zhǔn)單元的特征在于，上述第1晶體管，是在上述第2方向上與上述標(biāo)準(zhǔn)單元的單元邊框中、沿上述第1方向延伸的第1單元邊框部分最接近地配置的晶體管；上述第1柵極和上述第1單元邊框之間的間隔，比上述第1柵極和上述第2柵極之間的間隔大。
36.根據(jù)權(quán)利要求35所述的標(biāo)準(zhǔn)單元，其特征在于，上述第1柵極和上述第1單元邊框之間的間隔，是上述第1柵極和上述第2柵極之間的間隔的2倍或2倍以上。
37.根據(jù)權(quán)利要求35所述的標(biāo)準(zhǔn)單元，其特征在于，上述第2柵極構(gòu)成第2晶體管。
38.根據(jù)權(quán)利要求35所述的標(biāo)準(zhǔn)單元，其特征在于，上述第2柵極是虛設(shè)柵極。
39.根據(jù)權(quán)利要求35所述的標(biāo)準(zhǔn)單元，其特征在于，在上述第1晶體管和上述第1單元邊框部分之間、以及上述第1單元邊框部分上的任意一處，至少還具有一個(gè)沿上述第1方向延伸的虛設(shè)柵極。
40.根據(jù)權(quán)利要求39所述的標(biāo)準(zhǔn)單元，其特征在于，上述第1、第2柵極和上述虛設(shè)柵極，在上述第2方向上被等間隔地配置。
41.根據(jù)權(quán)利要求40所述的標(biāo)準(zhǔn)單元，其特征在于，上述第1、第2柵極和上述虛設(shè)柵極的柵長(zhǎng)全部相等。
42.根據(jù)權(quán)利要求35所述的標(biāo)準(zhǔn)單元，其特征在于，在上述第1晶體管與上述第1單元邊框部分之間還具有非激活的第3晶體管，該第3晶體管具有沿上述第1方向延伸的第3柵極。
43.根據(jù)權(quán)利要求42所述的標(biāo)準(zhǔn)單元，其特征在于，上述第3晶體管是截止晶體管。
44.根據(jù)權(quán)利要求42所述的標(biāo)準(zhǔn)單元，其特征在于，上述第3晶體管構(gòu)成電容。
45.根據(jù)權(quán)利要求42所述的標(biāo)準(zhǔn)單元，其特征在于，在上述第1晶體管和上述第1單元邊框部分之間、以及上述第1單元邊框部分上的任意一處，至少還具有一個(gè)沿上述第1方向延伸的虛設(shè)柵極。
46.根據(jù)權(quán)利要求45所述的標(biāo)準(zhǔn)單元，其特征在于，上述第1～第3柵極和上述虛設(shè)柵極，在上述第2方向上被等間隔地配置。
47.根據(jù)權(quán)利要求46所述的標(biāo)準(zhǔn)單元，其特征在于，上述第1～第3柵極和上述虛設(shè)柵極的柵長(zhǎng)全部相等。
48.根據(jù)權(quán)利要求35所述的標(biāo)準(zhǔn)單元，其特征在于，在上述第1晶體管與上述第1單元邊框部分之間還具有虛設(shè)擴(kuò)散區(qū)域。
49.根據(jù)權(quán)利要求35所述的標(biāo)準(zhǔn)單元，其特征在于，在上述第1晶體管與上述第1單元邊框部分之間還具有襯底觸點(diǎn)。
50.根據(jù)權(quán)利要求35所述的標(biāo)準(zhǔn)單元，其特征在于，在上述第1晶體管與上述第1單元邊框部分之間還具有虛設(shè)金屬布線。
51.根據(jù)權(quán)利要求35所述的標(biāo)準(zhǔn)單元，其特征在于，在上述第1晶體管與上述第1單元邊框部分之間至少還具有一個(gè)輸入輸出端子。
52.根據(jù)權(quán)利要求35所述的標(biāo)準(zhǔn)單元，其特征在于，上述第1晶體管被用作傳輸時(shí)鐘信號(hào)的電路。
53.根據(jù)權(quán)利要求52所述的標(biāo)準(zhǔn)單元，其特征在于，上述傳輸時(shí)鐘信號(hào)的電路是倒相電路或緩沖電路。
54.根據(jù)權(quán)利要求35所述的標(biāo)準(zhǔn)單元，其特征在于，還包括可激活的第2晶體管，由沿上述第1方向延伸的第3柵極和擴(kuò)散區(qū)域形成；以及沿上述第1方向延伸的第4柵極，在上述第2方向上與上述第2晶體管相鄰，其中，上述第2晶體管，是在上述第2方向上與上述標(biāo)準(zhǔn)單元的單元邊框中、與上述第1單元邊框部分相對(duì)的第2單元邊框部分最接近地配置的晶體管；上述第3柵極和上述第2單元邊框部分之間的間隔，比上述第3柵極和上述第4柵極之間的間隔大。
55.根據(jù)權(quán)利要求54所述的標(biāo)準(zhǔn)單元，其特征在于，上述第1柵極和上述第1單元邊框部分之間的間隔，是上述第1柵極和上述第2柵極之間的間隔的2倍或2倍以上；上述第3柵極和上述第2單元邊框部分之間的間隔，是上述第3柵極和上述第4柵極之間的間隔的2倍或2倍以上。
56.根據(jù)權(quán)利要求54所述的標(biāo)準(zhǔn)單元，其特征在于，在上述第1晶體管與上述第1單元邊框部分之間、上述第1單元邊框部分上、上述第2晶體管與上述第2單元邊框部分之間、以及上述第2單元邊框部分上的任意一處，至少還具有一個(gè)沿上述第1方向延伸的虛設(shè)柵極。
57.根據(jù)權(quán)利要求54所述的標(biāo)準(zhǔn)單元，其特征在于，上述標(biāo)準(zhǔn)單元被用作傳輸時(shí)鐘信號(hào)的電路。
58.根據(jù)權(quán)利要求57所述的標(biāo)準(zhǔn)單元，其特征在于，上述傳輸時(shí)鐘信號(hào)的電路是倒相電路或緩沖電路。
59.一種標(biāo)準(zhǔn)單元，包括可激活的第1晶體管，由沿第1方向延伸的第1柵極和第1擴(kuò)散區(qū)域形成；第2晶體管，由沿上述第1方向延伸的第2柵極和與上述第1擴(kuò)散區(qū)域相間隔的第2擴(kuò)散區(qū)域形成，在與上述第1方向正交的第2方向上與上述第1晶體管相鄰；所述標(biāo)準(zhǔn)單元的特征在于，上述第1晶體管，是在第2方向上與上述標(biāo)準(zhǔn)單元的單元邊框中、沿上述第1方向延伸的第1單元邊框部分最接近地配置的晶體管；上述第1柵極和上述第1單元邊框部分之間的間隔，比上述第1柵極和上述第2柵極之間的間隔大。
60.根據(jù)權(quán)利要求59所述的標(biāo)準(zhǔn)單元，其特征在于，上述第1柵極和上述第1單元邊框部分之間的間隔，比上述第1柵極和上述第2柵極之間的間隔大。
61.根據(jù)權(quán)利要求59所述的標(biāo)準(zhǔn)單元，其特征在于，上述第1、第2柵極的柵長(zhǎng)全部相等。
62.根據(jù)權(quán)利要求59所述的標(biāo)準(zhǔn)單元，其特征在于，在上述第1晶體管與上述第1單元邊框部分之間還具有非激活的第3晶體管，該第3晶體管具有沿上述第1方向延伸的第3柵極。
63.根據(jù)權(quán)利要求62所述的標(biāo)準(zhǔn)單元，其特征在于，上述第3晶體管是截止晶體管。
64.根據(jù)權(quán)利要求62所述的標(biāo)準(zhǔn)單元，其特征在于，上述第3晶體管構(gòu)成電容。
65.根據(jù)權(quán)利要求59所述的標(biāo)準(zhǔn)單元，其特征在于，在上述第1晶體管與上述第1單元邊框部分之間還具有虛設(shè)擴(kuò)散區(qū)域。
66.根據(jù)權(quán)利要求59所述的標(biāo)準(zhǔn)單元，其特征在于，在上述第1晶體管與上述第1單元邊框部分之間還具有襯底觸點(diǎn)。
67.根據(jù)權(quán)利要求59所述的標(biāo)準(zhǔn)單元，其特征在于，在上述第1晶體管與上述第1單元邊框部分之間還具有虛設(shè)金屬布線。
68.根據(jù)權(quán)利要求59所述的標(biāo)準(zhǔn)單元，其特征在于，在上述第1晶體管與上述第1單元邊框部分之間至少還具有一個(gè)輸入輸出端子。
69.根據(jù)權(quán)利要求59所述的標(biāo)準(zhǔn)單元，其特征在于，上述第1晶體管被用作傳輸時(shí)鐘信號(hào)的電路。
70.根據(jù)權(quán)利要求69所述的標(biāo)準(zhǔn)單元，其特征在于，上述傳輸時(shí)鐘信號(hào)的電路是倒相電路或緩沖電路。
71.根據(jù)權(quán)利要求59所述的標(biāo)準(zhǔn)單元，其特征在于，還包括可激活的第3晶體管，由沿上述第1方向延伸的第3柵極和第3擴(kuò)散區(qū)域形成；以及第4晶體管，由沿上述第1方向延伸的第4柵極和與上述第3擴(kuò)散區(qū)域相間隔的第4擴(kuò)散區(qū)域形成，在上述第2方向上與上述第3晶體管相鄰；其中，上述第3晶體管，是在上述第2方向上與上述標(biāo)準(zhǔn)單元的單元邊框中、與上述第1單元邊框部分相對(duì)的第2單元邊框部分最接近地配置的晶體管；上述第3柵極和上述第2單元邊框部分之間的間隔，比上述第3柵極和上述第4柵極之間的間隔的一半大。
72.根據(jù)權(quán)利要求71所述的標(biāo)準(zhǔn)單元，其特征在于，上述第1柵極和上述第1單元邊框部分之間的間隔，大于上述第1柵極和上述第2柵極之間的間隔；上述第3柵極和上述第2單元邊框部分之間的間隔，大于上述第3柵極和上述第4柵極之間的間隔。
73.根據(jù)權(quán)利要求71所述的標(biāo)準(zhǔn)單元，其特征在于，上述標(biāo)準(zhǔn)單元被用作傳輸時(shí)鐘信號(hào)的電路。
74.根據(jù)權(quán)利要求73所述的標(biāo)準(zhǔn)單元，其特征在于，上述傳輸時(shí)鐘信號(hào)的電路是倒相電路或緩沖電路。
75.一種具有標(biāo)準(zhǔn)單元的標(biāo)準(zhǔn)單元庫(kù)，其特征在于，上述標(biāo)準(zhǔn)單元包括可激活的第1晶體管，由沿第1方向延伸的第1柵極和擴(kuò)散區(qū)域形成；以及沿上述第1方向延伸的第2柵極，在與上述第1方向正交的第2方向上與上述第1晶體管相鄰，其中，上述第1晶體管，是在上述第2方向上與上述標(biāo)準(zhǔn)單元的單元邊框中、沿上述第1方向延伸的第1單元邊框部分最接近地配置的晶體管；上述第1柵極和上述第1單元邊框部分之間的間隔，比上述第1柵極和上述第2柵極之間的間隔大。
76.一種具有標(biāo)準(zhǔn)單元的標(biāo)準(zhǔn)單元庫(kù)，其特征在于，上述標(biāo)準(zhǔn)單元包括可激活的第1晶體管，由沿第1方向延伸的第1柵極和第1擴(kuò)散區(qū)域形成；以及第2晶體管，由沿上述第1方向延伸的第2柵極和與上述第1擴(kuò)散區(qū)域相間隔的第2擴(kuò)散區(qū)域形成，在與上述第1方向正交的第2方向上與上述第1晶體管相鄰，其中，上述第1晶體管，是在上述第2方向上與上述標(biāo)準(zhǔn)單元的單元邊框中、沿上述第1方向延伸的第1單元邊框部分最接近地配置的晶體管；上述第1柵極和上述第1單元邊框部分之間的間隔，比上述第1柵極和上述第2柵極之間的間隔大。
77.一種具有標(biāo)準(zhǔn)單元的半導(dǎo)體集成電路，其特征在于，上述標(biāo)準(zhǔn)單元包括可激活的第1晶體管，由沿第1方向延伸的第1柵極和擴(kuò)散區(qū)域形成；以及沿上述第1方向延伸的第2柵極，在與上述第1方向正交的第2方向上與上述第1晶體管相鄰，其中，上述第1晶體管，是在上述第2方向上與上述標(biāo)準(zhǔn)單元的單元邊框中、沿上述第1方向延伸的第1單元邊框部分最接近地配置的晶體管；上述第1柵極和上述第1單元邊框部分之間的間隔，比上述第1柵極和上述第2柵極之間的間隔大。
78.一種具有標(biāo)準(zhǔn)單元的半導(dǎo)體集成電路，其特征在于，上述標(biāo)準(zhǔn)單元包括可激活的第1晶體管，由沿第1方向延伸的第1柵極和第1擴(kuò)散區(qū)域形成；以及第2晶體管，由沿上述第1方向延伸的第2柵極和與上述第1擴(kuò)散區(qū)域相間隔的第2擴(kuò)散區(qū)域形成，在與上述第1方向正交的第2方向上與上述第1晶體管相鄰，其中，上述第1晶體管，是在上述第2方向上與上述標(biāo)準(zhǔn)單元的單元邊框中、沿上述第1方向延伸的第1單元邊框部分最接近地配置的晶體管；上述第1柵極和上述第1單元邊框部分之間的間隔，比上述第1柵極和上述第2柵極之間的間隔大。
79.一種半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，包括配置步驟，配置包含可激活的晶體管的標(biāo)準(zhǔn)單元；間隔配置步驟，與上述標(biāo)準(zhǔn)單元中指定的標(biāo)準(zhǔn)單元兩側(cè)相鄰地，配置不包含可激活的晶體管的間隔標(biāo)準(zhǔn)單元。
80.根據(jù)權(quán)利要求79所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，上述指定的標(biāo)準(zhǔn)單元包括柵長(zhǎng)比其他晶體管大的晶體管。
81.根據(jù)權(quán)利要求79所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，上述指定的標(biāo)準(zhǔn)單元起到傳輸時(shí)鐘信號(hào)的作用。
82.根據(jù)權(quán)利要求79所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，上述指定的標(biāo)準(zhǔn)單元位于標(biāo)準(zhǔn)單元串的兩端。
83.根據(jù)權(quán)利要求79所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，上述間隔標(biāo)準(zhǔn)單元具有虛設(shè)柵極。
84.根據(jù)權(quán)利要求79所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，上述間隔標(biāo)準(zhǔn)單元具有非激活晶體管。
85.根據(jù)權(quán)利要求79所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，上述間隔標(biāo)準(zhǔn)單元具有虛設(shè)擴(kuò)散區(qū)域。
86.根據(jù)權(quán)利要求79所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，上述間隔標(biāo)準(zhǔn)單元具有二極管。
87.根據(jù)權(quán)利要求79所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，上述間隔標(biāo)準(zhǔn)單元具有虛設(shè)金屬布線。
88.一種半導(dǎo)體集成電路的設(shè)計(jì)裝置，其特征在于，包括配置單元，配置包含激活晶體管的標(biāo)準(zhǔn)單元；間隔配置單元，與上述標(biāo)準(zhǔn)單元中指定的標(biāo)準(zhǔn)單元的兩側(cè)相鄰地，配置不包含可激活的晶體管的間隔標(biāo)準(zhǔn)單元。
89.根據(jù)權(quán)利要求88所述的半導(dǎo)體集成電路的設(shè)計(jì)裝置，其特征在于，上述指定的標(biāo)準(zhǔn)單元起到傳輸時(shí)鐘信號(hào)的作用。
全文摘要
本發(fā)明提供一種能夠抑制由光鄰近效應(yīng)引起的柵長(zhǎng)離差的半導(dǎo)體集成電路，包括可激活的第1晶體管，由沿第1方向延伸的第1柵極和第1擴(kuò)散區(qū)域形成；第2晶體管，由沿上述第1方向延伸的第2柵極和第2擴(kuò)散區(qū)域形成，在與上述第1方向正交的第2方向上與上述第1晶體管相鄰；以及沿上述第1方向延伸的第3柵極，在與上述第2晶體管相反的一側(cè)，在上述第2方向上與上述第1晶體管相鄰。上述第1柵極和上述第2柵極之間的間隔，比上述第1柵極和上述第3柵極之間的間隔大。
文檔編號(hào)G03F1/70GK1893074SQ20061010050
公開(kāi)日2007年1月10日 申請(qǐng)日期2006年6月30日 優(yōu)先權(quán)日2005年6月30日
發(fā)明者當(dāng)房哲朗, 岡本奈奈, 矢野純一 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社