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具有內(nèi)置驅(qū)動(dòng)電路的液晶顯示板的制作方法

文檔序號(hào):2780452閱讀:103來源:國知局
專利名稱:具有內(nèi)置驅(qū)動(dòng)電路的液晶顯示板的制作方法
技術(shù)領(lǐng)域
本發(fā)明涉及一種液晶顯示器,特別是涉及一種具有內(nèi)置驅(qū)動(dòng)電路的液晶顯示板。
背景技術(shù)
通常,液晶顯示(LCD)器件可以用作電視和計(jì)算機(jī)的顯示監(jiān)視器。在LCD器件中,使用電場(chǎng)來控制液晶的光透射率,從而顯示圖像。為此,LCD包括具有以矩陣型設(shè)置的液晶單元的液晶顯示板。驅(qū)動(dòng)電路被提供用來驅(qū)動(dòng)液晶顯示板。
圖1示出了現(xiàn)有技術(shù)液晶顯示器件結(jié)構(gòu)的電路方框圖。參照?qǐng)D1,現(xiàn)有技術(shù)LCD器件包括具有以矩陣型設(shè)置的(m×n)個(gè)液晶單元Clc的液晶顯示板13,相互交叉的m條數(shù)據(jù)線D1至Dm與n條柵線G1至Gn以及設(shè)置在數(shù)據(jù)線和柵線的交叉點(diǎn)處的薄膜晶體管TFT,用于將數(shù)據(jù)提供到液晶顯示板13的數(shù)據(jù)線D1至Dm的數(shù)據(jù)驅(qū)動(dòng)電路11,以及用于將掃描脈沖提供到柵線G1至Gn的柵驅(qū)動(dòng)電路12。
通過將薄膜晶體管基板連接到濾色片基板形成液晶顯示板13。薄膜晶體管基板設(shè)置有薄膜晶體管陣列。濾色片基板設(shè)置有濾色片陣列。液晶層設(shè)置在薄膜晶體管基板與濾色片基板之間。濾色片基板設(shè)置有黑矩陣,濾色片和公共電極。具有互相垂直的偏振軸的偏振器分別粘接在液晶顯示板13的薄膜晶體管基板和濾色片基板上,并且在與液晶層接觸的內(nèi)側(cè)表面上還設(shè)置有用于決定液晶的自由傾斜角度的定向膜。
設(shè)置在液晶顯示板13的薄膜晶體管基板上的數(shù)據(jù)線D1至Dm與柵線G1至Gn互相垂直交叉。設(shè)置在數(shù)據(jù)線D1至Dm和柵線G1至Gn的各交叉點(diǎn)處的薄膜晶體管TFT響應(yīng)來自柵線G1至Gn的掃描脈沖將經(jīng)由數(shù)據(jù)線D1至Dn提供的數(shù)據(jù)電壓提供到液晶單元Clc的像素電極。液晶單元Clc響應(yīng)提供到像素電極的數(shù)據(jù)電壓與提供到公共電極的公共電壓之間的電位差,旋轉(zhuǎn)具有介電各向異性的液晶,從而控制光透射率。另外,各液晶單元Clc設(shè)置有存儲(chǔ)電容Cst。存儲(chǔ)電容設(shè)置在像素電極與前級(jí)柵線之間或設(shè)置在像素電極與公共線(未示出)之間,從而保持充入到液晶單元Clc中的恒定數(shù)據(jù)電壓。數(shù)據(jù)驅(qū)動(dòng)電路11使用伽瑪電壓將輸入的數(shù)字視頻數(shù)據(jù)轉(zhuǎn)換為模擬數(shù)據(jù)電壓。數(shù)據(jù)驅(qū)動(dòng)電路11將轉(zhuǎn)換的模擬數(shù)據(jù)電壓施加到數(shù)據(jù)線D1至Dm。柵驅(qū)動(dòng)電路12將掃描脈沖順序施加到柵線GL1至GLn,從而選擇要提供有數(shù)據(jù)的液晶單元Clc的水平線。
圖2示出了根據(jù)現(xiàn)有技術(shù)的圖1所示的柵驅(qū)動(dòng)電路的結(jié)構(gòu)方框圖。如圖2所示,柵驅(qū)動(dòng)電路12包括具有n級(jí)(第一至第n)的移位寄存器,其級(jí)連到起始脈沖Vst的輸入線以順序?qū)呙杳}沖提供到柵線G1至Gn。圖2所示的第一至第n級(jí)共同提供有時(shí)鐘信號(hào)CLK、高電平和低電平驅(qū)動(dòng)電壓VDD和VSS、以及起始脈沖Vst或前一級(jí)的輸出信號(hào)。第一級(jí)響應(yīng)起始脈沖Vst和時(shí)鐘信號(hào)CLK將掃描脈沖輸出到第一柵線GL1。另外,第二至第n級(jí)響應(yīng)來自相應(yīng)的前一級(jí)的輸出信號(hào)和時(shí)鐘信號(hào),分別將掃描脈沖順序輸出到第二至第n柵線G2至Gn。換句話說,第一至第n級(jí)具有相同的電路結(jié)構(gòu)。至少兩個(gè)具有不同相位的時(shí)鐘信號(hào)用于提供時(shí)鐘信號(hào)CLK。
圖3示出了圖2所示的現(xiàn)有技術(shù)柵驅(qū)動(dòng)電路的第一級(jí)的詳細(xì)電路圖。參照?qǐng)D3,第一級(jí)包括輸出緩沖器和控制器。輸出緩沖器包括上拉NMOS晶體管NT6和下拉NMOS晶體管NT7。上拉NMOS晶體管NT6在Q節(jié)點(diǎn)的控制下將第一時(shí)鐘信號(hào)CLK1輸出到輸出線。下拉NMOS晶體管NT7在QB節(jié)點(diǎn)的控制下將低電平驅(qū)動(dòng)電壓VSS輸出到輸出線??刂破靼ㄓ糜诳刂芉節(jié)點(diǎn)和QB節(jié)點(diǎn)的NMOS晶體管NT1至NT5。第一級(jí)提供有高電平和低電平電壓VDD和VSS,以及起始脈沖Vst??梢允褂镁哂胁煌辔坏乃膫€(gè)時(shí)鐘信號(hào)CLK1至CLK4,其中三個(gè)CLK1、CLK3和CLK4提供到第一級(jí)。
圖4示出了圖3所示的第一級(jí)的驅(qū)動(dòng)波形圖。參照?qǐng)D4,在第一時(shí)間周期A中,NMOS晶體管NT1和NT2通過來自起始脈沖Vst和第四時(shí)鐘信號(hào)CLK4的高電平電壓導(dǎo)通,從而將起始脈沖Vst的高電平電壓預(yù)先充入Q節(jié)點(diǎn)中。上拉NMOS晶體管NT6通過預(yù)先充入Q節(jié)點(diǎn)中的高電平電壓導(dǎo)通,從而將來自第一時(shí)鐘信號(hào)CLK1的低電平電壓提供到輸出線,即第一柵線G1。此時(shí),QB節(jié)點(diǎn)通過由起始脈沖Vst導(dǎo)通的NMOS晶體管NT5被驅(qū)動(dòng)為低。因而,NMOS晶體管NT3B和下拉NMOS晶體管NT7截止。NMOS晶體管NT3A和NT4也通過來自第三時(shí)鐘信號(hào)CLK3的低電平電壓截止。
在第二時(shí)間周期B中,NMOS晶體管NT1和NT2通過來自起始脈沖Vst和第四時(shí)鐘信號(hào)CLK4的低電平電壓截止,使得在上拉NMOS晶體管NT6保持導(dǎo)通的同時(shí),Q節(jié)點(diǎn)浮動(dòng)至高狀態(tài)。然后,來自第一時(shí)鐘信號(hào)CLK1的高電平電壓由于上拉NMOS晶體管NT6的柵極與漏極之間的重疊而產(chǎn)生的寄生電容自舉Q節(jié)點(diǎn)。因而,Q節(jié)點(diǎn)電壓升得更高以導(dǎo)通上拉NMOS晶體管NT6,從而快速地將來自第一時(shí)鐘信號(hào)CLK1的高電平電壓提供到第一柵線G1。
在第三時(shí)間周期C中,NMOS晶體管NT1和NT2通過來自起始脈沖Vst和第四時(shí)鐘信號(hào)CLK4的低電平電壓截止,以便在上拉NMOS晶體管NT6保持導(dǎo)通的同時(shí),Q節(jié)點(diǎn)浮動(dòng)至高狀態(tài)。因而,上拉NMOS晶體管NT6保持導(dǎo)通,從而將來自第一時(shí)鐘信號(hào)CLK1的低電平電壓提供到第一柵線G1。
在第四時(shí)間周期D中,NMOS晶體管NT3A和NT4通過來自第三時(shí)鐘信號(hào)CLK3的高電平電壓導(dǎo)通,使得在QB節(jié)點(diǎn)充入高電平電壓的同時(shí),Q節(jié)點(diǎn)被放電至低電平電壓。在QB節(jié)點(diǎn)處的高電平電壓導(dǎo)通NMOS晶體管NT3B以加速Q(mào)節(jié)點(diǎn)的放電,并且下拉NMOS晶體管N7導(dǎo)通以將低電平電壓提供到第一柵線G1。
在第五時(shí)間周期E中,NMOS晶體管NT4和NT5通過來自第三時(shí)鐘信號(hào)CLK3的低電平電壓截止。QB節(jié)點(diǎn)浮動(dòng)至高狀態(tài)。下拉NMOS晶體管N7保持導(dǎo)通以將低電平電壓提供到第一柵線G1。另外,下拉NMOS晶體管NT7保持持續(xù)導(dǎo)通,直到提供了起始脈沖Vst的高電平電壓。
圖5示出了根據(jù)現(xiàn)有技術(shù)的具有內(nèi)置柵驅(qū)動(dòng)電路的液晶顯示板的平面示意圖。參照?qǐng)D5,具有上述結(jié)構(gòu)的現(xiàn)有技術(shù)柵驅(qū)動(dòng)電路通過使用非晶硅薄膜晶體管內(nèi)置在液晶顯示板10中。各級(jí)輸出緩沖器的尺寸,例如上拉和下拉NMOS晶體管NT6和NT7,由于其低遷移率被設(shè)置為具有很大的值。這是因?yàn)?,如上所述,掃描脈沖經(jīng)由輸出緩沖器直接施加,并且輸出緩沖器的溝道寬度對(duì)液晶顯示板10的壽命有很大的影響。根據(jù)設(shè)計(jì)限制,輸出緩沖器必須具有大于數(shù)千毫米(mm)的溝道寬度。溝道寬度可以大于上萬微米(μm)以驅(qū)動(dòng)大于十(10)英寸的中大型液晶顯示板。因此,必須擴(kuò)大內(nèi)置柵驅(qū)動(dòng)電路30占用的面積。然而,產(chǎn)品標(biāo)準(zhǔn)化限制了電路區(qū)域可以在非顯示區(qū)域放大的多少。因此,提出了雙向驅(qū)動(dòng)方法,其在圖5所示的顯示區(qū)域20的各外側(cè)提供第一和第二柵驅(qū)動(dòng)電路30和40,以同時(shí)在其各側(cè)驅(qū)動(dòng)顯示區(qū)域20的柵線。
圖6示出了具有圖5的內(nèi)置柵驅(qū)動(dòng)電路的現(xiàn)有技術(shù)液晶顯示板的平面圖。參照?qǐng)D6,第i條柵線Gi同時(shí)接收來自第一柵驅(qū)動(dòng)電路30的第i級(jí)32i以及來自第二柵驅(qū)動(dòng)電路40的第i級(jí)42i的掃描脈沖,從而將數(shù)據(jù)線D上的數(shù)據(jù)信號(hào)經(jīng)由連接到柵線Gi的薄膜晶體管TFT施加到像素電極44上。然后,通過同時(shí)來自第一柵驅(qū)動(dòng)電路30的第(i+1)級(jí)32i+1以及來自第二柵驅(qū)動(dòng)電路40的第(i+1)級(jí)42i+1的掃描脈沖驅(qū)動(dòng)第(i+1)條柵線Gi+1。如圖6所示,來自第一柵驅(qū)動(dòng)電路30的各級(jí)32i和32i+1,或來自第二柵驅(qū)動(dòng)電路40的各級(jí)42i和42i+1均包括具有上拉和下拉晶體管NT6和NT7的輸出緩沖器54,以及用于控制輸出緩沖器54的具有晶體管NT1至NT5的控制器52。另外,玻上線(LOG)區(qū)域50設(shè)置有用于提供多個(gè)時(shí)鐘信號(hào)和電源信號(hào)的多個(gè)LOG型信號(hào)線。LOG區(qū)域50位于第一柵驅(qū)動(dòng)電路30的級(jí)32i和32i+1的外部以及第二柵驅(qū)動(dòng)電路40的級(jí)42i和42i+1的外部。而且,密封劑(未示出)涂敷在LOG區(qū)域50的外部,用于將薄膜晶體管基板連接到濾色片基板。因?yàn)槊芊鈩┌环N當(dāng)接觸到反應(yīng)物(food)時(shí)能產(chǎn)生腐蝕的玻璃纖維,第一和第二柵驅(qū)動(dòng)電路30和40以及LOG區(qū)域50位于其內(nèi)側(cè),使得其不與密封劑重疊。
因此,設(shè)置有第一和第二柵驅(qū)動(dòng)電路30和40的電路區(qū)域的線寬度受限于密封劑內(nèi)側(cè)的非顯示區(qū)域。一級(jí)的距離受限于一個(gè)液晶單元。因而,不能擴(kuò)大輸出緩沖器54的尺寸。因此,需要一種能夠擴(kuò)大內(nèi)置驅(qū)動(dòng)電路區(qū)域的方案。

發(fā)明內(nèi)容
因此,本發(fā)明提供一種具有內(nèi)置驅(qū)動(dòng)電路的液晶顯示板,其能夠基本上克服由于現(xiàn)有技術(shù)的局限和缺點(diǎn)所導(dǎo)致的一個(gè)或多個(gè)問題。
本發(fā)明的一個(gè)目的在于提供一種驅(qū)動(dòng)電路其減小在在液晶顯示板中掃描脈沖波形的失真。
本發(fā)明的另一目的在于提供一種驅(qū)動(dòng)電路其能夠延長液晶顯示板的使用壽命。
本發(fā)明另外的特征和優(yōu)點(diǎn)將在以下描述中加以闡述,其中部分特征和優(yōu)點(diǎn)可以從描述中顯而易見地看到,或者從本發(fā)明的實(shí)踐中得知。通過在本發(fā)明的說明書、權(quán)利要求書以及附圖中具體指明的結(jié)構(gòu),本發(fā)明的這些和其它優(yōu)點(diǎn)會(huì)得到了解和實(shí)現(xiàn)。
為了實(shí)現(xiàn)這些和其它優(yōu)點(diǎn),根據(jù)本發(fā)明的目的,如所具體和廣泛描述的,一種液晶顯示板包括液晶單元,其在液晶顯示面板的顯示區(qū)中形成為矩陣形式;奇數(shù)柵驅(qū)動(dòng)電路和偶數(shù)柵驅(qū)動(dòng)電路,其設(shè)置在顯示區(qū)的外部區(qū)域,所述顯示區(qū)位于奇數(shù)柵驅(qū)動(dòng)電路和偶數(shù)柵驅(qū)動(dòng)電路之間,所述奇數(shù)驅(qū)動(dòng)電路包括多個(gè)奇數(shù)級(jí),所述偶數(shù)驅(qū)動(dòng)電路包括多個(gè)偶數(shù)級(jí);多條柵線,其包括在液晶單元矩陣中的偶數(shù)柵線和奇數(shù)柵線,奇數(shù)驅(qū)動(dòng)電路驅(qū)動(dòng)所述奇數(shù)柵線,偶數(shù)驅(qū)動(dòng)電路驅(qū)動(dòng)所述偶數(shù)柵線,其中,各奇數(shù)級(jí)和偶數(shù)級(jí)之間的距離(pitch)對(duì)應(yīng)于大于所述液晶單元的距離的尺寸。
另一方面,一種液晶顯示板包括液晶單元,其在液晶顯示板的顯示區(qū)中形成為矩陣形式;奇數(shù)柵驅(qū)動(dòng)電路和偶數(shù)柵驅(qū)動(dòng)電路,其設(shè)置在顯示區(qū)的外部區(qū)域,所述顯示區(qū)域位于奇數(shù)柵驅(qū)動(dòng)電路和偶數(shù)柵驅(qū)動(dòng)電路之間,所述奇數(shù)驅(qū)動(dòng)電路包括多個(gè)奇數(shù)級(jí),所述偶數(shù)驅(qū)動(dòng)電路包括多個(gè)偶數(shù)級(jí);多條柵線,其包括在液晶單元矩陣中的偶數(shù)柵線和奇數(shù)柵線,奇數(shù)驅(qū)動(dòng)電路驅(qū)動(dòng)所述奇數(shù)柵線,偶數(shù)驅(qū)動(dòng)電路驅(qū)動(dòng)所述偶數(shù)柵線,其中,各奇數(shù)級(jí)的起始脈沖包括來自前偶數(shù)級(jí)之一的輸出信號(hào),各偶數(shù)級(jí)的起始脈沖包括來自前奇數(shù)級(jí)之一的輸出信號(hào)。
應(yīng)當(dāng)理解,前面的概述和下面的詳細(xì)描述是示例性的和解釋性的,是為了進(jìn)一步解釋所要求保護(hù)的本發(fā)明。


本申請(qǐng)所包括的附圖用于提供對(duì)本發(fā)明的進(jìn)一步理解,并且包括在該申請(qǐng)中并且作為本申請(qǐng)的一部分,示出了本發(fā)明的實(shí)施方式并且連同說明書一起用于解釋本發(fā)明的原理圖1示出了現(xiàn)有技術(shù)液晶顯示器件結(jié)構(gòu)的電路方框圖;圖2示出了根據(jù)現(xiàn)有技術(shù)的圖1所示的柵驅(qū)動(dòng)電路的結(jié)構(gòu)方框圖;圖3示出了圖2所示的現(xiàn)有技術(shù)柵驅(qū)動(dòng)電路的第一級(jí)的詳細(xì)電路圖;
圖4示出了圖3所示的第一級(jí)的驅(qū)動(dòng)波形圖;圖5示出了根據(jù)現(xiàn)有技術(shù)的具有內(nèi)置柵驅(qū)動(dòng)電路的液晶顯示板的平面示意圖;圖6示出了具有圖5的內(nèi)置柵驅(qū)動(dòng)電路的現(xiàn)有技術(shù)液晶顯示板的平面圖;圖7示出了根據(jù)本發(fā)明第一實(shí)施方式的具有內(nèi)置柵驅(qū)動(dòng)電路的液晶顯示板的薄膜晶體管基板的示例性部分的平面示意圖;圖8示出了根據(jù)本發(fā)明第一實(shí)施方式的奇數(shù)和偶數(shù)柵驅(qū)動(dòng)電路的驅(qū)動(dòng)方法的示意圖;圖9示出了根據(jù)本發(fā)明第二實(shí)施方式的奇數(shù)和偶數(shù)柵驅(qū)動(dòng)電路的驅(qū)動(dòng)方法的示意圖;圖10示出了內(nèi)置柵驅(qū)動(dòng)電路的第一驅(qū)動(dòng)級(jí)的示例性電路圖;圖11示出了用于驅(qū)動(dòng)圖10的雙相柵驅(qū)動(dòng)電路的示例性波形圖;圖12示出了內(nèi)置柵驅(qū)動(dòng)電路的第一和第三驅(qū)動(dòng)級(jí)的示例性電路圖;圖13示出了用于驅(qū)動(dòng)圖12的四相柵驅(qū)動(dòng)電路的示例性波形圖;圖14示出了根據(jù)本發(fā)明第四實(shí)施方式的具有內(nèi)置柵驅(qū)動(dòng)電路的液晶顯示板的薄膜晶體管基板的示例性部分的平面示意圖;圖15示出了根據(jù)本發(fā)明第四實(shí)施方式的奇數(shù)和偶數(shù)柵驅(qū)動(dòng)電路的示例性驅(qū)動(dòng)方法的示意圖;圖16示出了圖15的內(nèi)置柵驅(qū)動(dòng)電路的驅(qū)動(dòng)級(jí)的示例性電路圖;圖17示出了施加到圖15的內(nèi)置柵驅(qū)動(dòng)電路的示例性波形;圖18示出了圖15的內(nèi)置柵驅(qū)動(dòng)電路的驅(qū)動(dòng)級(jí)的另一示例性電路圖;圖19示出了根據(jù)本發(fā)明第四實(shí)施方式的奇數(shù)和偶數(shù)柵驅(qū)動(dòng)電路的另一示例性驅(qū)動(dòng)方法的示意圖;圖20示出了施加到圖19的內(nèi)置柵驅(qū)動(dòng)電路的示例性波形。
具體實(shí)施例方式
下面將參照附圖詳細(xì)描述本發(fā)明的優(yōu)選實(shí)施方式。
圖7為根據(jù)本發(fā)明第一實(shí)施方式的具有內(nèi)置柵驅(qū)動(dòng)電路的液晶顯示板的薄膜晶體管基板的示例性部分的示意性平面圖。參照?qǐng)D7,薄膜晶體管基板包括顯示區(qū)域74和內(nèi)置于顯示區(qū)域74各側(cè)的非顯示區(qū)域的奇數(shù)和偶數(shù)柵驅(qū)動(dòng)電路70o和70e。顯示區(qū)域74設(shè)置有彼此交叉的柵線G和數(shù)據(jù)線D。柵線G和數(shù)據(jù)線D的交叉部分限定顯示區(qū)域74的象素區(qū)。薄膜晶體管與柵線G之一和數(shù)據(jù)線D之一的交叉部分連接。液晶單元(未示出)設(shè)置于各象素區(qū)。在各象素區(qū)液晶單元的象素電極76與該象素區(qū)對(duì)應(yīng)的薄膜晶體管連接。象素區(qū)和位于象素區(qū)內(nèi)的液晶單元以矩陣的形式排列。設(shè)置于非顯示區(qū)域的奇數(shù)柵驅(qū)動(dòng)電路70o和偶數(shù)柵驅(qū)動(dòng)電路70e驅(qū)動(dòng)?xùn)啪€。具體地,奇數(shù)柵驅(qū)動(dòng)電路70o和偶數(shù)柵驅(qū)動(dòng)電路70e驅(qū)動(dòng)對(duì)應(yīng)的奇數(shù)柵線Go和偶數(shù)柵線Ge。奇數(shù)柵驅(qū)動(dòng)電路70o包括用于驅(qū)動(dòng)奇數(shù)柵線Go的奇數(shù)級(jí)72o,而偶數(shù)柵驅(qū)動(dòng)電路70e包括用于驅(qū)動(dòng)偶數(shù)柵線Ge的偶數(shù)級(jí)72e。
如圖7所示,各奇數(shù)級(jí)72o和偶數(shù)級(jí)72e包括有包含上拉和下拉晶體管NT6和NT7的輸出緩沖器64,和包含用于控制輸出緩沖器64的第一到第五晶體管NT1到NT5的控制器62。玻璃上線(LOG)區(qū)域60位于各奇數(shù)級(jí)72o和偶數(shù)級(jí)72e的外部,LOG區(qū)域60設(shè)置有多條用于施加多個(gè)時(shí)鐘信號(hào)和電源信號(hào)(在圖7中未示)的LOG型信號(hào)線(未示出)。因?yàn)闁啪€通過奇數(shù)級(jí)72o和偶數(shù)級(jí)72e驅(qū)動(dòng)而分別分為奇數(shù)柵線Go和偶數(shù)柵線Ge,各級(jí)72o和72e之間的距離可以提高到對(duì)應(yīng)于兩個(gè)液晶單元。因此,輸出緩沖器64的大小可以增加到大于控制器62的50%,該控制器62與各級(jí)72o和72e的擴(kuò)大區(qū)域在比例上占有相對(duì)小的區(qū)域。例如,在各級(jí)72o和72e的控制器62占有對(duì)應(yīng)于一個(gè)液晶單元距離的面積,而輸出緩沖器64可以覆蓋對(duì)應(yīng)于兩個(gè)液晶單元距離的面積。因此,在奇數(shù)級(jí)72o中的控制器62和輸出緩沖器64相對(duì)于偶數(shù)級(jí)72e中的相對(duì)位置為水平旋轉(zhuǎn)180度。因此,可以將輸出緩沖器64的溝道寬度提高到超過10英寸的中到大型面板所必需的10,000微米以上。
圖8所示為用于驅(qū)動(dòng)根據(jù)本發(fā)明第一實(shí)施方式的奇數(shù)和偶數(shù)柵驅(qū)動(dòng)電路的方法示意圖。參照?qǐng)D8,奇數(shù)驅(qū)動(dòng)電路70o包括第一、第三、第五、…、第(n-1)奇數(shù)級(jí)。偶數(shù)驅(qū)動(dòng)電路70e包括第二、第四、第六、…、第n偶數(shù)級(jí)。各第一、第三、第五、…、第(n-1)奇數(shù)級(jí)接收輸入掃描脈沖作為來自前奇數(shù)級(jí)的起始脈沖并順序?qū)⑵湟莆?,從而?qū)動(dòng)奇數(shù)柵線G1、G3、G5…、和Gn-1。另一方面,各第二、第四、第六、…、第n偶數(shù)級(jí)接收輸入掃描脈沖作為來自前偶數(shù)級(jí)的起始脈沖并順序?qū)⑵湟莆?,從而?qū)動(dòng)偶數(shù)柵線G2、G4、G6、…、Gn。然后,如果與外部施加到奇數(shù)柵驅(qū)動(dòng)電路70o的奇數(shù)起始脈沖和奇數(shù)時(shí)鐘信號(hào)比較,外部施加到偶數(shù)柵驅(qū)動(dòng)電路70e的偶數(shù)起始脈沖和偶數(shù)時(shí)鐘信號(hào)分別延遲一個(gè)時(shí)鐘周期,那么可以將柵線G1、G2、G3、G4、…、Gn-1和Gn順序驅(qū)動(dòng)。在這里,奇數(shù)柵線G1、G3、G5…、和Gn-1關(guān)于偶數(shù)柵驅(qū)動(dòng)電路70e具有開放的(opened)結(jié)構(gòu),而偶數(shù)柵線G2、G4、G6、…、Gn關(guān)于奇數(shù)柵驅(qū)動(dòng)電路70o具有開放的結(jié)構(gòu)。
圖9所示為用于驅(qū)動(dòng)根據(jù)本發(fā)明第二實(shí)施方式的奇數(shù)和偶數(shù)柵驅(qū)動(dòng)電路的方法示意圖。參照?qǐng)D9,奇數(shù)柵驅(qū)動(dòng)電路70o包括第一、第三、第五、…、第(n-1)奇數(shù)級(jí)。偶數(shù)柵驅(qū)動(dòng)電路70e包括第二、第四、第六、…、第n偶數(shù)級(jí)。各來自偶數(shù)驅(qū)動(dòng)電路70e的第二、第四、第六、…、第n偶數(shù)級(jí)分別接收輸入掃描脈沖作為來自前第一、第三、第五、…、第(n-1)奇數(shù)級(jí)的起始脈沖,并順序?qū)⑵湟莆?,從而?qū)動(dòng)偶數(shù)柵線G2、G4、G6、…、Gn。另一方面,各來自奇數(shù)驅(qū)動(dòng)電路70o的第一、第三、第五、…、第(n-1)奇數(shù)級(jí)分別接收輸入掃描脈沖作為來自前第二、第四、第六、…、第n偶數(shù)級(jí)的起始脈沖,并順序?qū)⑵湟莆?,從而?qū)動(dòng)奇數(shù)柵線G1、G3、G5…、和Gn-1。
第一奇數(shù)級(jí)(第一級(jí))向第一奇數(shù)柵線G1施加掃描脈沖并且向連接在第一奇數(shù)柵線G1的第一偶數(shù)級(jí)(第二級(jí))施加同樣的掃描脈沖作為起始脈沖。接下來,第一偶數(shù)級(jí)(第二級(jí))向第一偶數(shù)柵線G2施加掃描脈沖并向第二奇數(shù)級(jí)(第三)施加同樣掃描信號(hào)作為起始脈沖。其后,第二奇數(shù)級(jí)(第三級(jí))向第二奇數(shù)柵線G3施加掃描信號(hào)并向第二偶數(shù)級(jí)(第四級(jí))施加該同樣的掃描信號(hào)。以這種方式,奇數(shù)級(jí)第一、第三、第五、…、第(n-1)級(jí)和偶數(shù)級(jí)第二、第四、第六、…、第n級(jí)交替應(yīng)用前級(jí)的掃描脈沖作為其起始脈沖從而順序向各柵線施加信號(hào)。在這種情況下,奇數(shù)柵驅(qū)動(dòng)電路70o的第一級(jí)(第一級(jí))是僅有的接收外部施加的起始脈沖Vst的一級(jí),同時(shí)至少有兩個(gè)時(shí)鐘信號(hào)同樣地施加給奇數(shù)柵驅(qū)動(dòng)電路70o和偶數(shù)柵驅(qū)動(dòng)電路70e。
圖10為內(nèi)置柵驅(qū)動(dòng)電路的第一驅(qū)動(dòng)級(jí)的示例性電路圖。參照?qǐng)D10,第一級(jí)(第一級(jí))包括具有用于向由Q節(jié)點(diǎn)控制的輸出線輸出第一時(shí)鐘信號(hào)C1的上拉NMOS晶體管NT6和用于向由QB節(jié)點(diǎn)控制的輸出線輸出低電平驅(qū)動(dòng)電壓VSS的下拉NMOS晶體管NT7。第一級(jí)(第一級(jí))還包括具有多個(gè)用于控制Q節(jié)點(diǎn)和QB節(jié)點(diǎn)的NMOS晶體管N1、N3a-N3c、N4和N5。向該第一級(jí)施加高電平電壓Vdd和低電平電壓Vss以及起始脈沖Vst。還向第一級(jí)提供如圖11所示的具有不同相位的第一和第二時(shí)鐘信號(hào)C1和C2。圖10所示的電路圖實(shí)現(xiàn)了雙相柵驅(qū)動(dòng)移位寄存電路。
圖11所示為用于驅(qū)動(dòng)圖10的雙相柵驅(qū)動(dòng)電路的示例性波形圖。參照?qǐng)D11,在第一個(gè)時(shí)間周期A,晶體管N1通過起始脈沖Vst和第二時(shí)鐘信號(hào)C2提供的高電平電壓而導(dǎo)通。晶體管N1通過起始脈沖Vst提供的高電平電壓對(duì)Q節(jié)點(diǎn)進(jìn)行預(yù)充電。上拉NMOS晶體管N6通過預(yù)充到Q節(jié)點(diǎn)的高電平而導(dǎo)通。因此,上拉NMOS晶體管N6向輸出線,例如第一柵線G1,施加來自第一時(shí)鐘信號(hào)C1的低電平電壓。NMOS晶體管N3b和N3c通過起始脈沖Vst導(dǎo)通,從而使QB節(jié)點(diǎn)為低電平狀態(tài)。然后,下拉NMOS晶體管N5和N7截止。
在第二個(gè)時(shí)間周期B,第一NMOS晶體管N1通過來自起始脈沖Vst和第二時(shí)鐘信號(hào)的低電平電壓而截止。Q節(jié)點(diǎn)浮動(dòng)于高態(tài)同時(shí)上拉NMOS晶體管N6保持導(dǎo)通。然后,由于上拉NMOS晶體管N6的柵極和漏極重疊產(chǎn)生的寄生電容使得來自第一時(shí)鐘信號(hào)C1的高電平電壓對(duì)Q節(jié)點(diǎn)自舉。因此,如圖11所示,自舉后的Q節(jié)點(diǎn)電壓上升的更高。在自舉Q節(jié)點(diǎn)的較高電壓使上拉NMOS晶體管N6導(dǎo)通,該晶體管向第一柵線G1施加來自第一時(shí)鐘信號(hào)C1的高電平電壓。
在第三時(shí)間周期C,NMOS晶體管N3a通過來自下一級(jí)的柵輸出A導(dǎo)通,并且NMOS晶體管N4通過第二時(shí)鐘信號(hào)C2的高電平電壓導(dǎo)通。Q節(jié)點(diǎn)放電為低電平同時(shí)QB節(jié)點(diǎn)充電到高電平電壓。NMOS晶體管N5通過QB節(jié)點(diǎn)的高電平電壓導(dǎo)通,從而加速了Q節(jié)點(diǎn)的放電。下拉NMOS晶體管N7同時(shí)導(dǎo)通,從而向第一柵線G1施加低電平電壓。
圖12為內(nèi)置柵驅(qū)動(dòng)電路的第一和第三驅(qū)動(dòng)級(jí)的示例性電路圖。參照?qǐng)D12,通過四相柵驅(qū)動(dòng)移位寄存電路產(chǎn)生的驅(qū)動(dòng)波形驅(qū)動(dòng)第一和第三級(jí)。圖13為用于驅(qū)動(dòng)圖12所示的四相柵驅(qū)動(dòng)電路的示例性波形圖。在第一時(shí)間周期A,在第一級(jí)的晶體管N11通過來自提供給第一級(jí)的起始脈沖V1st的高電平電壓導(dǎo)通。該導(dǎo)通的晶體管N11將來自起始脈沖V1st的高電平電壓預(yù)充給第一級(jí)的Q1節(jié)點(diǎn)。上拉NMOS晶體管N16由預(yù)充給Q1節(jié)點(diǎn)的高電平電壓導(dǎo)通。該導(dǎo)通的NMOS晶體管N16向輸出線,例如第一柵線G1,施加來自第一時(shí)鐘信號(hào)C1的低電平電壓。
在第二時(shí)間周期B,來自第一級(jí)的NMOS晶體管N11通過來自起始脈沖V1st的低電平電壓截止。Q1節(jié)點(diǎn)浮為高狀態(tài),同時(shí)上拉NMOS晶體管N16保持導(dǎo)通。然后,由于上拉NMOS晶體管N16的柵極和漏極重疊產(chǎn)生的寄生電容使得來自第一時(shí)鐘信號(hào)C1的高電平電壓對(duì)Q1節(jié)點(diǎn)自舉。因此,Q1節(jié)點(diǎn)上升到更高的電位。從而使上拉NMOS晶體管N16導(dǎo)通,該導(dǎo)通的上拉NMOS晶體管N16向第一柵線G1快速的施加來自第一時(shí)鐘信號(hào)C1的高電平電壓。通過連接到第三級(jí)的線路施加該來自第一時(shí)鐘信號(hào)C1的高電平電壓作為第三級(jí)的起始脈沖V3st。因此,第三級(jí)在提前所施加的第三和第四時(shí)鐘信號(hào)C3和C4一個(gè)水平周期的時(shí)間施加該起始脈沖V3st,從而在第二時(shí)間周期B對(duì)第三級(jí)的Q3節(jié)點(diǎn)進(jìn)行預(yù)充電。
在第三時(shí)間周期C,NMOS晶體管N11通過來自起始脈沖V1st和第一時(shí)鐘信號(hào)C1的低電平電壓截止。Q1節(jié)點(diǎn)浮向高狀態(tài),同時(shí)上拉NMOS晶體管N16保持導(dǎo)通。因此,來自第一時(shí)鐘信號(hào)C1的低電平電壓施加給第一柵線G1。此外,晶體管N14由施加的第二時(shí)鐘信號(hào)C2而導(dǎo)通。因此,高電平電壓Vdd施加給QB1節(jié)點(diǎn),使該節(jié)點(diǎn)變?yōu)楦郀顟B(tài)。晶體管N15和下拉NMOS晶體管N17通過結(jié)點(diǎn)QB1的高電平電壓而導(dǎo)通。然后,晶體管N15釋放沖入結(jié)點(diǎn)Q1的電壓,而且下拉晶體管N17向第一柵線G1提供低電平電壓并去除第一柵線G1產(chǎn)生的噪聲。與此同時(shí),晶體管N13a通過第二柵線G2(未示出)由第二級(jí)(未示出)產(chǎn)生的或來自第三級(jí)反饋的輸出A而導(dǎo)通。該導(dǎo)通的N13a和晶體管N15一起快速的釋放由Q1節(jié)點(diǎn)沖入的電壓。晶體管N31由來自起始脈沖V3st的低電平電壓截止,使得第三級(jí)的Q3節(jié)點(diǎn)浮向高狀態(tài)。
在第四時(shí)間周期D,第三時(shí)鐘信號(hào)C3的高電平電壓施加給第三級(jí)。通過晶體管N36將第三時(shí)鐘信號(hào)C3的高電平電壓施加給來自第三級(jí)的第三柵線G3,在第三柵線G3上第三級(jí)的輸出作為起始脈沖V5st施加給第五級(jí)(未示出)。
在第五時(shí)間周期E,第四時(shí)鐘信號(hào)C4的高電平電壓施加給第三級(jí)。NMOS晶體管N34由第四時(shí)鐘信號(hào)C4的高電平電壓導(dǎo)通。因此,QB3節(jié)點(diǎn)浮向高狀態(tài),并且下拉NMOS晶體管N37保持導(dǎo)通。下拉NMOS晶體管N37向第三柵線G3施加低電平電壓并去除第三柵線G3產(chǎn)生的噪聲。另外,晶體管N35導(dǎo)通以釋放已沖入Q3節(jié)點(diǎn)的電壓。與此同時(shí),晶體管N33a經(jīng)由第二柵線G2(未示出)由第四級(jí)(未示出)產(chǎn)生的或由第五級(jí)施加的輸出B而導(dǎo)通。然后,晶體管N32和晶體管N35一起快速的釋放由Q3節(jié)點(diǎn)沖入的電壓。另外,下拉NMOS晶體管N17和N37連續(xù)的保持導(dǎo)通直到起始脈沖V1st和V3st各自施加為高電平電壓,從而防止在第一柵線G1和第三柵線G3產(chǎn)生噪聲。
在本發(fā)明的實(shí)施方式中,液晶顯示板包括四相驅(qū)動(dòng)電路。如圖12所示,在三個(gè)水平周期內(nèi)根據(jù)施加給第三級(jí)的第三和第四時(shí)鐘信號(hào)C3和C4對(duì)該驅(qū)動(dòng)電路的Q節(jié)點(diǎn)充電。因此,使輸出線具有足夠長的充電時(shí)間以避免在高分辨率應(yīng)用中由于短充電時(shí)間導(dǎo)致的柵驅(qū)動(dòng)錯(cuò)誤問題。驅(qū)動(dòng)電路隨后的各級(jí)中的Q節(jié)點(diǎn)也與第一級(jí)相似,在三個(gè)水平周期內(nèi)充電。
圖14所示為具有按照本發(fā)明第四實(shí)施方式的內(nèi)置柵驅(qū)動(dòng)電路的液晶顯示板的薄膜晶體管基板的示例性部分的示意平面圖。參照?qǐng)D14,薄膜晶體管基板包括顯示區(qū)域144、和內(nèi)置于顯示區(qū)域144各側(cè)的非顯示區(qū)域的奇數(shù)和偶數(shù)柵驅(qū)動(dòng)電路140o和140e。顯示區(qū)域144設(shè)置有彼此交叉的n條柵線G和m條數(shù)據(jù)線DL。作為一個(gè)實(shí)施例,柵線G的數(shù)量n為m/2,為數(shù)據(jù)線DL數(shù)量m的一半。柵線G和數(shù)據(jù)線DL的交叉部分限定顯示區(qū)域144的象素區(qū)。薄膜晶體管TFT與柵線G之一和數(shù)據(jù)線DL之一的交叉部分連接。液晶單元(未示出)設(shè)置于各象素區(qū)。在各象素區(qū)液晶單元的象素電極146與該象素區(qū)對(duì)應(yīng)的薄膜晶體管連接。象素區(qū)和位于象素區(qū)內(nèi)的液晶單元以矩陣的形式排列。
設(shè)置于非顯示區(qū)域的奇數(shù)柵驅(qū)動(dòng)電路140o和偶數(shù)柵驅(qū)動(dòng)電路140e驅(qū)動(dòng)?xùn)啪€。具體地,奇數(shù)柵驅(qū)動(dòng)電路140o和偶數(shù)柵驅(qū)動(dòng)電路140e驅(qū)動(dòng)對(duì)應(yīng)的奇數(shù)柵線Go和偶數(shù)柵線Ge。奇數(shù)柵驅(qū)動(dòng)電路140o包括用于驅(qū)動(dòng)奇數(shù)柵線Go的奇數(shù)級(jí)142o,而偶數(shù)柵驅(qū)動(dòng)電路140e包括用于驅(qū)動(dòng)偶數(shù)柵線Ge的偶數(shù)級(jí)142e。如圖14、16和18所示,各奇數(shù)級(jí)142o和偶數(shù)級(jí)142e包括具有上拉晶體管NT6和下拉晶體管NT7_O和NT7_E的輸出緩沖器145o和145e,和具有用于控制輸出緩沖器145o和145e的多個(gè)NMOS晶體管的控制器143o和143e。LOG區(qū)域141位于各奇數(shù)級(jí)142o和偶數(shù)級(jí)142e的外部,LOG區(qū)域141設(shè)置有多條用于施加多個(gè)時(shí)鐘信號(hào)和電源信號(hào)的LOG型信號(hào)線。因?yàn)闁啪€通過奇數(shù)級(jí)142o和偶數(shù)級(jí)142e驅(qū)動(dòng)而分別分為奇數(shù)柵線Go和偶數(shù)柵線Ge,各級(jí)142o和142e之間的距離提高為對(duì)應(yīng)于兩個(gè)液晶單元。因此,輸出緩沖器145o和145e的尺寸可以增加到大于控制器143o和143e的50%,該控制器與各級(jí)142o和142e的擴(kuò)展區(qū)域相比在比例上占有相對(duì)小的區(qū)域。例如,各級(jí)142o和142e的控制器143o和143e占有對(duì)應(yīng)于一個(gè)液晶單元距離的面積,同時(shí)各輸出緩沖器145o和145e可以覆蓋對(duì)應(yīng)于兩個(gè)液晶單元距離的面積。因此,在奇數(shù)級(jí)142o中的控制器143o和輸出緩沖器145o相對(duì)于偶數(shù)級(jí)142e的控制器143e和輸出緩沖器145e的相對(duì)位置為水平旋轉(zhuǎn)180度。
如圖16和18所示,在各級(jí)142o和142e分配區(qū)域以形成輸出緩沖器145o和145e。因此,在各級(jí)設(shè)置有具有兩個(gè)下拉晶體管NT7_O和NT7_E的柵驅(qū)動(dòng)電路。該柵驅(qū)動(dòng)電路在各時(shí)間周期交替的操作兩個(gè)下拉晶體管NT7_O和NT7_E從而避免由于下拉晶體管NT7_O和NT7_E的柵偏壓產(chǎn)生的性能變壞。因此柵驅(qū)動(dòng)電路可以無錯(cuò)誤操作并且具有較長的壽命。
圖15所示為根據(jù)本發(fā)明第四實(shí)施例的奇數(shù)和偶數(shù)柵驅(qū)動(dòng)電路的示例性驅(qū)動(dòng)方法示意圖。參照?qǐng)D15,奇數(shù)驅(qū)動(dòng)電路140o包括第一、第三、第五、…、第(n-1)奇數(shù)級(jí)。偶數(shù)驅(qū)動(dòng)電路140e包括第二、第四、第六、…、第n偶數(shù)級(jí)。第一級(jí)接收作為起始脈沖的起始信號(hào)Vst。各余下的奇數(shù)級(jí)第三、第五、…、第(n-1)和偶數(shù)級(jí)第二、第四、第六、…、第n接收來自上一級(jí)第i-1級(jí)的輸出信號(hào)Vg_i-1作為起始脈沖。例如,第二級(jí)接收來自第一級(jí)的起始信號(hào)Vg_1。第三級(jí)接收來自第二級(jí)的起始信號(hào)Vg_2。另外,各偶數(shù)和奇數(shù)級(jí)響應(yīng)第一到第四時(shí)鐘信號(hào)C1、C2、C3和C4其中之一。通過延遲一個(gè)時(shí)鐘周期來施加該時(shí)鐘信號(hào)以將同步于時(shí)鐘信號(hào)的輸出信號(hào)Vg_i經(jīng)由輸出緩沖器和電平轉(zhuǎn)換器(未示出)施加給柵線Gi。而且,各奇數(shù)級(jí)和偶數(shù)級(jí)第一、第二、第三、第四和第(n-1)接收來自下一級(jí)第i+1級(jí)的的輸出信號(hào)Vg_i+1作為復(fù)位脈沖。通過延遲一個(gè)時(shí)鐘信號(hào)向最后一級(jí)第n級(jí)提供從虛擬級(jí)(未示出)上獲得的復(fù)位脈沖。以下將參考第(4j+1)級(jí)詳細(xì)的描述各級(jí)的操作(這里,j為0,1,2,3,…,m/4)。
圖16所示為圖15中內(nèi)置柵驅(qū)動(dòng)電路的驅(qū)動(dòng)級(jí)的示例性電路圖。圖17所示為施加到圖15中內(nèi)置柵驅(qū)動(dòng)電路的示例性波形圖。參照?qǐng)D16和圖17,在奇數(shù)幀周期中的時(shí)間周期A,第一到第三時(shí)鐘信號(hào)C1到C3為低電平,而起始信號(hào)Vst或來自前級(jí)輸出信號(hào)Vg_i-1的高電平被施加到第一晶體管NT1、晶體管NT5_O和NT5_E的柵極,從而導(dǎo)通晶體管NT1、NT5_O和NT5_E。然后,來自低電平電源電壓Vss的低電平電壓通過晶體管NT5_O和NT5_E被施加到節(jié)點(diǎn)QB_O和QB_E。換句話說,在幀周期的A時(shí)間周期期間,節(jié)點(diǎn)QB_O和QB_E被放電。而且,節(jié)點(diǎn)QB_O和QB_E保持在低電平。節(jié)點(diǎn)QB_O和QB_E保持低電平,使節(jié)點(diǎn)QB_O和QB_E放電,從而使NT3_O、NT3_E、NT7_O和NT7_E截止。當(dāng)NT1導(dǎo)通時(shí),高電平電源電壓Vdd被施加到節(jié)點(diǎn)Q。節(jié)點(diǎn)Q被充入中間電平電壓Vm。該被充入到節(jié)點(diǎn)Q的中間電平電壓Vm使連接到節(jié)點(diǎn)Q的晶體管NT5a_O和NT5a_E導(dǎo)通。
在時(shí)間周期A期間,起始信號(hào)Vst或來自前級(jí)的輸出信號(hào)Vg_i-1被施加到晶體管NT5_O和NT5_E的柵極端。晶體管NT5_O和和NT5_E導(dǎo)通。導(dǎo)通的晶體管NT5_O、NT5_E、NT5a_O和NT5a_E形成節(jié)點(diǎn)QB_O和QB_E的放電通路。這樣,節(jié)點(diǎn)QB_O和QB_E保持低電平。在奇數(shù)真的時(shí)間周期A,晶體管NT6通過結(jié)點(diǎn)Q的中間電平電壓導(dǎo)通。由于第一時(shí)鐘信號(hào)C1為低電平,當(dāng)前級(jí)輸出信號(hào)Vg_i-1保持低電壓。高電平電源電壓Vdd_O在奇數(shù)幀期間被施加到晶體管NT4_O和NT5b_E并將其導(dǎo)通。當(dāng)晶體管NT4_O導(dǎo)通時(shí),高電平電壓被施加到QB_O節(jié)點(diǎn)。然后,節(jié)點(diǎn)QB_O的電壓增加到高電平電壓。但是由于晶體管NT5_O和NT5a_O比晶體管NT4_O具有更寬的溝道寬度,因此節(jié)點(diǎn)QB_O保持低電平。從而,導(dǎo)通后的晶體管NT4_O在奇數(shù)幀期間連續(xù)保持導(dǎo)通。晶體管NT5b_E形成節(jié)點(diǎn)QB_E的放電通路。在時(shí)間周期A后,雖然晶體管NT5_E和NT5a_E截止,但是由于在奇數(shù)幀期間施加有高電平電壓Vdd_O,因此晶體管NT5b_E連續(xù)保持導(dǎo)通,從而在奇數(shù)幀期間連續(xù)形成節(jié)點(diǎn)QB_E的放電通路。
在奇數(shù)幀周期的時(shí)間周期B,第一時(shí)鐘C1從低電平電壓轉(zhuǎn)換到高電平電壓,而起始信號(hào)Vst從高電平電壓轉(zhuǎn)換到低電平電壓。當(dāng)晶體管NT1截止時(shí),節(jié)點(diǎn)Q的放電通道被截?cái)?。充入到晶體管NT6的漏極和柵極之間的寄生電容的電壓被加到節(jié)點(diǎn)Q的中間電平電壓Vm,節(jié)點(diǎn)Q的電壓進(jìn)一步增加而超過第六晶體管NT6的閾值電壓。換句話說,由于自舉,節(jié)點(diǎn)Q的電壓增加到比在時(shí)間周期A期間節(jié)點(diǎn)Q的電壓更高的電壓。因此,在時(shí)間周期B,晶體管NT6導(dǎo)通,而且晶體管NT6導(dǎo)通的同時(shí),輸出信號(hào)Vg_i由于第一時(shí)鐘信號(hào)C1的電壓而增加。從而,晶體管NT6被轉(zhuǎn)換到高電平。此外,起始信號(hào)Vst被轉(zhuǎn)換到低電平電壓以截止晶體管NT5_O和NT5_E,但是柵極連接到節(jié)點(diǎn)Q的晶體管NT5a_O和NT5a_E保持高電平,從而導(dǎo)通。因此,在節(jié)點(diǎn)QB_O和節(jié)點(diǎn)QB_E保持放電通路,從而保持電壓為低。
在時(shí)間周期C期間,第一時(shí)鐘信號(hào)C1從高電平轉(zhuǎn)換為低電平。來自下一級(jí)輸出信號(hào)Vg_i+1的高電平電壓被施加到晶體管NT3a的柵極以導(dǎo)通晶體管NT3a。當(dāng)晶體管NT3a導(dǎo)通時(shí),節(jié)點(diǎn)Q的高電平電壓通過晶體管NT3a被放電,因此節(jié)點(diǎn)Q的電壓被轉(zhuǎn)換到低電平電壓。施加到節(jié)點(diǎn)Q的低電平電壓使得柵極連接到節(jié)點(diǎn)Q的晶體管NT5a_O和NT5a_E截止,從而截?cái)喙?jié)點(diǎn)QB_O和QB_E的放電通路。因此,在奇數(shù)幀期間,高電平電壓Vdd_O通過導(dǎo)通的晶體管NT4_O被施加到節(jié)點(diǎn)QB_O。施加到節(jié)點(diǎn)QB_O的高電平電壓使得柵極連接到節(jié)點(diǎn)QB_O的晶體管NT3_O和NT7_O導(dǎo)通,通過導(dǎo)通晶體管NT3_O形成附加的放電通路,以及通過導(dǎo)通的晶體管NT7_O,輸出信號(hào)Vg_i被轉(zhuǎn)換為低電平電在時(shí)間周期D期間,下一級(jí)輸出信號(hào)Vg_i+1被轉(zhuǎn)換到低電平電壓,從而截止晶體管NT3a。如上所述,在其余的奇數(shù)幀周期,節(jié)點(diǎn)QB_O連續(xù)保留在由高電平電源電壓Vdd_O提供的通過晶體管NT4_O所施加的高電平電壓。因此,在其余的奇數(shù)幀周期,節(jié)點(diǎn)Q的電壓和輸出信號(hào)Vg_i保持為低電平。如上所述,節(jié)點(diǎn)QB_E保持為由晶體管NT5b_E所提供的低電平電壓,該晶體管NT5b_E由在奇數(shù)幀期間所提供的高電平電壓而導(dǎo)通。
現(xiàn)在描述在偶數(shù)幀期間的驅(qū)動(dòng)級(jí)的工作。在偶數(shù)幀周期的時(shí)間周期A期間,第一到第三時(shí)鐘C1到C3為低電平,并且起始信號(hào)Vst或來自前級(jí)的高電平電壓輸出信號(hào)Vg_i-1被施加到晶體管NT1、NT5_O和NT5_E的柵級(jí),從而導(dǎo)通晶體管NT1、NT5_O和NT5_E。當(dāng)晶體管NT5_O和NT5_E導(dǎo)通時(shí),低電平電源電壓Vss通過晶體管NT5_O和NT5_E向節(jié)點(diǎn)QB_O和節(jié)點(diǎn)QB_E提供低電平電壓。因此,節(jié)點(diǎn)QB_O和節(jié)點(diǎn)QB_E放電,并且節(jié)點(diǎn)QB_O和節(jié)點(diǎn)QB_E保持為低電平電壓。節(jié)點(diǎn)QB_O和節(jié)點(diǎn)QB_E保持為低電平,從而保持晶體管NT3_O、NT3_E、NT7_O和NT7_E為低電平。因此,節(jié)點(diǎn)Q的放電通路被截?cái)唷?br> 當(dāng)晶體管NT1導(dǎo)通時(shí),電源電壓Vdd向節(jié)點(diǎn)Q施加高電平電壓,從而向節(jié)點(diǎn)Q充入中間電平電壓Vm。充入到節(jié)點(diǎn)Q的中間電平電壓使得柵極連接到節(jié)點(diǎn)Q的晶體管NT5a_O和NT5a_E導(dǎo)通。晶體管NT5a_O和NT5a_E通過將節(jié)點(diǎn)QB_O和QB_E保持為低電平而通過節(jié)點(diǎn)QB_O和QB_E為導(dǎo)通的晶體管NT5_O和NT5_E提供放電通路。當(dāng)晶體管NT6導(dǎo)通時(shí),由于第一時(shí)鐘信號(hào)C1保持為低電平,因此低電平輸出信號(hào)被提供給當(dāng)前級(jí)的輸出Vg_i。偶數(shù)幀高電平電源電壓Vdd_E的高電平電壓使得第(4_E)晶體管NT4_E和第(5_O)晶體管NT5_O導(dǎo)通。
當(dāng)晶體管NT4_E導(dǎo)通時(shí),電源電壓Vdd_E向節(jié)點(diǎn)QB_E提供高電平電壓然后節(jié)點(diǎn)QB_E的電壓增加到高電平電壓。但是,由于晶體管NT5_E和NT5a_E比晶體管NT4_E分別具有更寬的溝道,因此節(jié)點(diǎn)QB_E保持為低電平。因此,導(dǎo)通的晶體管NT4_E在偶數(shù)幀周期由于提供的高電平電壓Vdd_E而保持導(dǎo)通。晶體管NT5b_O為節(jié)點(diǎn)QB_O形成放電通路。在A時(shí)間周期之后,雖然晶體管NT5_O幫NT5a_O截止,但是在偶數(shù)幀期間,第(5b_O)晶體管NT5b_O由于所提供的高電平電壓Vdd_E而連續(xù)保持導(dǎo)通狀態(tài),從而在偶數(shù)幀周期,連續(xù)形成節(jié)點(diǎn)QB_O的放電通路。
在時(shí)間周期B中,第一時(shí)鐘信號(hào)C1從低電平電壓轉(zhuǎn)換到高電平電壓,另一方面,起始信號(hào)Vst從高電平電壓轉(zhuǎn)換到低電平電壓。同時(shí),當(dāng)?shù)谝痪w管NT1截止時(shí),節(jié)點(diǎn)Q的放電通路被截?cái)?。從而,?dāng)充入到第六晶體管NT6的漏極和柵極之間的寄生電容中的電壓被加到浮動(dòng)在節(jié)點(diǎn)Q上的中間電平電壓時(shí),節(jié)點(diǎn)Q的電壓增加到比晶體管NT6的閾值電壓更高。換句話說,自舉效應(yīng)將節(jié)點(diǎn)Q的電壓上拉高到比在周期A期間節(jié)點(diǎn)Q的電壓更高的電壓。因此,在B時(shí)間周期,晶體管NT6被導(dǎo)通并且由于導(dǎo)通的晶體管NT6所施加的第一時(shí)鐘信號(hào)C1的作用輸出信號(hào)Vg_i增加。此外,起始信號(hào)Vst轉(zhuǎn)換到低電平電壓以截止晶體管NT5_O和NT5_E,但是柵極連接到保持為高電平電壓的節(jié)點(diǎn)Q的晶體管NT5a_O和NT5a_E保持導(dǎo)通。因此,節(jié)點(diǎn)QB_O和QB_E的放電通路被保持,從而保持低電平電壓。
在時(shí)間周期C期間,第一時(shí)鐘信號(hào)C1從高電平電壓轉(zhuǎn)換到低電平電壓,并且下一級(jí)輸出信號(hào)Vg_i+1的高電平電壓被提供到晶體管NT3a的柵極,以導(dǎo)通晶體管NT3a。當(dāng)晶體管NT3a導(dǎo)通時(shí),節(jié)點(diǎn)Q的高電平電壓通過晶體管NT3a被放電,因此節(jié)點(diǎn)Q的電壓被轉(zhuǎn)換到低電平電壓。節(jié)點(diǎn)Q的低電平電壓截止柵極連接到節(jié)點(diǎn)Q的晶體管NT5a_O和NT5a_E,從而截?cái)喙?jié)點(diǎn)QB_O和QB_E的放電通路。因此,高電平電源電壓Vdd_E通過導(dǎo)通的晶體管NT4_E向節(jié)點(diǎn)QB_E施加高電平信號(hào)。
施加到節(jié)點(diǎn)QB_E的高電平電壓導(dǎo)通柵極連接到QB_E節(jié)點(diǎn)的晶體管NT3_E和NT7_E。通過導(dǎo)通晶體管NT3_E而由導(dǎo)通的晶體管NT3a形成附加的放電通路,并且通過導(dǎo)通晶體管NT7_E輸出信號(hào)Vg_i被轉(zhuǎn)換為低電平電壓。如上所述,節(jié)點(diǎn)QB_O保持由晶體管NT5b_O所提供的低電平電壓,晶體管NT5b_O由高電平電源電壓Vdd_E在偶數(shù)幀周期導(dǎo)通。
在時(shí)間周期D期間,下一級(jí)輸出信號(hào)Vg_i+1被轉(zhuǎn)換為低電平電壓,從而截止晶體管NT3a。如上所述,在其余的偶數(shù)幀周期,節(jié)點(diǎn)QB_O連續(xù)保持由高電平電源電壓Vdd_E通過晶體管NT4_O所提供的高電平電壓。因此,在其余的偶數(shù)幀周期,節(jié)點(diǎn)Q的電壓和輸出信號(hào)Vg_i保持為低電平。
圖18所示為圖15中柵驅(qū)動(dòng)電路的驅(qū)動(dòng)級(jí)的另一示例性電路圖。在本發(fā)明的實(shí)施方式中,圖16的驅(qū)動(dòng)波形被施加到圖18。因此,下面參照第(4j+1)級(jí)(這里,j為1,2,3,…,m-4)詳細(xì)描述應(yīng)用于圖18中電路的各級(jí)的工作。在時(shí)間周期A期間,第一時(shí)鐘信號(hào)C1到第三時(shí)鐘信號(hào)C3為低電平,而起始信號(hào)Vst或來自前級(jí)輸出信號(hào)Vg_i-1的高電平電壓被施加到第一晶體管NT1、晶體管NT43_O、NT43_E、NT5_O和NT5_E的柵極,從而導(dǎo)通晶體管NT1、NT43_O和NT43_E、NT5_O和NT5_E。當(dāng)晶體管NT43_O和NT43_E導(dǎo)通時(shí),低電平電源電壓Vss通過晶體管NT43_O和NT43_E向節(jié)點(diǎn)A_O和A_E提供低電平電壓。換句話說,節(jié)點(diǎn)A_O和A_E被放電,從而在節(jié)點(diǎn)A_O和節(jié)點(diǎn)A_E保持低電平電壓。節(jié)點(diǎn)A_O和節(jié)點(diǎn)A_E的低電平電壓截止晶體管NT42_O和NT42_E。在奇數(shù)幀期間,高電平電源電壓Vdd_O向節(jié)點(diǎn)QB_O施加高電平電壓。在偶數(shù)幀期間,高電平電源電壓Vdd_E向節(jié)點(diǎn)QB_E提供高電平電壓。
當(dāng)晶體管NT5_O和NT5_E導(dǎo)通時(shí),低電平電源電壓Vss通過晶體管NT5_O和NT5_E向節(jié)點(diǎn)QB_O和節(jié)點(diǎn)QB_E提供低電平電壓。換句話說,節(jié)點(diǎn)QB_O和節(jié)點(diǎn)QB_E放電,因此在節(jié)點(diǎn)QB_O和節(jié)點(diǎn)QB_E保持低電平電壓。節(jié)點(diǎn)QB_O和節(jié)點(diǎn)QB_E保持低電平電壓,因此節(jié)點(diǎn)QB_O和QB_E的放電截止第(3_O)晶體管NT3_O、第(3_E)晶體管NT3_E、第(7_O)晶體管NT7_O和第(7_E)晶體管NT7_E。
當(dāng)晶體管NT1導(dǎo)通時(shí),來自高電平電源電壓Vdd的高電平電壓被提供給節(jié)點(diǎn)Q,從而使節(jié)點(diǎn)Q充入中間電平電壓Vm。充入到節(jié)點(diǎn)Q的中間電平電壓Vm導(dǎo)通在節(jié)點(diǎn)Q的晶體管NT44_O、NT44_E、NT5a_O和NT5a_E。晶體管NT44_O和NT44_E通過節(jié)點(diǎn)A_O和節(jié)點(diǎn)A_E提供到導(dǎo)通的晶體管NT43_O和NT43_E的放電通路,因此節(jié)點(diǎn)A_O和節(jié)點(diǎn)A_E保持在低電平。而且,晶體管NT5_O和NT5_E通過節(jié)點(diǎn)QB_O和節(jié)點(diǎn)QB_E為導(dǎo)通的晶體管NT5_O和NT5_E另外地提供一條放電通路,因此節(jié)點(diǎn)QB_O和節(jié)點(diǎn)QB_E保持在低電平。
當(dāng)晶體管NT6導(dǎo)通時(shí),由于第一時(shí)鐘信號(hào)C1保留為低電平,來自低電平電壓的輸出信號(hào)被提供到當(dāng)前級(jí)的輸出Vg_i。來自奇數(shù)幀高電平電源電壓Vdd_O的高電平電壓使晶體管NT41_O和NT5b_E導(dǎo)通。當(dāng)晶體管NT41_O導(dǎo)通時(shí),奇數(shù)幀高電平電源電壓Vdd_O的高電平電壓被提供給節(jié)點(diǎn)A_O然后該高電平電壓被保持在節(jié)點(diǎn)A_O。但是,如上所述,晶體管NT43_O和NT44_O提供放電通路以將節(jié)點(diǎn)A_O保持在低電平電壓。在奇數(shù)幀周期,被奇數(shù)幀高電平電源電壓Vdd_O導(dǎo)通的晶體管NT41_O連續(xù)保持導(dǎo)通。晶體管NT5b_E為節(jié)點(diǎn)QB_E提供放電通路。在接下來的時(shí)間周期A,雖然晶體管NT5_O、NT5_E、NT5a_O和NT5a_E截止,但是在奇數(shù)幀周期,晶體管NT5b_E被奇數(shù)幀高電平電源電壓Vdd_O連續(xù)地保持導(dǎo)通。因此,在奇數(shù)幀周期,節(jié)點(diǎn)QB_E的放電通路一直保持。
在時(shí)間周期B期間,第一時(shí)鐘C1從低電平電壓轉(zhuǎn)換到高電平電壓,另一方面,起始信號(hào)Vst從高電平電壓轉(zhuǎn)換到低電平電壓。此時(shí),當(dāng)?shù)谝痪w管NT1截止時(shí),節(jié)點(diǎn)Q的放電通路被截?cái)?。從而,?dāng)充入到晶體管NT6的漏極和柵極之間的寄生電容的電壓被加到浮動(dòng)在節(jié)點(diǎn)Q的中間電平電壓Vm時(shí),節(jié)點(diǎn)Q的電壓快速增加到比第六晶體管NT6的閾值電壓更大。換句話說,自舉效應(yīng)使得節(jié)點(diǎn)Q的電壓增加到比在時(shí)間周期A期間更高的電壓。因此,在時(shí)間周期B,晶體管NT6導(dǎo)通,而且輸出信號(hào)Vg_i由于通過導(dǎo)通的晶體管NT6所施加的第一時(shí)鐘信號(hào)C1而增加,從而被轉(zhuǎn)換到高電平電壓。此外,起始信號(hào)Vst被轉(zhuǎn)換到低電平電壓以截止晶體管NT43_O、NT43_E、NT5_O和NT5_E,但是柵極連接到保持為高電平電壓的節(jié)點(diǎn)Q的晶體管NT44_O、NT44_E、NT5a_O和NT5a_E保持為低電平。因此,保留節(jié)點(diǎn)A_O、A_E、QB_O和節(jié)點(diǎn)QB_E的放電通路保持,從而保持低電平電壓。
在時(shí)間周期C期間,第一時(shí)鐘信號(hào)C1從高電平轉(zhuǎn)換為低電平,并且下一級(jí)輸出信號(hào)Vg_i+1的高電平電壓被施加到晶體管NT3a的柵極,然后晶體管NT3a導(dǎo)通。當(dāng)晶體管NT3a導(dǎo)通時(shí),節(jié)點(diǎn)Q的高電平電壓通過晶體管NT3a被放電,因此節(jié)點(diǎn)Q的電壓被轉(zhuǎn)換到低電平電壓。施加到節(jié)點(diǎn)Q的低電平電壓使得柵極連接到節(jié)點(diǎn)Q的晶體管NT44_O、NT44_E、NT5a_O和NT5a_E截止,從而截?cái)喙?jié)點(diǎn)A_O、A_E、QB_O和QB_E的放電通路。因此,奇數(shù)幀高電平電源電壓Vdd_O通過導(dǎo)通的晶體管NT41_O向節(jié)點(diǎn)A_O提供高電平電壓,并且施加到結(jié)點(diǎn)A_O的高電平電壓導(dǎo)通晶體管NT41_O,以向結(jié)點(diǎn)QB_O施加來自高電平電源電壓Vdd_O的高電平電壓。施加到節(jié)點(diǎn)QB_O的高電平電壓使得柵極連接到節(jié)點(diǎn)QB_O的晶體管NT3_O和NT7_O導(dǎo)通。通過導(dǎo)通晶體管NT3_O,經(jīng)過導(dǎo)通的晶體管NT3a形成附加的放電通路,并且通過導(dǎo)通晶體管NT7_O,輸出信號(hào)Vg_i被轉(zhuǎn)換為低電平電壓。
在時(shí)間周期D期間,下一級(jí)輸出信號(hào)Vg_i+1被轉(zhuǎn)換到低電平電壓,從而截止晶體管NT3a。如上所述,在其余的奇數(shù)幀周期,高電平電源電壓Vdd_O通過經(jīng)晶體管NT41_O和NT42_O施加奇數(shù)幀高電平電壓使節(jié)點(diǎn)QB_O連續(xù)地保持為高。因此,在其余的奇數(shù)幀周期,節(jié)點(diǎn)Q的電壓和輸出信號(hào)Vg_i保持為低電平。如上所述,節(jié)點(diǎn)QB_E保持為由晶體管NT5b_E所提供的低電平電壓,該晶體管NT5b_E由奇數(shù)幀高電平電源電壓Vdd_O所導(dǎo)通。
在時(shí)間周期A期間,第一到第三時(shí)鐘C1到C3保持低電平電壓,并且起始信號(hào)Vst或來自前一級(jí)輸出信號(hào)Vg_i-1的高電平電壓被施加到晶體管NT1、NT43_O、NT43_E、NT5_O和NT5_E的柵級(jí),從而導(dǎo)通晶體管NT1、NT43_O、NT43_E、NT5_O和NT5_E。當(dāng)晶體管NT43_O和NT43_E導(dǎo)通時(shí),來自低電平電源電壓Vss的低電平電壓通過晶體管NT43_O和NT43_E提供給節(jié)點(diǎn)A_O和節(jié)點(diǎn)A_E。換句話說,節(jié)點(diǎn)A_O和A_E被放電,從而在節(jié)點(diǎn)A-O和節(jié)點(diǎn)A_E保持低電平電壓。節(jié)點(diǎn)A_O和節(jié)點(diǎn)A_E的低電平電壓截止晶體管NT42_O和NT42_E。在奇數(shù)幀期間,高電平電源電壓Vdd_O向節(jié)點(diǎn)QB_O施加高電平電壓。在偶數(shù)幀期間,高電平電源電壓Vdd_E向節(jié)點(diǎn)QB_E提供高電平電壓。
當(dāng)晶體管NT5_O和NT5_E導(dǎo)通時(shí),低電平電源電壓Vss通過晶體管NT5_O和NT5_E向節(jié)點(diǎn)QB_O和節(jié)點(diǎn)QB_E提供低電平電壓。換句話說,節(jié)點(diǎn)QB_O和節(jié)點(diǎn)QB_E放電,因此在節(jié)點(diǎn)QB_O和節(jié)點(diǎn)QB_E保持低電平電壓。節(jié)點(diǎn)QB_O和節(jié)點(diǎn)QB_E保持低電平電壓。節(jié)點(diǎn)QB_O和QB_E的放電截止晶體管NT3_O、NT3_E、NT7_O和NT7_E以截?cái)嘟Y(jié)點(diǎn)Q的放電通路。當(dāng)晶體管NT1導(dǎo)通時(shí),高電平電源電壓Vdd向節(jié)點(diǎn)Q提供高電平電壓,從而使節(jié)點(diǎn)Q充入中間電平電壓Vm。充入到節(jié)點(diǎn)Q的中間電平電壓Vm導(dǎo)通在節(jié)點(diǎn)Q的晶體管NT44_O、NT44_E、NT5a_O和NT5a_E。晶體管NT44_O和NT44_E通過節(jié)點(diǎn)A_O和節(jié)點(diǎn)A_E為導(dǎo)通的晶體管NT43_O和NT43_E提供放電通路,因此節(jié)點(diǎn)A_O和節(jié)點(diǎn)A_E保持在低電平。而且,晶體管NT5a_O和NT5a_E通過節(jié)點(diǎn)QB_O和節(jié)點(diǎn)QB_E為導(dǎo)通的晶體管NT5_O和NT5_E提供放電通路,從而節(jié)點(diǎn)QB_O和節(jié)點(diǎn)QB_E保持在低電平電壓。
當(dāng)晶體管NT6導(dǎo)通時(shí),由于第一時(shí)鐘信號(hào)C1為低電平,當(dāng)前一級(jí)的輸出信號(hào)Vg_I提供有該低電平電壓的輸出信號(hào)。來自偶數(shù)幀高電平電源電壓Vdd_E的高電平電壓使晶體管NT41_E和NT5b_O導(dǎo)通。當(dāng)晶體管NT41_E導(dǎo)通時(shí),偶數(shù)幀高電平電源電壓Vdd_E向節(jié)點(diǎn)A_E提供高電平電壓。然后該高電平電壓被保持在節(jié)點(diǎn)A_E。但是,如上所述,通過晶體管NT43_E和NT44_E提供放電通路以將節(jié)點(diǎn)A_E保持在低電平電壓。在偶數(shù)幀周期,晶體管NT41_E被偶數(shù)幀高電平電源電壓Vdd_E導(dǎo)通,并連續(xù)保持導(dǎo)通。晶體管NT5b_O通過節(jié)點(diǎn)QB_O形成放電通路。在時(shí)間周期A之后,雖然晶體管NT5_O、NT5_E、NT5a_O和NT5a_E截止,但是在偶數(shù)幀周期,第(5b_O)晶體管NT5b_O被偶數(shù)幀高電平電源電壓Vdd_E連續(xù)地保持導(dǎo)通,從而在偶數(shù)幀周期,通過節(jié)點(diǎn)QB_O連續(xù)地形成放電通路。
在時(shí)間周期B期間,第一時(shí)鐘C1從低電平電壓轉(zhuǎn)換到高電平電壓,另一方面,起始信號(hào)Vst從高電平電壓轉(zhuǎn)換到低電平電壓。然后,當(dāng)晶體管NT1截止時(shí),節(jié)點(diǎn)Q的放電通道被截?cái)?。從而,?dāng)充入到晶體管NT6的漏極和柵極之間的寄生電容的電壓被加到浮動(dòng)在節(jié)點(diǎn)Q的中間電平電壓Vm,節(jié)點(diǎn)Q的電壓增加到比第六晶體管NT6的閾值電壓更大。換句話說,自舉效應(yīng)使得節(jié)點(diǎn)Q的電壓升高到比在時(shí)間周期A期間更高的電壓。因此,在時(shí)間周期B,晶體管NT6導(dǎo)通,而且輸出信號(hào)Vg_i通過施加到晶體管NT6的第一時(shí)鐘信號(hào)C1的電壓而增加,該第一時(shí)鐘信號(hào)被轉(zhuǎn)換為高電平信號(hào)。此外,起始信號(hào)Vst被轉(zhuǎn)換到低電平電壓以截止晶體管NT43_O、NT43_E、NT5_O和NT5_E,但是柵極連接到保持為高電平電壓的節(jié)點(diǎn)Q的晶體管NT44_O、NT44_E、NT5a_O和NT5a_E保持導(dǎo)通。因此,保持節(jié)點(diǎn)A_O、A_E、QB_O和節(jié)點(diǎn)QB_E的放電通路,從而保持低電平電壓。
在時(shí)間周期C期間,第一時(shí)鐘信號(hào)C1從高電平轉(zhuǎn)換為低電平,并且下一級(jí)輸出信號(hào)Vg_i+1的高電平電壓被施加到晶體管NT3a的柵極,以導(dǎo)通晶體管NT3a。當(dāng)晶體管NT3a導(dǎo)通時(shí),節(jié)點(diǎn)Q的高電平電壓通過晶體管NT3a被放電,因此節(jié)點(diǎn)Q的電壓被轉(zhuǎn)換到低電平電壓。節(jié)點(diǎn)Q的低電平電壓使得柵極連接到節(jié)點(diǎn)Q的晶體管NT44_O、NT44_E、NT5a_O和NT5a_E截止,從而截?cái)喙?jié)點(diǎn)A_O、A_E、QB_O和QB_E的放電通路。因此,偶數(shù)幀高電平電源電壓Vdd_E通過導(dǎo)通的晶體管NT41_E向節(jié)點(diǎn)A_E提供高電平電壓。節(jié)點(diǎn)A_E的高電平電壓導(dǎo)通晶體管NT42_E以向節(jié)點(diǎn)QB_E提供來自偶數(shù)幀高電平電源電壓Vdd_E的高電平電壓。施加到節(jié)點(diǎn)QB_E的高電平電壓使得柵極連接到節(jié)點(diǎn)QB_E的晶體管NT3_E和NT7_E導(dǎo)通。通過導(dǎo)通晶體管NT3_E,在導(dǎo)通的晶體管NT3a中形成附加的放電通路,以及通過導(dǎo)通晶體管NT7_E,輸出信號(hào)Vg_i被轉(zhuǎn)換為低電平電壓。
在時(shí)間周期D期間,下一級(jí)輸出信號(hào)Vg_i+1被轉(zhuǎn)換到低電平電壓,從而截止晶體管NT3a。如上所述,在其余的偶數(shù)幀周期,通過經(jīng)晶體管NT41_E和NT42_O施加的來自偶數(shù)幀高電平電源電壓Vdd_E的高電平電壓,節(jié)點(diǎn)QB_O連續(xù)保持為高電平電壓。因此,在其余的偶數(shù)幀周期,節(jié)點(diǎn)Q的電壓和輸出信號(hào)Vg_i保持為低電平。如上所述,節(jié)點(diǎn)QB_O保持為由晶體管NT5b_O所提供的低電平電壓,該晶體管NT5b_O由偶數(shù)幀高電平電源電壓所導(dǎo)通。在如圖16所示的本發(fā)明實(shí)施方式中,用于施加晶體管NT4_O和NT4_E的柵電壓的時(shí)間很長。通過對(duì)比,在圖18所示的本發(fā)明的實(shí)施方式中,由于晶體管NT41_O、NT43_O、NT44_O、NT41_E、NE43_E和NT44_E的作用,用于施加晶體管NT42_O和NT42_E的柵電壓的時(shí)間變短。
因此,與圖16相比,在圖18中,晶體管NT42_O和NT42_E的柵應(yīng)力(gatestress)變小。因而,可以防止晶體管的退化。
圖19所示為用于驅(qū)動(dòng)根據(jù)本發(fā)明第四實(shí)施方式的奇數(shù)和偶數(shù)柵驅(qū)動(dòng)電路的示例性方法示意圖。參照?qǐng)D19,奇數(shù)驅(qū)動(dòng)電路140o包括第一、第三、第五、…、第(n-1)奇數(shù)級(jí)。偶數(shù)驅(qū)動(dòng)電路140e包括第二、第四、第六、…、第(n)偶數(shù)級(jí)。第一級(jí)接收起始信號(hào)Vst1作為起始脈沖。第二級(jí)接收起始信號(hào)Vst2作為起始脈沖。起始信號(hào)Vst2相于起始信號(hào)Vst1被延遲一個(gè)時(shí)鐘周期。其余的第i個(gè)奇數(shù)級(jí)第三、第五、…、第(n-1)中的每一個(gè)接收來自前一級(jí)(i-2)奇數(shù)級(jí)的輸出信號(hào)Vg_i-2作為起始脈沖。相似地,其余的第i個(gè)偶數(shù)級(jí)第四、第六、…、第(n)中的每一個(gè)接收來自前一級(jí)(i-2)偶數(shù)級(jí)的輸出信號(hào)Vg_i-2作為起始脈沖。例如,第四級(jí)接收來自第二級(jí)的起始信號(hào)Vg_2。第三級(jí)接收來自第一級(jí)的起始信號(hào)Vg-1。此外,各奇數(shù)級(jí)和偶數(shù)級(jí)響應(yīng)第一到第四時(shí)鐘信號(hào)C1、C2、C3和C4中的一個(gè)。一時(shí)鐘信號(hào)通過被延遲兩個(gè)時(shí)鐘周期而被提供以通過輸出緩沖和電平移位器(未示出)向柵線Gi施加與時(shí)鐘信號(hào)同步的輸出信號(hào)Vg_i。此外,奇數(shù)級(jí)和偶數(shù)級(jí)第一級(jí)、第二級(jí)、第三級(jí)、第四級(jí)、…、第(n-1)級(jí)的各級(jí)接收來自下一級(jí)(i+1)級(jí)并被延遲了一個(gè)時(shí)鐘周期的輸出信號(hào)Vg_i+1作為復(fù)位脈沖。最后一級(jí)第n級(jí)提供有通過延遲一時(shí)鐘信號(hào)的虛擬級(jí)(未示出)獲得的復(fù)位脈沖。上述驅(qū)動(dòng)方法能夠用于圖16和圖18所示的驅(qū)動(dòng)級(jí)。
首先,圖19的柵驅(qū)動(dòng)路包括第二起始脈沖Vst2、其通過將第一起始信號(hào)延遲一個(gè)時(shí)鐘周期而提供。通過對(duì)比,圖15的驅(qū)動(dòng)方法包括一個(gè)起始信號(hào)Vst。此外,在圖15的驅(qū)動(dòng)方法中,通過延遲一個(gè)時(shí)鐘周期,起始信號(hào)Vst被輸入并且提供時(shí)鐘信號(hào)。通過對(duì)比,在圖19的驅(qū)動(dòng)方法中,在延遲兩個(gè)時(shí)鐘周期之后,起始信號(hào)Vst被輸入并且提供時(shí)鐘信號(hào),因此,如圖20所示,節(jié)點(diǎn)Q保持在浮動(dòng)的中間電平電壓的周期被增加一個(gè)時(shí)鐘周期。
如上所述,根據(jù)本發(fā)明的實(shí)施方式,柵線被劃分為奇數(shù)線和偶數(shù)線,以便實(shí)現(xiàn)雙向驅(qū)動(dòng),從而擴(kuò)大一級(jí)的節(jié)距為對(duì)應(yīng)于兩液晶單元。因而,可以增加輸出緩沖器的溝道寬度。因此,可以減小在驅(qū)動(dòng)電路各級(jí)的掃描脈沖的波形的失真,其中該失真很大程度上取決于輸出緩沖器的溝道寬度。此外,由于面板的壽命直接取決于溝道的寬度,因此液晶顯示板可以持續(xù)更長的時(shí)間。另外,在本發(fā)明的實(shí)施方式中,在具有內(nèi)置驅(qū)動(dòng)電路的液晶顯示板中,多個(gè)下拉晶體管在被分為奇/偶驅(qū)動(dòng)級(jí)的輸出緩沖器中設(shè)置,并且減少了用于施加下拉晶體管的柵電壓的周期。因此,可以減少由于柵電壓的應(yīng)力所引起的輸出緩沖器的退化。因此,可以延長輸出緩沖器的壽命。
對(duì)于熟悉本領(lǐng)域的技術(shù)人員來說,在不脫離本發(fā)明的精神和范圍的情況下,可以對(duì)本發(fā)明的具有內(nèi)置驅(qū)動(dòng)電路的液晶顯示面板做出各種變型和改進(jìn)。因此,本發(fā)明意欲覆蓋所有落入本發(fā)明所附權(quán)利要求及其等效物所限定的范圍內(nèi)的本發(fā)明的變型和改進(jìn)。
權(quán)利要求
1.一種液晶顯示板,包括液晶單元,其在液晶顯示板的顯示區(qū)中形成為矩陣形式;奇數(shù)柵驅(qū)動(dòng)電路和偶數(shù)柵驅(qū)動(dòng)電路,其設(shè)置在顯示區(qū)的外部區(qū)域,所述顯示區(qū)位于奇數(shù)柵驅(qū)動(dòng)電路和偶數(shù)柵驅(qū)動(dòng)電路之間,所述奇數(shù)驅(qū)動(dòng)電路包括多個(gè)奇數(shù)級(jí),所述偶數(shù)驅(qū)動(dòng)電路包括多個(gè)偶數(shù)級(jí);以及多條柵線,其包括在液晶單元矩陣中的偶數(shù)柵線和奇數(shù)柵線,奇數(shù)驅(qū)動(dòng)電路驅(qū)動(dòng)所述奇數(shù)柵線,偶數(shù)驅(qū)動(dòng)電路驅(qū)動(dòng)所述偶數(shù)柵線,其中,各奇數(shù)級(jí)和偶數(shù)級(jí)的距離與大于該液晶單元的距離的尺寸相對(duì)應(yīng)。
2.根據(jù)權(quán)利要求1所述的液晶顯示板,其特征在于,所述各奇數(shù)級(jí)和偶數(shù)級(jí)包括用于向相應(yīng)的柵線提供掃描脈沖的輸出緩沖器;以及用于控制所述輸出緩沖器的控制器。
3.根據(jù)權(quán)利要求2所述的液晶顯示板,其特征在于,所述各奇數(shù)級(jí)和偶數(shù)級(jí)的控制器包括在與一液晶單元的距離相對(duì)應(yīng)的區(qū)域中,各奇數(shù)級(jí)和偶數(shù)級(jí)的輸出緩沖器包括在與兩個(gè)液晶單元的距離相對(duì)應(yīng)的區(qū)域中。
4.根據(jù)權(quán)利要求1所述的液晶顯示板,其特征在于,在所述各奇數(shù)級(jí)和偶數(shù)級(jí)的外部設(shè)置有多條玻璃上線型信號(hào)線,以提供多條柵控制信號(hào)和電源信號(hào)。
5.根據(jù)權(quán)利要求2所述的液晶顯示板,其特征在于,所述各奇數(shù)級(jí)的起始脈沖包括來自前奇數(shù)級(jí)之一的輸出信號(hào),而各偶數(shù)級(jí)的起始脈沖包括來自前偶數(shù)級(jí)之一的輸出信號(hào)。
6.根據(jù)權(quán)利要求5所述的液晶顯示板,其特征在于,所述各奇數(shù)級(jí)具有相對(duì)于所述偶數(shù)柵線的開放結(jié)構(gòu),而所述各偶數(shù)級(jí)具有相對(duì)于所述奇數(shù)柵線的開放結(jié)構(gòu)。
7.根據(jù)權(quán)利要求5所述的液晶顯示板,其特征在于,所述各奇數(shù)級(jí)和偶數(shù)級(jí)的輸出緩沖器包括用于響應(yīng)時(shí)鐘信號(hào)向所述柵線施加高電平電壓和低電平電壓中的任一電壓的上拉晶體管;以及用于響應(yīng)時(shí)鐘信號(hào)向所述柵線施加低電平電壓的下拉晶體管。
8.根據(jù)權(quán)利要求7所述的液晶顯示板,其特征在于,當(dāng)所述各奇數(shù)級(jí)和偶數(shù)級(jí)的上拉晶體管截止時(shí),在第二時(shí)間周期以前的第一時(shí)間周期向所述柵線施加所述高電平電壓。
9.根據(jù)權(quán)利要求2所述的液晶顯示板,其特征在于,在多于兩個(gè)連續(xù)時(shí)間周期的期間,在導(dǎo)通所述上拉晶體管后向柵線施加所述高電平電壓。
10.根據(jù)權(quán)利要求9所述的液晶顯示板,其特征在于,在三個(gè)連續(xù)時(shí)間周期的期間,導(dǎo)通所述上拉晶體管。
11.根據(jù)權(quán)利要求6所述的液晶顯示板,其特征在于,將不同的時(shí)鐘信號(hào)和起始脈沖從外部提供給所述奇數(shù)級(jí)和偶數(shù)級(jí)。
12.根據(jù)權(quán)利要求7所述的液晶顯示板,其特征在于,所述施加于偶數(shù)級(jí)的偶數(shù)起始脈沖和偶數(shù)時(shí)鐘信號(hào)相對(duì)于施加于奇數(shù)級(jí)的奇數(shù)時(shí)鐘信號(hào)和奇數(shù)起始脈沖,分別延遲一個(gè)時(shí)間周期。
13.根據(jù)權(quán)利要求8所述的液晶顯示板,其特征在于,所述各奇數(shù)級(jí)和偶數(shù)級(jí)包括第一晶體管,通過所述起始脈沖導(dǎo)通以導(dǎo)通上拉晶體管,從而向柵線施加來自第一時(shí)鐘信號(hào)的高電平電壓;第二晶體管,通過來自第二時(shí)鐘信號(hào)的高電平電壓導(dǎo)通,從而將高電平電壓施加到所述下拉晶體管;第三晶體管,提供有高電平電壓,以釋放在第一晶體管和上拉晶體管之間所充的電荷,所述第三晶體管還以電流鏡像形式與所述下拉晶體管相連;第四晶體管,其接收來自下一級(jí)的高電平電壓,以釋放在第一晶體管和上拉晶體管之間所充的電荷;以及第五晶體管和第六晶體管其并行連接于第二晶體管的漏極端子和地面之間。
14.根據(jù)權(quán)利要求1所述的液晶顯示板,其特征在于,所述各奇數(shù)級(jí)的起始脈沖包括來自前偶數(shù)級(jí)之一的輸出信號(hào)各偶數(shù)級(jí)的起始脈沖包括來自前奇數(shù)級(jí)之一的輸出信號(hào)。
15.根據(jù)權(quán)利要求14所述的液晶顯示板,其特征在于,所述各奇數(shù)級(jí)通過偶數(shù)柵線接收來自前偶數(shù)級(jí)之一的輸出信號(hào)并且各偶數(shù)級(jí)通過奇數(shù)柵線接收來自前奇數(shù)級(jí)之一的輸出信號(hào)。
16.根據(jù)權(quán)利要求15所述的液晶顯示板,其特征在于,將相同的起始脈沖和相同的時(shí)鐘信號(hào)從外部施加于奇數(shù)級(jí)和偶數(shù)級(jí)。
17.一種液晶顯示板,包括液晶單元,其在液晶顯示板的顯示區(qū)中形成為矩陣形式;奇數(shù)柵驅(qū)動(dòng)電路和偶數(shù)柵驅(qū)動(dòng)電路,其設(shè)置在顯示區(qū)的外部區(qū)域,所述顯示區(qū)位于奇數(shù)柵驅(qū)動(dòng)電路和偶數(shù)柵驅(qū)動(dòng)電路之間,所述奇數(shù)驅(qū)動(dòng)電路包括多個(gè)奇數(shù)級(jí),所述偶數(shù)驅(qū)動(dòng)電路包括多個(gè)偶數(shù)級(jí);多條柵線,其包括在液晶單元中的偶數(shù)柵線和奇數(shù)柵線,奇數(shù)驅(qū)動(dòng)電路驅(qū)動(dòng)所述奇數(shù)柵線,偶數(shù)驅(qū)動(dòng)電路驅(qū)動(dòng)所述偶數(shù)柵線,其中,各奇數(shù)級(jí)的起始脈沖包括來自前偶數(shù)級(jí)之一的輸出信號(hào),各偶數(shù)級(jí)的起始脈沖包括來自前奇數(shù)級(jí)之一的輸出信號(hào)。
18.根據(jù)權(quán)利要求17所述的液晶顯示板,其特征在于,所述各奇數(shù)級(jí)通過偶數(shù)柵線接收來自前偶數(shù)級(jí)之一的輸出信號(hào)所述各偶數(shù)級(jí)通過奇數(shù)柵線接收來自前奇數(shù)級(jí)之一的輸出信號(hào)。
19.根據(jù)權(quán)利要求17所述的液晶顯示板,其特征在于,所述各奇數(shù)級(jí)和偶數(shù)級(jí)包括用于向相應(yīng)的柵線提供掃描脈沖的輸出緩沖器;以及用于控制輸出緩沖器的控制器。
20.根據(jù)權(quán)利要求17所述的液晶顯示板,其特征在于,所述各奇數(shù)級(jí)和偶數(shù)級(jí)的距離與至少兩個(gè)液晶單元相對(duì)應(yīng)。
21.根據(jù)權(quán)利要求1所述的液晶顯示板,其特征在于,所述奇數(shù)級(jí)和偶數(shù)級(jí)中的至少一級(jí)的距離的長度范圍為所述液晶單元的一個(gè)距離到兩個(gè)距離。
22.根據(jù)權(quán)利要求2所述的液晶顯示板,其特征在于,所述輸出緩沖器包括由Q節(jié)點(diǎn)控制的上拉晶體管;由QB_O節(jié)點(diǎn)控制的第一下拉晶體管;以及由QB_E節(jié)點(diǎn)控制的第二下拉晶體管。
23.根據(jù)權(quán)利要求22所述的液晶顯示板,其特征在于,所述第一和第二下拉晶體管交替運(yùn)行一個(gè)幀周期。
24.根據(jù)權(quán)利要求22所述的液晶顯示板,其特征在于,所述控制器包括第一控制器,用于執(zhí)行Q節(jié)點(diǎn)的充電和放電之一;第二控制器,用于執(zhí)行QB_O節(jié)點(diǎn)的充電和放電之一;以及第三控制器,用于執(zhí)行QB_E節(jié)點(diǎn)的充電和放電之一。
25.根據(jù)權(quán)利要求24所述的液晶顯示面板,其特征在于,所述第一控制器包括第一晶體管,具有提供有高電平電源電壓的漏極端子、柵極端子和與Q節(jié)點(diǎn)相連的源極端子,在所述柵極端子中,通過第一節(jié)點(diǎn)提供起始脈沖和前一級(jí)輸出信號(hào)中的任何一個(gè)。第二晶體管,具有與Q節(jié)點(diǎn)相連的漏極端子、源極端子和提供有下一級(jí)輸出信號(hào)的柵極端子,在所述源極端子中,通過第二節(jié)點(diǎn)提供低電位電源電壓;以及第三晶體管,具有提供有時(shí)鐘信號(hào)的漏極端子、與輸出端子相連的源極端子和與Q節(jié)點(diǎn)相連的柵極端子。
26.根據(jù)權(quán)利要求25所述的液晶顯示板,其特征在于,所述第二控制器包括第四晶體管,具有與Q節(jié)點(diǎn)相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子和與QB_O節(jié)點(diǎn)相連的柵極端子;第五晶體管,具有與輸出端子相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子和與QB_O節(jié)點(diǎn)相連的柵極端子;第六晶體管,具有漏極端子、柵極端子和與第四節(jié)點(diǎn)相連的源極端子,在所述柵極端子中,通過第三節(jié)點(diǎn)提供有在奇數(shù)幀期間產(chǎn)生的奇數(shù)高電平電源電壓;第七晶體管,具有與第三節(jié)點(diǎn)相連的漏極端子、與第四節(jié)點(diǎn)相連的柵極端子和與QB_O節(jié)點(diǎn)相連的源極端子;第八晶體管,具有與第四節(jié)點(diǎn)相連的漏極端子、與第一節(jié)點(diǎn)相連的柵極端子和與第二節(jié)點(diǎn)相連的源極端子;第九晶體管,具有與第四節(jié)點(diǎn)相連的漏極端子、與Q節(jié)點(diǎn)相連的柵極端子和與第二節(jié)點(diǎn)相連的源極端子;第十晶體管,具有與QB_O節(jié)點(diǎn)相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子和與第一節(jié)點(diǎn)相連的柵極端子;第十一晶體管,具有與QB_O節(jié)點(diǎn)相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子和與Q節(jié)點(diǎn)相連的柵極端子;以及第十二晶體管,具有與QB_O節(jié)點(diǎn)相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子和與第五節(jié)點(diǎn)相連的柵極端子。
27.根據(jù)權(quán)利要求26所述的液晶顯示板,其特征在于,所述第三控制器包括第十三晶體管,具有與Q節(jié)點(diǎn)相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子以及與QB_E節(jié)點(diǎn)相連的柵極端子;第十四晶體管,具有與輸出端子相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子以及與QB_E節(jié)點(diǎn)相連的柵極端子;第十五晶體管,具有漏極端子、柵極端子和與第六節(jié)點(diǎn)相連的源極端子,在所述柵極端子中,通過第五節(jié)點(diǎn)提供有在偶數(shù)幀期間產(chǎn)生的偶數(shù)高電平電源電壓;第十六晶體管,具有與第五節(jié)點(diǎn)相連的漏極端子、與第六節(jié)點(diǎn)相連的柵極端子和與QB_E節(jié)點(diǎn)相連的源極端子;第十七晶體管,具有與第六節(jié)點(diǎn)相連的漏極端子、與第一節(jié)點(diǎn)相連的柵極端子和與第二節(jié)點(diǎn)相連的源極端子;第十八晶體管,具有與第六節(jié)點(diǎn)相連的漏極端子、與Q節(jié)點(diǎn)相連的柵極端子和與第二節(jié)點(diǎn)相連的源極端子;第十九晶體管,具有與QB_E節(jié)點(diǎn)相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子和與第一節(jié)點(diǎn)相連的柵極端子;第二十晶體管,具有與QB_E節(jié)點(diǎn)相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子和與Q節(jié)點(diǎn)相連的柵極端子;以及第二十一晶體管,具有與QB_E節(jié)點(diǎn)相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子和與第三節(jié)點(diǎn)相連的柵極端子。
28.根據(jù)權(quán)利要求27所述的液晶顯示板,其特征在于,在所述Q節(jié)點(diǎn)首先由高電平電源電壓充電后產(chǎn)生所述時(shí)鐘信號(hào)。
29.根據(jù)權(quán)利要求25所述的液晶顯示板,其特征在于,所述第二控制器包括第二十二晶體管,具有與Q節(jié)點(diǎn)相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子和與QB_O節(jié)點(diǎn)相連的柵極端子;第二十三晶體管,具有與輸出端子相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子和與QB_O節(jié)點(diǎn)相連的柵極端子;第二十四晶體管,具有漏極端子、柵極端子和與QB_O節(jié)點(diǎn)相連的源極端子,在所述柵極端子中,通過第三節(jié)點(diǎn)提供在奇數(shù)幀周期產(chǎn)生的奇數(shù)高電平電源電壓。第二十五晶體管,具有與QB_O節(jié)點(diǎn)相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子和與第一節(jié)點(diǎn)相連的柵極端子;第二十六晶體管,具有與QB_O節(jié)點(diǎn)相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子和與Q節(jié)點(diǎn)相連的柵極端子;以及第二十七晶體管,具有與QB_O節(jié)點(diǎn)相連的漏極端子、與第二結(jié)點(diǎn)相連的源極端子和與第四節(jié)點(diǎn)相連的柵極端子。
30.根據(jù)權(quán)利要求29所述的液晶顯示板,其特征在于,所述第三控制器包括第二十八晶體管,具有與Q節(jié)點(diǎn)相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子和與QB_E節(jié)點(diǎn)相連的柵極端子;第二十九晶體管,具有與輸出端子相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子和與QB_E節(jié)點(diǎn)相連的柵極端子;第三十晶體管,具有漏極端子、柵極端子和與QB_E節(jié)點(diǎn)相連的源極端子,在所述柵極端子中,通過第四節(jié)點(diǎn)提供在偶數(shù)幀周期產(chǎn)生的偶數(shù)高電平電源電壓;第三十一晶體管,具有與QB_E節(jié)點(diǎn)相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子和與第一節(jié)點(diǎn)相連的柵極端子;第三十二晶體管,具有與QB_E節(jié)點(diǎn)相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子和與Q節(jié)點(diǎn)相連的柵極端子;以及第三十三晶體管,具有與QB_E節(jié)點(diǎn)相連的漏極端子、與第二節(jié)點(diǎn)相連的源極端子和與第三節(jié)點(diǎn)相連的柵極端子。
31.根據(jù)權(quán)利要求30所述的液晶顯示板,其特征在于,在所述Q節(jié)點(diǎn)首先由高電平電源電壓充電后產(chǎn)生所述時(shí)鐘信號(hào)。
全文摘要
本發(fā)明公開了一種液晶顯示板,其包括有在液晶顯示板的顯示區(qū)中形成為矩陣形式的液晶單元;設(shè)置在顯示區(qū)外部的奇數(shù)和偶數(shù)柵驅(qū)動(dòng)電路,該顯示區(qū)位于奇數(shù)和偶數(shù)柵驅(qū)動(dòng)電路之間,奇數(shù)驅(qū)動(dòng)電路包括多個(gè)奇數(shù)級(jí),偶數(shù)驅(qū)動(dòng)電路包括多個(gè)偶數(shù)級(jí);多條柵線,包括在液晶單元矩陣中的奇數(shù)柵線和偶數(shù)柵線,奇數(shù)柵線由奇數(shù)驅(qū)動(dòng)電路驅(qū)動(dòng),偶數(shù)柵線由偶數(shù)驅(qū)動(dòng)電路驅(qū)動(dòng),其中各奇數(shù)級(jí)和偶數(shù)級(jí)的距離對(duì)應(yīng)于大于所述液晶單元的距離的尺寸。
文檔編號(hào)G02F1/133GK1704804SQ20051007239
公開日2005年12月7日 申請(qǐng)日期2005年5月31日 優(yōu)先權(quán)日2004年5月31日
發(fā)明者金彬, 尹洙榮 申請(qǐng)人:Lg.菲利浦Lcd株式會(huì)社
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