移位寄存器及其操作方法、柵極驅(qū)動電路和顯示裝置的制造方法
【專利摘要】一種移位寄存器及其操作方法、柵極驅(qū)動電路和顯示裝置。該移位寄存器包括：輸入模塊(11)，第一端與該移位寄存器的輸入端連接用于從該輸入端接收輸入信號，第二端與第一時鐘信號端連接，第三端與第一節(jié)點連接；上拉模塊(12)，第一端與第一電源電壓端連接，第二端與第二節(jié)點連接，第三端與輸出端連接；上拉控制模塊(13)，第一端與第一時鐘信號端連接，第二端與第二電源電壓端連接，第三端與第二節(jié)點連接，第四端與第一節(jié)點連接；輸出模塊(14)，第一端與第一節(jié)點連接，第二端與第二時鐘信號端連接，第三端與輸出端連接；降噪模塊(15)，第一端與第二節(jié)點連接，第二端與第二時鐘信號端連接，第三端與第一電源電壓端連接，第四端與第一節(jié)點連接?？梢杂行Ы档洼敵龆嗽肼?。
【專利說明】
移位寄存器及其操作方法、柵極驅(qū)動電路和顯示裝置
技術(shù)領(lǐng)域
[0001 ]本公開涉及一種移位寄存器及其操作方法、柵極驅(qū)動電路和顯示裝置。
【背景技術(shù)】
[0002]薄膜晶體管液晶顯示器(TFT-1XD)廣泛應(yīng)用于生產(chǎn)生活的各個領(lǐng)域，其采用M*N點排列的逐行掃描矩陣顯示。在進(jìn)行顯示時，TFT-LCD通過驅(qū)動電路來驅(qū)動顯示面板中的各個像素進(jìn)行顯示。TFT-LCD的驅(qū)動電路主要包含柵極驅(qū)動電路和數(shù)據(jù)驅(qū)動電路。其中，數(shù)據(jù)驅(qū)動電路用于依據(jù)時鐘信號定時將輸入的數(shù)據(jù)順序鎖存并將鎖存的數(shù)據(jù)轉(zhuǎn)換成模擬信號后輸入到顯示面板的數(shù)據(jù)線。柵極驅(qū)動電路通常用移位寄存器來實現(xiàn)，所述移位寄存器將時鐘信號轉(zhuǎn)換成開啟/斷開電壓，分別輸出到顯示面板的各條柵線上。顯示面板上的一條柵線通常與一個移位寄存器(即移位寄存器的一級)對接。通過使得各個移位寄存器依序輪流輸出開啟電壓，實現(xiàn)對顯示面板中像素的逐行掃描。
[0003]傳統(tǒng)非晶娃工藝中，制成的非晶娃薄膜晶體管(amorphous-SiTFT)特性穩(wěn)定性較差，通過其設(shè)計的、用于顯示驅(qū)動的電路相對而言比較復(fù)雜。在低溫多晶硅工藝中制成的薄膜晶體管，性能相對穩(wěn)定，通過其設(shè)計的、用于顯示驅(qū)動的電路相對簡單、性能穩(wěn)定。

【發(fā)明內(nèi)容】

[0004]本公開提供了一種移位寄存器及其操作方法、柵極驅(qū)動電路和顯示裝置。可以降低移位寄存器輸出端的噪聲，提高工作的穩(wěn)定性。
[0005]根據(jù)本公開的一方面，公開了一種移位寄存器，其結(jié)構(gòu)簡單，性能穩(wěn)定。該移位寄存器包含:
[0006]輸入模塊，其第一端與該移位寄存器的輸入端連接用于從該輸入端接收輸入信號，第二端與第一時鐘信號端連接，第三端與第一節(jié)點連接；
[0007]上拉模塊，其第一端與第一電源電壓端連接，第二端與第二節(jié)點連接，第三端與輸出端連接；
[0008]上拉控制模塊，其第一端與第一時鐘信號端連接，第二端與第二電源電壓端連接，第三端與第二節(jié)點連接，第四端與第一節(jié)點連接；
[0009]輸出模塊，其第一端與第一節(jié)點連接，第二端與第二時鐘信號端連接，第三端與輸出端連接；
[0010]降噪模塊，其第一端與第二節(jié)點連接，第二端與第二時鐘信號端連接，第三端與第一電源電壓端連接，第四端與第一節(jié)點連接。
[0011]根據(jù)本公開的又一方面，公開了一種移位寄存器的操作方法，該移位寄存器包含輸入模塊、上拉模塊、上拉控制模塊、輸出模塊和降噪模塊，該移位寄存器的操作方法包含:
[0012]由輸入模塊將所接收的輸入信號傳遞到第一節(jié)點；
[0013]由輸出模塊將第二時鐘信號端的第二時鐘信號輸出到輸出端；
[0014]由上拉控制模塊控制上拉模塊是否進(jìn)行操作；[0015 ]由上拉模塊將輸出端的輸出信號拉至第一電源電壓端的電源電壓；
[0016]由降噪模塊通過維持第一節(jié)點的電平來降低該移位寄存器的輸出端的噪聲。
[0017]根據(jù)本公開的另一方面，公開了一種柵極驅(qū)動電路，包括多個串聯(lián)的移位寄存器，每個所述移位寄存器是上述移位寄存器，其中所述多個串聯(lián)的移位寄存器中第一個移位寄存器的輸入端輸入幀起始信號;所述多個串聯(lián)的移位寄存器中除最后一個移位寄存器外，其余每個移位寄存器的輸出端均和與其相鄰的下一個移位寄存器的輸入端相連。
[0018]根據(jù)本公開的再一方面，公開了一種包含上述柵極驅(qū)動電路的顯示裝置。
[0019]根據(jù)本公開實施例的移位寄存器在不工作期間不斷對輸出端進(jìn)行放噪，從而消除了輸出端噪聲、提高了工作穩(wěn)定性，延長了使用壽命；同時，根據(jù)本公開實施例的移位寄存器采用的晶體管較少，因而能夠?qū)崿F(xiàn)液晶顯示器的窄邊框設(shè)計。
【附圖說明】
[0020]圖1示出了根據(jù)本公開實施例的移位寄存器的框圖；
[0021]圖2示出了根據(jù)本公開實施例的移位寄存器的一種示例電路結(jié)構(gòu)圖；
[0022]圖3示出了圖2中的移位寄存器進(jìn)行掃描時的時序圖；
[0023]圖4示出了根據(jù)本公開實施例的、由多個移位寄存器級聯(lián)形成的柵極驅(qū)動電路的示意圖。
【具體實施方式】
[0024]下面將結(jié)合本公開實施例中的附圖，對本公開實施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實施例僅僅是本公開一部分實施例，而不是全部的實施例?；诒竟_中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本公開保護(hù)的范圍。
[0025]本公開所有實施例中采用的晶體管均可以為薄膜晶體管或場效應(yīng)管或其他特性相同的器件。在本實施例中，每個晶體管的漏極和源極的連接方式可以互換，因此，本公開實施例中各晶體管的漏極、源極實際是沒有區(qū)別的。這里，僅僅是為了區(qū)分晶體管除柵極之外的兩極，而將其中一極稱為漏極，另一極稱為源極。
[0026]本公開提出一種移位寄存器，可以有效降低輸出端噪聲。
[0027]圖1示出了根據(jù)本公開實施例的移位寄存器的框圖。如圖1所示，在一個實施例中，該移位寄存器包括輸入模塊11、上拉模塊12、上拉控制模塊13、輸出模塊14和降噪模塊15。
[0028]輸入模塊11的第一端與該移位寄存器的輸入端INPUT連接用于從該輸入端INPUT接收輸入信號，第二端與第一時鐘信號端CLKl連接，第三端與第一節(jié)點Pl連接，并且該輸入模塊11被配置為在第一時鐘信號端CLKl處的第一時鐘信號的控制下將所接收的輸入信號傳遞到第一節(jié)點Pl。
[0029]上拉模塊12的第一端與第一電源電壓端VGH連接，第二端與第二節(jié)點P2連接，第三端與輸出端OUTPUT連接，并且該上拉模塊12被配置為在第二節(jié)點P2的信號的控制下將輸出端OUTPUT的輸出信號拉至第一電源電壓端VGH的電源電壓。
[0030]上拉控制模塊13的第一端與第一時鐘信號端CLKl連接，第二端與第二電源電壓端VGL連接，第三端與第二節(jié)點P2連接，第四端與第一節(jié)點Pl連接，該上拉控制模塊13被配置為控制上拉模塊12是否進(jìn)行操作。例如，上拉控制模塊13根據(jù)第一時鐘信號端CLKl處的第一時鐘信號和第一節(jié)點Pl處的信號來控制上拉模塊12是否進(jìn)行操作。
[0031]輸出模塊14的第一端與第一節(jié)點Pl連接，第二端與第二時鐘信號端CLK2連接，第三端與輸出端OUTPUT連接，并且該輸出模塊14被配置為在第一節(jié)點Pl處的信號的控制下將第二時鐘信號端CLK2的第二時鐘信號輸出到輸出端OUTPUT。
[0032]降噪模塊15的第一端與第二節(jié)點P2連接，第二端與第二時鐘信號端CLK2連接，第三端與第一電源電壓端VGH連接，第四端與第一節(jié)點Pl連接，并且該降噪模塊15被配置為通過維持第一節(jié)點Pl的電平來降低該移位寄存器的輸出端的噪聲。
[0033]其中，所述第一時鐘信號端CLKl的第一時鐘信號與第二時鐘信號端CLK2的第二時鐘信號反相。
[0034]其中，第一電源電壓端VGH是高電源電壓端，第二電源電壓端VGL是低電源電壓端。
[0035]圖2示出了根據(jù)本公開實施例的移位寄存器的一種示例電路結(jié)構(gòu)圖。下面以圖2中的晶體管均為在柵極輸入低電平時導(dǎo)通的P型晶體管為例進(jìn)行說明。
[0036]如圖2所不，在一個實施例中，例如，輸入模塊11包括輸入晶體管Ml，輸入晶體管Ml的柵極與第一時鐘信號端CLKl連接，第一極與輸入端INPUT連接，第二極與第一節(jié)點Pl連接。在第一時鐘信號端CLKl的第一時鐘信號處于低電平時，輸入晶體管Ml導(dǎo)通，將輸入端INPUT的輸入信號傳遞到第一節(jié)點Pl。
[0037]在一個實施例中，例如，上拉模塊12包括輸出上拉晶體管M2和第一電容Cl，輸出上拉晶體管M2的柵極與第二節(jié)點P2和第一電容Cl的第一端連接，輸出上拉晶體管M2的第一極與第一電源電壓端VGH和第一電容CI的第二端連接，輸出上拉晶體管M2的第二極與輸出端OUTPUT連接。在第二節(jié)點P2處的信號處于低電平時，輸出上拉晶體管M2導(dǎo)通，將輸出端OUTPUT的輸出信號上拉至第一電源電壓端VGH的電源電壓。
[0038]在一個實施例中，例如，上拉控制模塊13包括第一上拉控制晶體管M3和第二上拉控制晶體管M4。第一上拉控制晶體管M3的柵極與第一時鐘信號端CLKl連接，第一極與第二電源電壓端VGL連接，第二極與第二節(jié)點P2連接;第二上拉控制晶體管M4的柵極與第一節(jié)點Pl連接，第一極與第二節(jié)點P2連接，第二極與第一時鐘信號端CLKl連接。例如，在第一時鐘信號端CLKl處的第一時鐘信號處于低電平時，第一上拉控制晶體管M3導(dǎo)通，將第二節(jié)點P2處的信號下拉至第二電源電壓端VGL的電源電壓;在第一節(jié)點Pl處的信號處于低電平時并且在第一時鐘信號端CLKl處的第一時鐘信號處于高電平時，第二上拉控制晶體管M4導(dǎo)通，將第二節(jié)點P2處的信號上拉至高電平的第一時鐘信號。
[0039]在一個實施例中，例如，輸出模塊14包括輸出晶體管M5和第二電容C2，輸出晶體管M5的柵極和第二電容C2的第一端與第一節(jié)點Pl連接，輸出晶體管M5的第一極和第二電容C2的第二端與輸出端OUTPUT連接，輸出晶體管M5的第二極與第二時鐘信號端CLK2連接。在第一節(jié)點Pl處的信號處于低電平時，輸出晶體管M5導(dǎo)通，將第二時鐘信號端CLK2的第二時鐘信號輸出到輸出端OUTPUT。
[0040]在一個實施例中，例如，降噪模塊15包括節(jié)點控制晶體管M6和節(jié)點電位維持晶體管M7。節(jié)點控制晶體管M6的柵極與第二節(jié)點P2連接，第一極與第二時鐘信號端CLK2連接，第二極與節(jié)點電位維持晶體管M7的柵極連接，節(jié)點電位維持晶體管M7的第一極與第一電源電壓端VGH連接，第二極與第一節(jié)點Pl連接。在第二節(jié)點P2處的信號處于低電平時，節(jié)點控制晶體管M6導(dǎo)通，將第二時鐘信號端CLK2的第二時鐘信號輸出到節(jié)點電位維持晶體管M7的柵極;在節(jié)點控制晶體管M6導(dǎo)通，并且第二時鐘信號端CLK2的第二時鐘信號處于低電平時，節(jié)點電位維持晶體管M7導(dǎo)通，將第一電源電壓端VGH的電源電壓輸出到第一節(jié)點Pl。
[0041]在節(jié)點控制晶體管M6導(dǎo)通，并且第二時鐘信號端CLK2的第二時鐘信號處于高電平時，節(jié)點電位維持晶體管M7截止，使得第一電源電壓端VGH的電源電壓不影響輸出晶體管M5的柵極電位;在節(jié)點控制晶體管M6導(dǎo)通，并且第二時鐘信號端CLK2的第二時鐘信號處于低電平時，節(jié)點電位維持晶體管M7導(dǎo)通，將第一電源電壓端VGH的電源電壓輸出到第一節(jié)點P1，從而使得輸出晶體管M5的柵極電位不隨第二時鐘信號端CLK2的第二時鐘信號的下拉造成電位的變化，不會引起輸出晶體管M5的輸出異常問題，從而保證輸出端OUTPUT的穩(wěn)定輸出，降低噪聲。
[0042]能夠理解，圖2中所示出的輸入模塊11、上拉模塊12、上拉控制模塊13、輸出模塊14和降噪模塊15的具體電路結(jié)構(gòu)僅僅是一種示例，各個模塊也可以采用其他適當(dāng)?shù)碾娐方Y(jié)構(gòu)，只要能分別實現(xiàn)各自的功能即可，本發(fā)明對此不做限制。
[0043]圖3示出了圖2中的移位寄存器進(jìn)行掃描時的時序圖。下面結(jié)合圖2和圖3對根據(jù)本公開實施例的移位寄存器在掃描時的具體工作過程進(jìn)行描述。
[0044]在本實施例中，第一電源電壓端VGH是高電源電壓端，第二電源電壓端VGL是低電源電壓端。
[0045]在第一階段tl(輸入階段)，輸入端INPUT輸入的信號和第一時鐘信號端CLKl的第一時鐘信號處于低電平，第二時鐘信號端CLK2的第二時鐘信號處于高電平。輸入晶體管Ml導(dǎo)通，將輸入端INPUT的低電平信號傳遞到第一節(jié)點Pl，此時第一節(jié)點Pl處于低電平，進(jìn)而，將低電平信號寫入第二電容C2和輸出晶體管M5的柵極，使得輸出晶體管M5導(dǎo)通，由于第二時鐘信號端CLK的第二時鐘信號處于高電平，輸出端OUTPUT輸出高電平。此外，在該階段中，由于第一時鐘信號端CLKl的第一時鐘信號處于低電平，第一上拉控制晶體管M3導(dǎo)通，將第二電源電壓端VGL的低電平傳遞到第二節(jié)點P2，此外，由于第一節(jié)點Pl處于低電平，第二上拉控制晶體管M4導(dǎo)通，將處于低電平的第一時鐘信號端CLKl的第一時鐘信號傳遞到第二節(jié)點P2，使得第二節(jié)點P2處于低電平，將低電平信號寫入第一電容Cl和輸出上拉晶體管M2的柵極。M2因此導(dǎo)通，將處于高電平的第一電源電壓端VGH的信號寫入到輸出端OUTPUT，輸出端OUTPUT輸出高電平。同時由于第二節(jié)點P2處于低電平，節(jié)點控制晶體管M6導(dǎo)通，將處于高電平的第二時鐘信號端CLK2的第二時鐘信號輸入到節(jié)點電位維持晶體管M7的柵極，M7截止，使得第一電源電壓端VGH的信號不影響輸出晶體管M5的柵極電位。
[0046]在第二階段t2(輸出階段)，輸入端INPUT輸入的信號和第一時鐘信號端CLKl的第一時鐘信號處于高電平，第二時鐘信號端CLK2的第二時鐘信號處于低電平。輸入晶體管Ml截止。此時存儲在第二電容C2上的、輸出晶體管M5的柵極電位，會通過M5的柵漏耦合電容，下拉M5的柵極電位，使得M5導(dǎo)通，將處于低電平的第二時鐘信號端CLK2的第二時鐘信號寫入到輸出端OUTPUT，輸出端OUTPUT輸出低電平。同時第二上拉控制晶體管M4繼續(xù)導(dǎo)通，將高電平的第一時鐘信號端CLKl的第一時鐘信號輸入到第二節(jié)點P2，保證輸出上拉晶體管M2繼續(xù)處于截止?fàn)顟B(tài)，不影響輸出端OUTPUT的輸出。節(jié)點控制晶體管M6繼續(xù)處于截止?fàn)顟B(tài)，從而節(jié)點電位維持晶體管M7截止，使得第一電源電壓端VGH的電源電壓信號不影響輸出晶體管M5的柵極電位。
[0047]在第三階段t3(上拉階段)，輸入端INPUT輸入的信號和第二時鐘信號端CLK2的第二時鐘信號處于高電平，第一時鐘信號端CLKl的第一時鐘信號處于低電平。輸入晶體管Ml導(dǎo)通，將輸入端INPUT的高電平信號傳遞到第一節(jié)點Pl，此時第一節(jié)點Pl處于高電平，進(jìn)而，將高電平信號寫入第二電容C2和輸出晶體管M5的柵極，使得輸出晶體管M5截止。由于第一節(jié)點Pl處于高電平，第二上拉控制晶體管M4也截止。由于第一時鐘信號端CLKl的第一時鐘信號處于低電平，第一上拉控制晶體管M3導(dǎo)通，將第二電源電壓端VGL的低電平傳遞到第二節(jié)點P2，使得第二節(jié)點P2處于低電平，將低電平信號寫入第一電容Cl和輸出上拉晶體管M2的柵極。M2因此導(dǎo)通，將處于高電平的第一電源電壓端VGH的信號寫入到輸出端OUTPUT，輸出端OUTPUT輸出高電平。節(jié)點控制晶體管M6導(dǎo)通，將處于高電平的第二時鐘信號端CLK2的第二時鐘信號寫入節(jié)點電位維持晶體管M7的柵極，從而節(jié)點電位維持晶體管M7截止，使得第一電源電壓端VGH的電源電壓信號不影響輸出晶體管M5的柵極電位。
[0048]在第四階段t4(保持階段)，輸入端INPUT輸入的信號和第一時鐘信號端CLKl的第一時鐘信號處于高電平，第二時鐘信號端CLK2的第二時鐘信號處于低電平。第一上拉控制晶體管M3和第二上拉控制晶體管M4處于截止?fàn)顟B(tài)。第二節(jié)點P2的電位，還是第一電容Cl保持的上一階段的第二電源電壓端VGL的低電平，使得輸出上拉晶體管M2和節(jié)點控制晶體管M6導(dǎo)通。輸出上拉晶體管M2的導(dǎo)通將第一電源電壓端VGH的信號寫入到輸出端OUTPUT，輸出端OUTPUT輸出高電平。節(jié)點控制晶體管M6的導(dǎo)通將處于低電平的第二時鐘信號端CLK2的第二時鐘信號寫入到節(jié)點電位維持晶體管M7的柵極，從而節(jié)點電位維持晶體管M7導(dǎo)通，將高電平的第一電源電壓端VGH的信號寫入第一節(jié)點Pl，進(jìn)而，將高電平信號寫入第二電容C2和輸出晶體管M5的柵極，使得輸出晶體管M5截止，從而保持輸出晶體管M5的柵極電位不隨第二時鐘信號端CLK2的第二時鐘信號的下拉造成電位的變化，不會引起輸出晶體管M5的輸出異常問題，從而保證輸出端OUTPUT的穩(wěn)定輸出，降低噪聲。
[0049]此后，在下一幀到來之前，重復(fù)第三階段t3和第四階段t4。直至下一幀到來，所述移位寄存器接收到輸入端INPUT的低電平信號后，重新執(zhí)行上述第一階段tl。
[0050]由圖3可以看出，第一時鐘信號端CLKl的第一時鐘信號與第二時鐘信號端CLK2的第二時鐘信號反相。
[0051]從以上的描述可以看出，根據(jù)本公開實施例的移位寄存器在不工作期間不斷對輸出端OUTPUT進(jìn)行放噪，使得移位寄存器除了輸出驅(qū)動信號的工作時間，其輸出端OUTPUT始終保持高電位，從而消除了輸出端噪聲、提高了工作穩(wěn)定性，延長了使用壽命;同時，根據(jù)本公開實施例的移位寄存器采用的晶體管較少，因而能夠?qū)崿F(xiàn)液晶顯示器的窄邊框設(shè)計。
[0052]本公開還提供了一種上述移位寄存器的操作方法。下面結(jié)合圖1和圖3對該方法進(jìn)行說明。在一個實施例中，例如，如圖1所示，移位寄存器包括輸入模塊U、上拉模塊12、上拉控制模塊13、輸出模塊14和降噪模塊15 ο該移位寄存器的操作方法包含:
[0053]由輸入模塊11將所接收的輸入信號傳遞到第一節(jié)點Pl;
[0054]由輸出模塊14將第二時鐘信號端CLK2的第二時鐘信號輸出到輸出端OUTPUT;
[0055]由上拉控制模塊13控制上拉模塊12是否進(jìn)行操作；
[0056]由上拉模塊12將輸出端OUTPUT的輸出信號拉至第一電源電壓端VGH的電源電壓；
[0057]由降噪模塊15通過維持第一節(jié)點Pl的電平來降低該移位寄存器的輸出端的噪聲。
[0058]在本實施例中，第一電源電壓端VGH是高電源電壓端，第一時鐘信號端CLKl的第一時鐘信號與第二時鐘信號端CLK2的第二時鐘信號反相。
[0059]圖4示出了根據(jù)本公開實施例的、由多個移位寄存器級聯(lián)形成的柵極驅(qū)動電路的示意圖。
[0060]如圖4所示，在該柵極驅(qū)動電路中，多個上述移位寄存器串聯(lián)連接。在該多個移位寄存器中，第一個移位寄存器Rl的輸入端輸入幀起始信號STV。除最后一個移位寄存器Rn夕卜，其余每個移位寄存器的輸出端均和與其相鄰的下一個移位寄存器的輸入端相連接。
[0061]另外，如圖4所示，在該柵極驅(qū)動電路中，相鄰兩級移位寄存器的第一時鐘信號端輸入的時鐘信號互為反相，第二時鐘信號輸入端輸入的時鐘信號互為反相。例如移位寄存器Rl的第一時鐘信號輸入端輸入CLKl信號，第二時鐘信號輸入端輸入CLK2信號，移位寄存器R2的第一時鐘信號輸入端輸入CLK2信號，第二時鐘信號輸入端輸入CLKl信號，其中CLKl信號和CLK2信號互為反相。
[0062]根據(jù)本公開的再一方面，公開了一種包含上述柵極驅(qū)動電路的顯示裝置。
[0063]這里的顯示裝置可以為:電子紙、手機(jī)、平板電腦、電視機(jī)、顯示器、筆記本電腦、數(shù)碼相框、導(dǎo)航儀等任何具有顯示功能的產(chǎn)品或部件。
[0064]以上所述，僅為本公開的【具體實施方式】，但本公開的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本公開揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本公開的保護(hù)范圍之內(nèi)。因此，本公開的保護(hù)范圍應(yīng)以所述權(quán)利要求的保護(hù)范圍為準(zhǔn)。
【主權(quán)項】
1.一種移位寄存器，包含: 輸入模塊，其第一端與該移位寄存器的輸入端連接用于從該輸入端接收輸入信號，第二端與第一時鐘信號端連接，第三端與第一節(jié)點連接； 上拉模塊，其第一端與第一電源電壓端連接，第二端與第二節(jié)點連接，第三端與輸出端連接； 上拉控制模塊，其第一端與第一時鐘信號端連接，第二端與第二電源電壓端連接，第三端與第二節(jié)點連接，第四端與第一節(jié)點連接； 輸出模塊，其第一端與第一節(jié)點連接，第二端與第二時鐘信號端連接，第三端與輸出端連接； 降噪模塊，其第一端與第二節(jié)點連接，第二端與第二時鐘信號端連接，第三端與第一電源電壓端連接，第四端與第一節(jié)點連接。2.根據(jù)權(quán)利要求1所述的移位寄存器，其中，輸入模塊包括輸入晶體管，輸入晶體管的柵極與第一時鐘信號端連接，第一極與輸入端連接，第二極與第一節(jié)點連接。3.根據(jù)權(quán)利要求2所述的移位寄存器，其中，上拉模塊包括: 輸出上拉晶體管，其柵極與第二節(jié)點連接，第一極與第一電源電壓端連接，第二極與輸出端連接；以及 第一電容，其第一端與第二節(jié)點連接，第二端與第一電源電壓端連接。4.根據(jù)權(quán)利要求3所述的移位寄存器，其中，上拉控制模塊包: 第一上拉控制晶體管，其柵極與第一時鐘信號端連接，第一極與第二電源電壓端連接，第二極與第二節(jié)點連接;以及 第二上拉控制晶體管，其柵極與第一節(jié)點連接，第一極與第二節(jié)點連接，第二極與第一時鐘信號端連接。5.根據(jù)權(quán)利要求4所述的移位寄存器，其中，輸出模塊包括: 輸出晶體管，其柵極與第一節(jié)點連接，第一極與輸出端連接，第二極與第二時鐘信號端連接；以及 第二電容，其第一端與第一節(jié)點連接，第二端與輸出端連接。6.根據(jù)權(quán)利要求5所述的移位寄存器，其中，降噪模塊包括: 節(jié)點控制晶體管，其柵極與第二節(jié)點連接，第一極與第二時鐘信號端連接；以及 節(jié)點電位維持晶體管，其柵極與節(jié)點控制晶體管的第二極連接，第一極與第一電源電壓端連接，第二極與第一節(jié)點連接。7.根據(jù)權(quán)利要求2-6中任一項所述的移位寄存器，其中，所述晶體管均為P型晶體管。8.根據(jù)權(quán)利要求1所述的移位寄存器，其中，所述第二時鐘信號端的第二時鐘信號與第一時鐘信號端的第一時鐘信號反相。9.根據(jù)權(quán)利要求1所述的移位寄存器，其中，第一電源電壓端是高電源電壓端，第二電源電壓端是低電源電壓端。10.一種移位寄存器的操作方法，該移位寄存器包含輸入模塊、上拉模塊、上拉控制模塊、輸出模塊和降噪模塊，該移位寄存器的操作方法包含: 由輸入模塊將所接收的輸入信號傳遞到第一節(jié)點； 由輸出模塊將第二時鐘信號端的第二時鐘信號輸出到輸出端； 由上拉控制模塊控制上拉模塊是否進(jìn)行操作； 由上拉模塊將輸出端的輸出信號拉至第一電源電壓端的電源電壓； 由降噪模塊通過維持第一節(jié)點的電平來降低該移位寄存器的輸出端的噪聲。11.根據(jù)權(quán)利要求10所述的操作方法，其中，第一電源電壓端是高電源電壓端。12.根據(jù)權(quán)利要求11或12所述的操作方法，其中，第二時鐘信號端的第二時鐘信號與第一時鐘信號端的第一時鐘信號反相。13.—種柵極驅(qū)動電路，包括多個串聯(lián)的移位寄存器，每個所述移位寄存器是如權(quán)利要求1-12中任一項所述的移位寄存器， 其中所述多個串聯(lián)的移位寄存器中第一個移位寄存器的輸入端輸入幀起始信號;所述多個串聯(lián)的移位寄存器中除最后一個移位寄存器外，其余每個移位寄存器的輸出端均和與其相鄰的下一個移位寄存器的輸入端相連。14.根據(jù)權(quán)利要求13所述的柵極驅(qū)動電路，其中 相鄰兩級移位寄存器的第一時鐘信號端輸入的時鐘信號互為反相，第二時鐘信號端輸入的時鐘信號互為反相。15.—種包含根據(jù)權(quán)利要求13或14所述的柵極驅(qū)動電路的顯示裝置。
【文檔編號】G11C19/28GK106057143SQ201610371246
【公開日】2016年10月26日
【申請日】2016年5月30日
【發(fā)明人】馬占潔
【申請人】京東方科技集團(tuán)股份有限公司