本發(fā)明涉及液晶顯示器領域，尤其涉及一種GOA電路。

背景技術：

陣列基板行驅動(Gate Driver On Array，簡稱GOA)技術是利用現有薄膜晶體管液晶顯示器陣列(Array)制程將柵極(Gate)行掃描驅動信號電路制作在陣列基板上，實現對柵極逐行掃描的驅動方式的一項技術。

在GOA電路設計都需要具有正反向掃描功能，而現在的普遍做法就是在GOA電路單元中增加U2D和D2U正反向掃描單元：正向掃描時，正向掃描控制信號U2D為高電平，反向掃描控制信號D2U為低電平；反向掃描時，反向掃描控制信號D2U為高電平，正向掃描控制信號U2D為低電平。而這種方式就需要芯片(IC)具有輸出該信號的功能，對IC的可選擇性有一定的限制，同時由于D2U和U2D的存在，在布局(Layout)設計時對更窄邊框的設計也存在一定的限制作用，同時這種電路架構對應的IC成本相對較高。

參見圖1，其為現有的GOA電路示意圖，可用于LTPS面板。現有的GOA電路包括級聯的多個GOA電路單元，其中輸出第n級水平掃描信號的第n級GOA電路單元包括：薄膜晶體管T1，其柵極連接第n-2級GOA電路單元的信號輸出點Gn-2，源極和漏極分別連接節(jié)點H和輸入正向掃描控制信號U2D；薄膜晶體管T2，其柵極連接節(jié)點Q，源極和漏極分別連接第n級GOA電路單元的信號輸出點Gn和輸入時鐘信號CKV1；薄膜晶體管T3，其柵極連接第n+2級GOA電路單元的信號輸出點Gn+2，源極和漏極分別連接節(jié)點H和輸入反向掃描控制信號D2U；薄膜晶體管T4，其柵極連接節(jié)點P，源極和漏極分別連接信號輸出點Gn和恒壓低電位VGL；薄膜晶體管T5，其柵極連接恒壓高電位VGH，源極和漏極分別連接節(jié)點H和節(jié)點Q；薄膜晶體管T6，其柵極連接節(jié)點P，源極和漏極分別連接節(jié)點H和恒壓低電位VGL；薄膜晶體管T7，其柵極連接節(jié)點H，源極和漏極分別連接節(jié)點P和恒壓低電位VGL；薄膜晶體管T8，其柵極輸入時鐘信號CKV3，源極和漏極分別連接節(jié)點P和恒壓高電位VGH；電容C1，其兩端分別連接節(jié)點Q和信號輸出點Gn；電容C2，其兩端分別連接節(jié)點P和恒壓低電位VGL。節(jié)點Q為用于控制柵極驅動信號輸出的點；節(jié)點P為用于維持Q點及Gn點低電平的穩(wěn)定點。圖1中虛線框部分即為GOA電路的正反向掃描單元。

參見圖2，其為圖1的GOA電路正向掃描時序示意圖，現結合圖1，對電路的具體工作過程(正向掃描)介紹如下：

正向掃描時：U2D為高電平，D2U為低電平；

階段1，預充電：Gn-2與U2D同時為高電平，T1導通，H點被預充電。當H點為高電平時，T5處于導通狀態(tài)，Q點被預充電。當H點為高電平時，T7處于導通狀態(tài)，P點被拉低；

階段2，Gn輸出高電平：在階段1中，Q點被預充電，C1對電荷具有一定的保持作用，T2處于導通狀態(tài)，CKV1的高電平輸出到Gn端；

階段3，Gn輸出低電平：C1對Q點的高電平具有保持作用，而此時CKV1的低電平將Gn點拉低；

階段4，Q點拉低到VGL：當Gn+2為高電平，此時D2U為低電平，T3處于導通的狀態(tài)，那么Q點被拉低到VGL；

階段5，Q點及Gn點低電平維持階段：當Q點變?yōu)榈碗娖胶?，T7處于截止狀態(tài)，當CKV3跳變?yōu)楦唠娖綍rT8導通，P點被充電，那么T4和T6均處于導通的狀態(tài)，可以保證Q點及Gn點低電平的穩(wěn)定，同時C2對P點的高電平具有一定的保持作用。

參見圖3，其為圖1的GOA電路反向掃描時序示意圖，現結合圖1，對電路的具體工作過程(反向掃描)介紹如下：

反向掃描時：D2U為高電平，U2D為低電平；

階段1，預充電：Gn+2與D2U同時為高電平，T3導通，H點被預充電。當H點為高電平時，T5處于導通狀態(tài)，Q點被預充電。當H點為高電平時，T7處于導通狀態(tài)，P點被拉低；

階段2，Gn輸出高電平：在階段1中，Q點被預充電，C1對電荷具有一定的保持作用，T2處于導通狀態(tài)，CKV1的高電平輸出到Gn端；

階段3，Gn輸出低電平：C1對Q點的高電平具有保持作用，而此時CKV1的低電平將Gn點拉低；

階段4，Q點拉低到VGL：當Gn-2為高電平時，此時U2D為低電平，T1處于導通的狀態(tài)，那么Q點被拉低到VGL；

階段5，Q點及Gn點低電平維持階段：當Q點變?yōu)榈碗娖胶螅琓7處于截止狀態(tài)，當CKV3跳變?yōu)楦唠娖綍rT8導通，P點被充電，那么T4和T6均處于導通的狀態(tài)，可以保證Q點及Gn點低電平的穩(wěn)定，同時C2對P點的高電平具有一定的保持作用。

技術實現要素：

本發(fā)明的目的在于提供一種GOA電路，實現正反向掃描功能而無需D2U和U2D控制信號的配合。

為實現上述目的，本發(fā)明提供了一種GOA電路，包括級聯的多個GOA電路單元，其中第n級GOA電路單元包括：

第一薄膜晶體管，其柵極連接恒壓高電位，第一源極/漏極連接第n-2級GOA電路單元的信號輸出點，第二源極/漏極連接第九薄膜晶體管的第一源極/漏極；

第九薄膜晶體管，其柵極連接第n-2級GOA電路單元的信號輸出點，第二源極/漏極連接第三節(jié)點；

第三薄膜晶體管，其柵極連接恒壓高電位，第一源極/漏極連接第n+2級GOA電路單元的信號輸出點，第二源極/漏極連接第十薄膜晶體管的第一源極/漏極；

第十薄膜晶體管，其柵極連接第n+2級GOA電路單元的信號輸出點，第二源極/漏極連接第三節(jié)點；

第七薄膜晶體管，其柵極連接第三節(jié)點，源極和漏極分別連接第二節(jié)點和恒壓低電位；

第六薄膜晶體管，其柵極連接第二節(jié)點，源極和漏極分別連接第三節(jié)點和恒壓低電位；

第五薄膜晶體管，其柵極連接恒壓高電位，源極和漏極分別連接第三節(jié)點和第一節(jié)點；

第八薄膜晶體管，其柵極輸入第二時鐘信號，源極和漏極分別連接第二節(jié)點和恒壓高電位；

第二薄膜晶體管，其柵極連接第一節(jié)點，源極和漏極分別連接第n級GOA電路單元的信號輸出點和輸入第一時鐘信號；

第一電容，其兩端分別連接第一節(jié)點和第n級GOA電路單元的信號輸出點；

第四薄膜晶體管，其柵極連接第二節(jié)點，源極和漏極分別連接第n級GOA電路單元的信號輸出點和恒壓低電位；

第二電容，其兩端分別連接第二節(jié)點和恒壓低電位。

其中，該第一時鐘信號和第二時鐘信號為占空比為0.25的矩形波，該第一時鐘信號和第二時鐘信號的相位相差二分之一周期。

其中，對于第1級GOA電路單元，正向掃描開始時，該第n-2級GOA電路單元的信號輸出點輸入高電平信號作為啟動信號。

其中，對于第2級GOA電路單元，正向掃描開始時，該第n-2級GOA電路單元的信號輸出點輸入高電平信號作為啟動信號。

其中，對于倒數第1級GOA電路單元，反向掃描開始時，該第n+2級GOA電路單元的信號輸出點輸入高電平信號作為啟動信號。

其中，對于倒數第2級GOA電路單元，反向掃描開始時，該第n+2級GOA電路單元的信號輸出點輸入高電平信號作為啟動信號。

其中，其為LTPS面板的GOA電路。

其中，其為OLED面板的GOA電路。

綜上，本發(fā)明的GOA電路無需D2U和U2D控制信號的配合就可以實現正反向掃描功能，這對于更窄邊框的設計起到一定的幫助作用；同時該GOA電路對應的驅動時序簡單，可以降低IC成本。

附圖說明

下面結合附圖，通過對本發(fā)明的具體實施方式詳細描述，將使本發(fā)明的技術方案及其他有益效果顯而易見。

附圖中，

圖1為現有的GOA電路示意圖；

圖2為圖1的GOA電路正向掃描時序示意圖；

圖3為圖1的GOA電路反向掃描時序示意圖；

圖4為本發(fā)明的GOA電路示意圖；

圖5為圖4的GOA電路正向掃描時序示意圖；

圖6為圖4的GOA電路反向掃描時序示意圖。

具體實施方式

參見圖4，其為本發(fā)明的GOA電路示意圖，可用于LTPS面板。該GOA電路包括級聯的多個GOA電路單元，其中輸出第n級水平掃描信號的第n級GOA電路單元包括：薄膜晶體管T1，其柵極連接恒壓高電位VGH，第一源極/漏極連接第n-2級GOA電路單元的信號輸出點Gn-2，第二源極/漏極連接薄膜晶體管T9的第一源極/漏極；薄膜晶體管T2，其柵極連接節(jié)點Q，源極和漏極分別連接第n級GOA電路單元的信號輸出點Gn和輸入時鐘信號CKV1；薄膜晶體管T3，其柵極連接恒壓高電位VGH，第一源極/漏極連接第n+2級GOA電路單元的信號輸出點Gn+2，第二源極/漏極連接薄膜晶體管T10的第一源極/漏極；薄膜晶體管T4，其柵極連接節(jié)點P，源極和漏極分別連接信號輸出點Gn和恒壓低電位VGL；薄膜晶體管T5，其柵極連接恒壓高電位VGH，源極和漏極分別連接節(jié)點H和節(jié)點Q；薄膜晶體管T6，其柵極連接節(jié)點P，源極和漏極分別連接節(jié)點H和恒壓低電位VGL；薄膜晶體管T7，其柵極連接節(jié)點H，源極和漏極分別連接節(jié)點P和恒壓低電位VGL；薄膜晶體管T8，其柵極輸入時鐘信號CKV3，源極和漏極分別連接節(jié)點P和恒壓高電位VGH；薄膜晶體管T9，其柵極連接第n-2級GOA電路單元的信號輸出點Gn-2，第二源極/漏極連接節(jié)點H；薄膜晶體管T10，其柵極連接第n+2級GOA電路單元的信號輸出點Gn+2，第二源極/漏極連接節(jié)點H；電容C1，其兩端分別連接節(jié)點Q和信號輸出點Gn；電容C2，其兩端分別連接節(jié)點P和恒壓低電位VGL。

參見圖5，其為圖4的GOA電路正向掃描時序示意圖?，F結合圖4，對電路的具體工作過程(正向掃描)介紹如下：

階段1，預充電：Gn-2為高電平，T1、T9均導通，H點被預充電。當H點為高電平時，T5處于導通狀態(tài)，Q點被預充電。當H點為高電平時，T7處于導通狀態(tài)，P點被拉低；

階段2，Gn輸出高電平：在階段1中，Q點被預充電，C1對電荷具有一定的保持作用，T2處于導通狀態(tài)，CKV1的高電平輸出到Gn端；

階段3，Gn輸出低電平：C1對Q點的高電平具有保持作用，而此時CKV1的低電平將Gn點拉低；

階段4，Q點拉低到VGL：當CKV3為高電平時，T8導通，P點被充電，T6導通，Q點被拉低；

階段5，Q點及Gn點低電平維持階段：當Q點變?yōu)榈碗娖胶?，T7處于截止狀態(tài)，當CKV3跳變?yōu)楦唠娖綍rT8導通，P點被充電，那么T4和T6均處于導通的狀態(tài)，可以保證Q點及Gn點低電平的穩(wěn)定，同時C2對P點的高電平具有一定的保持作用。

同時，該電路對應的充電單元具有降低Q點漏電功能。具體說明在低電平維持階段，由于T1與T3柵極接VGH，均處于打開的狀態(tài)，此時Gn-2與Gn+2均為低電平，Vds＝0V。那么T9與T10均處于Vds＝0V狀態(tài)，那么一定程度上可以降低Q點漏電的發(fā)生。

參見圖6，其為圖4的GOA電路反向掃描時序示意圖?，F結合圖4，對電路的具體工作過程(反向掃描)介紹如下：

階段1，預充電：Gn+2為高電平，T3、T10均導通，H點被預充電。當H點為高電平時，T5處于導通狀態(tài)，Q點被預充電。當H點為高電平時，T7處于導通狀態(tài)，P點被拉低；

階段2，Gn輸出高電平：在階段1中，Q點被預充電，C1對電荷具有一定的保持作用，T2處于導通狀態(tài)，CKV1的高電平輸出到Gn端；

階段3，Gn輸出低電平：C1對Q點的高電平具有保持作用，而此時CKV1的低電平將Gn點拉低；

階段4，Q點拉低到VGL：當CKV3為高電平時，T8導通，P點被充電，T6導通，Q點被拉低；

階段5，Q點及Gn點低電平維持階段：當Q點變?yōu)榈碗娖胶?，T7處于截止狀態(tài)，當CKV3跳變?yōu)楦唠娖綍rT8導通，P點被充電，那么T4和T6均處于導通的狀態(tài)，可以保證Q點及Gn點低電平的穩(wěn)定，同時C2對P點的高電平具有一定的保持作用。

同時，該電路對應的充電單元具有降低Q點漏電功能。具體說明在低電平維持階段，由于T3與T1柵極接VGH，均處于打開的狀態(tài)，此時Gn+2與Gn-2均為低電平，Vds＝0V。那么T9與T10均處于Vds＝0V狀態(tài)，那么一定程度上可以降低Q點漏電的發(fā)生。

由圖5和圖6可見，時鐘信號CKV1和時鐘信號CKV3為占空比為0.25的矩形波，時鐘信號CKV1和時鐘信號CKV3的相位相差二分之一周期。

對于初始的第1級和第2級GOA電路單元，正向掃描開始時，在該第n-2級GOA電路單元的信號輸出點Gn-2輸入高電平信號作為啟動信號。

對于倒數第1級和倒數第2級GOA電路單元，反向掃描開始時，該第n+2級GOA電路單元的信號輸出點Gn+2輸入高電平信號作為啟動信號。

本發(fā)明提出了一種新的基于LTPS的GOA電路設計方法，詳見圖4，圖5和圖6：如圖4虛線框部分所示，在現有的GOA電路基礎上增加T9、T102個TFT，此時該GOA電路在無需D2U和U2D控制信號的配合就可以實現正反向掃描功能，這對于更窄邊框的設計起到一定的幫助作用。同時該GOA電路對應的驅動時序簡單，可以降低IC成本。

本發(fā)明的GOA電路已知和潛在的技術/產品應用領域及其應用方式如下：1、集成在陣列基板上的液晶顯示器行掃描(Gate)驅動電路；2、應用于手機，顯示器，電視的柵極驅動領域；3、可涵蓋LCD和OLED的行業(yè)先進技術；4、本電路的穩(wěn)定性適用于高解析度的面板設計當中。

綜上，本發(fā)明的GOA電路無需D2U和U2D控制信號的配合就可以實現正反向掃描功能，這對于更窄邊框的設計起到一定的幫助作用；同時該GOA電路對應的驅動時序簡單，可以降低IC成本。

以上所述，對于本領域的普通技術人員來說，可以根據本發(fā)明的技術方案和技術構思作出其他各種相應的改變和變形，而所有這些改變和變形都應屬于本發(fā)明后附的權利要求的保護范圍。