本發(fā)明涉及采樣保持技術(shù)領(lǐng)域，尤其涉及一種采樣保持電路、放電控制方法和顯示裝置。

背景技術(shù)：

在裸眼3D的技術(shù)中，由于需要眼球跟蹤，判斷眼睛的位置來實(shí)現(xiàn)畫面的變化，使得需要處理的數(shù)據(jù)量大幅增加，為了提供足夠的運(yùn)算時(shí)間，就要求顯示原有操作壓縮運(yùn)算時(shí)間，提高效率。其中進(jìn)行快速采樣保持，減少數(shù)據(jù)獲取時(shí)間，就不失為一種方法。

如圖1所示，現(xiàn)有的采樣保持電路可以是由型號(hào)為DS1843的高速采樣保持芯片11搭建的一個(gè)采樣保持電路，圖中Vin和Vout分別是被采樣輸入信號(hào)和采樣保持電路輸出信號(hào)，SEN是DS1843的使能信號(hào)，一般通過FPGA，DSP，ARM或者M(jìn)CU等邏輯控制器輸出'1'實(shí)現(xiàn)DS1843的使能。

如圖2A、圖2B所示，當(dāng)被采樣輸入信號(hào)Vin的速率很高時(shí)，假設(shè)一開始Vin的幅值為第一電壓V1，高速采樣保持芯片DS1843內(nèi)部的電容經(jīng)過第一時(shí)間t1的充電后，Vout＝Vin，在V1消失后，采樣保持電路還會(huì)使得Vout＝Vin這種狀態(tài)保持第二時(shí)間t2，第二時(shí)間t2過后，DS1843內(nèi)部的電容開始放電，經(jīng)過第三時(shí)間t3后，DS1843的放電動(dòng)作還未完成，Vout＝Vb(Vb為偏置電壓，Vb>0V)。盡管如此，由于被采樣輸入信號(hào)的速率很高，在放電動(dòng)作還未完成的時(shí)候第二電壓V2已經(jīng)到來。因?yàn)閂2的到來，DS1843內(nèi)部的電容將重新開始充電動(dòng)作，在經(jīng)過第四時(shí)間t4后充電完成，此時(shí)Vout＝V2+Vb，而正確的采樣結(jié)果應(yīng)該是Vout＝V2，多出的Vb是由于被采樣輸入信號(hào)的速率過快，在V1進(jìn)入之后DS1843的相關(guān)動(dòng)作還沒有全部完成，V2就緊接著進(jìn)來了，DS1843不得不在放電動(dòng)作沒有完成的情況下開始充電動(dòng)作，此時(shí)得到的采樣結(jié)果就是Vout>Vin而不是正確的Vout＝Vin。在圖2B中，tw為充電維持時(shí)間。在圖2A、圖2B中，橫軸是時(shí)間t。

在另一種情況下，即V1和V2相差比較大的情況下，也即V1的電壓值很高，而V2的電壓值較低，此時(shí)由于V1的電壓值高，因此放電時(shí)間要求很長，也會(huì)容易發(fā)生DS1843在放電動(dòng)作沒有完成的情況下就進(jìn)行下一次的充電動(dòng)作，從而采樣精度低。

綜上，在現(xiàn)有的采樣保持電路應(yīng)用于采樣的信號(hào)速率很高和/或采樣信號(hào)的幅值變化較大的場(chǎng)合，現(xiàn)有的采樣保持電路存在由于無法及時(shí)放電完全從而導(dǎo)致采樣精度低的問題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的主要目的在于提供一種采樣保持電路、放電控制方法和顯示裝置，以解決現(xiàn)有技術(shù)中由于采樣保持單元無法及時(shí)完全放電從而導(dǎo)致的采樣精度低的問題。

為了達(dá)到上述目的，本發(fā)明提供了一種采樣保持電路，包括采樣保持單元和為所述采樣保持單元提供使能信號(hào)的控制單元；所述采樣保持單元的輸入端接入采樣輸入信號(hào)；所述采樣保持電路還包括放電單元；所述控制單元包括放電控制模塊；

所述放電控制模塊，與所述采樣保持單元連接，用于當(dāng)所述采樣保持單元開始放電時(shí)根據(jù)所述采樣輸入信號(hào)輸出放電控制信號(hào)；

所述放電單元，分別與所述采樣保持單元的輸出端和所述放電控制模塊連接，用于在所述放電控制信號(hào)的控制下，控制在預(yù)定時(shí)間內(nèi)所述采樣保持單元完成放電操作。

實(shí)施時(shí)，所述放電控制模塊包括：

判斷子模塊，與所述采樣保持單元連接，用于當(dāng)判斷到所述采樣輸入信號(hào)的速率大于預(yù)定速率和/或所述采樣輸入信號(hào)的電壓幅值變化值的絕對(duì)值大于預(yù)定電壓幅值時(shí)輸出有效的第一控制信號(hào)；以及，

控制子模塊，分別與所述判斷子模塊和所述采樣保持單元連接，用于當(dāng)接收到有效的第一控制信號(hào)，并且所述采樣保持單元開始放電時(shí)，生成并輸出放電控制信號(hào)。

實(shí)施時(shí)，所述放電單元包括：

開關(guān)晶體管，柵極與所述放電控制模塊連接，第一極與所述采樣保持單元的輸出端連接，第二極接地；

放電電阻，第一端與所述采樣保持單元的輸出端連接，第二端與采樣保持電路的輸出端連接；以及，

放電電容，第一端與所述放電電阻的第二端連接，第二端接地。

實(shí)施時(shí)，所述放電控制模塊還用于當(dāng)所述采樣保持單元完成放電操作時(shí)輸出停止控制信號(hào)。

實(shí)施時(shí)，所述開關(guān)晶體管為N溝道增強(qiáng)型MOSFET、N溝道耗盡型MOSFET、P溝道增強(qiáng)型MOSFET或P溝道耗盡型MOSFET。

本發(fā)明還提供了一種采樣保持電路的放電控制方法，包括：

采樣保持電路的輸入端接入采樣輸入信號(hào)；

當(dāng)所述采樣保持電路開始放電時(shí)，控制單元包括的放電控制模塊根據(jù)所述采樣輸入信號(hào)輸出放電控制信號(hào)；

在所述放電控制信號(hào)的控制下，放電單元控制在預(yù)定時(shí)間內(nèi)所述采樣保持單元完成放電操作。

實(shí)施時(shí)，所述當(dāng)所述采樣保持電路開始放電時(shí)，控制單元包括的放電控制模塊根據(jù)所述采樣輸入信號(hào)輸出放電控制信號(hào)步驟包括：

當(dāng)放電控制模塊包括的判斷子模塊判斷到所述采樣輸入信號(hào)的速率大于預(yù)定速率和/或所述采樣輸入信號(hào)的電壓幅值變化值的絕對(duì)值大于預(yù)定電壓幅值時(shí)，所述判斷子模塊輸出有效的第一控制信號(hào)；

當(dāng)所述放電控制模塊包括的控制子模塊接收到有效的第一控制信號(hào)，并且所述采樣保持單元開始放電時(shí)，所述控制子模塊控制生成并輸出放電控制信號(hào)。

實(shí)施時(shí)，當(dāng)所述采樣保持電路包括開關(guān)晶體管、放電電阻和放電電容時(shí)，所述在所述放電控制信號(hào)的控制下，放電單元控制在預(yù)定時(shí)間內(nèi)所述采樣保持單元完成放電操作步驟包括：

當(dāng)所述開關(guān)晶體管的柵極接入所述放電控制信號(hào)時(shí)，所述開關(guān)晶體管導(dǎo)通。

實(shí)施時(shí)，本發(fā)明所述的采樣保持電路的放電控制方法還包括：

當(dāng)所述采樣保持單元完成放電操作時(shí)，所述放電控制模塊輸出停止控制信號(hào)；

當(dāng)所述開關(guān)晶體管的柵極接入所述停止控制信號(hào)時(shí)，所述開關(guān)晶體管斷開。

本發(fā)明還提供了一種顯示裝置，包括上述的采樣保持電路。

與現(xiàn)有技術(shù)相比，本發(fā)明所述的采樣保持電路、放電控制方法和顯示裝置，通過在控制單元中增設(shè)放電控制模塊，并設(shè)置放電單元，以使得采樣保持單元開始放電時(shí)根據(jù)采樣輸入信號(hào)，控制在預(yù)定時(shí)間內(nèi)采樣保持單元完成放電操作，使得采樣保持單元的放電時(shí)間縮短，確保采樣保持電路能夠快速完成放電的動(dòng)作，為下一次采樣迅速做好準(zhǔn)確。

附圖說明

圖1是現(xiàn)有的采樣保持電路的結(jié)構(gòu)示意圖；

圖2A是現(xiàn)有的采樣持電路的采樣輸入信號(hào)的波形圖；

圖2B是現(xiàn)有的采樣保持電路的輸出信號(hào)的波形圖；

圖3是本發(fā)明實(shí)施例所述的采樣保持電路的結(jié)構(gòu)圖；

圖4是本發(fā)明另一實(shí)施例所述的采樣保持電路的結(jié)構(gòu)圖；

圖5是本發(fā)明所述的采樣保持電路的第一具體實(shí)施例的電路圖；

圖6本發(fā)明所述的采樣保持電路的第二具體實(shí)施例的電路圖；

圖7本發(fā)明所述的采樣保持電路的第三具體實(shí)施例的電路圖；

圖8是發(fā)明所述的采樣保持電路的第四體實(shí)施例的電路圖；

圖9是本發(fā)明實(shí)施例所述的采樣保持電路的放電控制方法的流程圖。

具體實(shí)施方式

下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

如圖3所示，本發(fā)明實(shí)施例所述的采樣保持電路，包括采樣保持單元31和為所述采樣保持單元31提供使能信號(hào)的控制單元32；

所述采樣保持單元31的輸入端接入采樣輸入信號(hào)Vin；

本發(fā)明實(shí)施例所述的采樣保持電路還包括放電單元33；

所述控制單元32包括放電控制模塊321；

所述放電控制模塊321，與所述采樣保持單元31連接，用于當(dāng)所述采樣保持單元31開始放電時(shí)根據(jù)所述采樣輸入信號(hào)Vin輸出放電控制信號(hào)；

所述放電單元33，分別與所述采樣保持單元31的輸出端和所述放電控制模塊321連接，用于在所述放電控制信號(hào)的控制下，控制在預(yù)定時(shí)間內(nèi)所述采樣保持單元31完成放電操作。

在實(shí)際操作時(shí)，所述采樣輸入信號(hào)Vin為電壓信號(hào)。

本發(fā)明實(shí)施例所述的采樣保持電路通過在控制單元32中增設(shè)放電控制模塊321，并設(shè)置放電單元33，以使得采樣保持單元31開始放電時(shí)根據(jù)采樣輸入信號(hào)，控制在預(yù)定時(shí)間內(nèi)采樣保持單元31完成放電操作，從而解決了現(xiàn)有技術(shù)中由于采樣保持單元無法及時(shí)完全放電從而導(dǎo)致的采樣精度低的問題，使得采樣保持單元的放電時(shí)間縮短，確保采樣保持電路能夠快速完成放電的動(dòng)作，為下一次采樣迅速做好準(zhǔn)確。

在具體實(shí)施時(shí)，所述放電控制模塊321可以為FPGA(Field－Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)、DSP(Digital Signal Processor，數(shù)字信號(hào)處理器)、ARM處理器或者M(jìn)UC(Microcontroller Unit，微控制單元)等邏輯控制器，但是不限于以上舉出的電路類型，本發(fā)明實(shí)施例可以通過該邏輯控制器輸出“1”去控制采樣保持單元的電容快速放電，也可以通過該邏輯控制器輸出“0”去控制采樣保持單元的電容快速放電。

具體的，如圖4所示，所述放電控制模塊321可以包括：

判斷子模塊41，與所述采樣保持單元31連接，用于當(dāng)判斷到所述采樣輸入信號(hào)Vin的速率大于預(yù)定速率和/或所述采樣輸入信號(hào)Vin的電壓幅值變化值的絕對(duì)值大于預(yù)定電壓幅值時(shí)輸出有效的第一控制信號(hào)S1；以及，

控制子模塊42，分別與所述判斷子模塊41和所述采樣保持單元31連接，用于當(dāng)接收到有效的第一控制信號(hào)S1，并且所述采樣保持單元31開始放電時(shí)，生成并輸出放電控制信號(hào)。

在具體實(shí)施時(shí)，所述預(yù)定速率和所述預(yù)定電壓幅值是要根據(jù)具體的采樣保持芯片設(shè)定的。例如，針對(duì)型號(hào)為DS1843的高速采樣保持芯片來說，所述預(yù)定速率可以為3.85MHz(兆赫茲)，所述預(yù)定電壓幅值可以為6V，但是實(shí)際操作時(shí)可以根據(jù)具體情況靈活調(diào)整預(yù)定速率和預(yù)定電壓幅值，在此對(duì)該兩個(gè)參數(shù)的取值不做限定。

在實(shí)際操作時(shí)，所述放電控制模塊可以包括判斷子模塊和控制子模塊，判斷子模塊在判斷到所述采樣輸入信號(hào)的速率大于預(yù)定速率和/或所述采樣輸入信號(hào)的電壓幅值變化值的絕對(duì)值大于預(yù)定電壓幅值時(shí)輸出有效的第一控制信號(hào)，以使得控制子模塊在收到所述有效的第一控制信號(hào)后在采樣保持單元開始放電時(shí)輸出放電控制信號(hào)，也即在采樣輸入信號(hào)的速率大于預(yù)定速率和/或所述采樣輸入信號(hào)的電壓幅值變化值的絕對(duì)值大于預(yù)定電壓幅值時(shí)進(jìn)行放電控制操作。

具體的，所述放電單元可以包括：

開關(guān)晶體管，柵極與所述放電控制模塊連接，第一極與所述采樣保持單元的輸出端連接，第二極接地；

放電電阻，第一端與所述采樣保持單元的輸出端連接，第二端與采樣保持電路的輸出端連接；以及，

放電電容，第一端與所述放電電阻的第二端連接，第二端接地。

本發(fā)明實(shí)施例所述的采樣保持電路通過采樣開關(guān)晶體管、放電電阻和放電電容組成一個(gè)快速放電電路，該快速放電電路用來加速高速采樣保持芯片的放電動(dòng)作，從而實(shí)現(xiàn)對(duì)高速信號(hào)或者幅值變化加大的輸入信號(hào)的正確采樣。

具體的，所述放電控制模塊還用于當(dāng)所述采樣保持單元完成放電操作時(shí)輸出停止控制信號(hào)。當(dāng)采樣保持單元完成放電操作時(shí)輸出停止控制信號(hào)，當(dāng)所述開關(guān)晶體管的柵極接入停止控制信號(hào)時(shí)，所述開關(guān)晶體管斷開。

在具體實(shí)施時(shí)，所述開關(guān)晶體管可以為N溝道增強(qiáng)型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金屬-氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)、N溝道耗盡型MOSFET、P溝道增強(qiáng)型MOSFET或P溝道耗盡型MOSFET。

下面通過四個(gè)具體實(shí)施例來說明本發(fā)明所述的采樣保持電路。

如圖5所示，本發(fā)明所述的采樣保持電路的第一具體實(shí)施例中的開關(guān)晶體管是N溝道增強(qiáng)型MOSFET；

也即，本發(fā)明所述的采樣保持電路的第一具體實(shí)施例，包括采樣保持單元31和為所述采樣保持單元提供使能信號(hào)的控制單元(圖5中未示出)；

所述采樣保持單元31采用型號(hào)為DS1843的高速采樣保持芯片311搭建而成；

所述高速采樣保持芯片311的正相輸入端VINP接入采樣輸入信號(hào)Vin；

所述高速采樣保持芯片311的使能信號(hào)輸入端D_SEN接入所述控制單元輸出的使能信號(hào)SEN；

所述控制單元可以為FPGA(Field－Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)、DSP(Digital Signal Processor，數(shù)字信號(hào)處理器)、ARM處理器或者M(jìn)UC(Microcontroller Unit，微控制單元)等邏輯控制器；

本發(fā)明實(shí)施例所述的采樣保持電路還包括放電單元；所述控制單元包括放電控制模塊321；

所述放電單元包括：

開關(guān)晶體管MC，柵極與所述放電控制模塊321連接，漏極與所述高速采樣保持芯片311的正相輸出端VOUTP連接，源極接地；

放電電阻R_t，第一端與所述高速采樣保持芯片311的輸出端連接，第二端與所述采樣保持電路的輸出端Vout連接；以及，

放電電容C_t，第一端與所述放電電阻R_t的第二端連接，第二端接地；

在采樣保持階段，放電控制模塊321輸出邏輯'0'，MC截止，高速采樣保持芯片311開始充電動(dòng)作；當(dāng)高速采樣保持芯片311開始放電動(dòng)作時(shí)，通過放電控制模塊321輸出邏輯'1'，MC導(dǎo)通，高速采樣保持芯片311內(nèi)部的電容兩端被同時(shí)接在地上，使得電容的放電時(shí)間縮短，確保采樣保持電路能夠快速完成放電的動(dòng)作，為下一次采樣迅速做好準(zhǔn)備。

如圖6所示，本發(fā)明所述的采樣保持電路的第二具體實(shí)施例中的開關(guān)晶體管是P溝道增強(qiáng)型MOSFET；

也即，本發(fā)明所述的采樣保持電路的第二具體實(shí)施例，包括采樣保持單元31和為所述采樣保持單元提供使能信號(hào)的控制單元(圖6中未示出)；

所述采樣保持單元31采用型號(hào)為DS1843的高速采樣保持芯片311搭建而成；

所述高速采樣保持芯片311的正相輸入端VINP接入采樣輸入信號(hào)Vin；

所述高速采樣保持芯片311的使能信號(hào)輸入端D_SEN接入所述控制單元輸出的使能信號(hào)SEN；

所述控制單元可以為FPGA(Field－Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)、DSP(Digital Signal Processor，數(shù)字信號(hào)處理器)、ARM處理器或者M(jìn)UC(Microcontroller Unit，微控制單元)等邏輯控制器；

本發(fā)明實(shí)施例所述的采樣保持電路還包括放電單元；所述控制單元包括放電控制模塊321；

所述放電單元包括：

開關(guān)晶體管MC，柵極與所述放電控制模塊321連接，漏極與所述高速采樣保持芯片311的正相輸出端VOUTP連接，源極接地；

放電電阻R_t，第一端與所述高速采樣保持芯片311的輸出端連接，第二端與所述采樣保持電路的輸出端Vout連接；以及，

放電電容Ct，第一端與所述放電電阻Rt的第二端連接，第二端接地；

在采樣保持階段，放電控制模塊321輸出邏輯'0'，MC截止，高速采樣保持芯片311開始充電動(dòng)作；當(dāng)高速采樣保持芯片311開始放電動(dòng)作時(shí)，通過放電控制模塊321輸出邏輯'1'，MC導(dǎo)通，高速采樣保持芯片311內(nèi)部的電容兩端被同時(shí)接在地上，使得電容的放電時(shí)間縮短，確保采樣保持電路能夠快速完成放電的動(dòng)作，為下一次采樣迅速做好準(zhǔn)備。

如圖7所示，本發(fā)明所述的采樣保持電路的第三具體實(shí)施例中的開關(guān)晶體管是N溝道耗盡型MOSFET；

也即，本發(fā)明所述的采樣保持電路的第三具體實(shí)施例，包括采樣保持單元31和為所述采樣保持單元提供使能信號(hào)的控制單元(圖7中未示出)；

所述采樣保持單元31采用型號(hào)為DS1843的高速采樣保持芯片311搭建而成；

所述高速采樣保持芯片311的正相輸入端VINP接入采樣輸入信號(hào)Vin；

所述高速采樣保持芯片311的使能信號(hào)輸入端D_SEN接入所述控制單元輸出的使能信號(hào)SEN；

所述控制單元可以為FPGA(Field－Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)、DSP(Digital Signal Processor，數(shù)字信號(hào)處理器)、ARM處理器或者M(jìn)UC(Microcontroller Unit，微控制單元)等邏輯控制器；

本發(fā)明實(shí)施例所述的采樣保持電路還包括放電單元；所述控制單元包括放電控制模塊321；

所述放電單元包括：

開關(guān)晶體管MC，柵極與所述放電控制模塊321連接，漏極與所述高速采樣保持芯片311的正相輸出端VOUTP連接，源極接地；

放電電阻R_t，第一端與所述高速采樣保持芯片311的輸出端連接，第二端與所述采樣保持電路的輸出端Vout連接；以及，

放電電容C_t，第一端與所述放電電阻R_t的第二端連接，第二端接地；

在采樣保持階段，放電控制模塊321輸出邏輯'1'，MC截止，高速采樣保持芯片311開始充電動(dòng)作；當(dāng)高速采樣保持芯片311開始放電動(dòng)作時(shí)，通過放電控制模塊321輸出邏輯'0'，MC導(dǎo)通，高速采樣保持芯片311內(nèi)部的電容兩端被同時(shí)接在地上，使得電容的放電時(shí)間縮短，確保采樣保持電路能夠快速完成放電的動(dòng)作，為下一次采樣迅速做好準(zhǔn)備。

如圖8所示，本發(fā)明所述的采樣保持電路的第四具體實(shí)施例中的開關(guān)晶體管是P溝道耗盡型MOSFET；

也即，本發(fā)明所述的采樣保持電路的第四具體實(shí)施例，包括采樣保持單元31和為所述采樣保持單元提供使能信號(hào)的控制單元(圖8中未示出)；

所述采樣保持單元31采用型號(hào)為DS1843的高速采樣保持芯片311搭建而成；

所述高速采樣保持芯片311的正相輸入端VINP接入采樣輸入信號(hào)Vin；

所述高速采樣保持芯片311的使能信號(hào)輸入端D_SEN接入所述控制單元輸出的使能信號(hào)SEN；

所述控制單元可以為FPGA(Field－Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)、DSP(Digital Signal Processor，數(shù)字信號(hào)處理器)、ARM處理器或者M(jìn)UC(Microcontroller Unit，微控制單元)等邏輯控制器；

本發(fā)明實(shí)施例所述的采樣保持電路還包括放電單元；所述控制單元包括放電控制模塊321；

所述放電單元包括：

開關(guān)晶體管MC，柵極與所述放電控制模塊321連接，漏極與所述高速采樣保持芯片311的正相輸出端VOUTP連接，源極接地；

放電電阻R_t，第一端與所述高速采樣保持芯片311的輸出端連接，第二端與所述采樣保持電路的輸出端Vout連接；以及，

放電電容C_t，第一端與所述放電電阻R_t的第二端連接，第二端接地；

在采樣保持階段，放電控制模塊321輸出邏輯'1'，MC截止，高速采樣保持芯片311開始充電動(dòng)作；當(dāng)高速采樣保持芯片311開始放電動(dòng)作時(shí)，通過放電控制模塊321輸出邏輯'0'，MC導(dǎo)通，高速采樣保持芯片311內(nèi)部的電容兩端被同時(shí)接在地上，使得電容的放電時(shí)間縮短，確保采樣保持電路能夠快速完成放電的動(dòng)作，為下一次采樣迅速做好準(zhǔn)備。

在圖5、圖6、圖7和圖8中，G標(biāo)示柵極，D標(biāo)示漏極，S標(biāo)示源極。

在圖5、圖6、圖7和圖8中，型號(hào)為DS1843的高速采樣保持芯片311的內(nèi)部結(jié)構(gòu)僅為功能示意圖，高速采樣保持芯片311的實(shí)際電路結(jié)構(gòu)更為復(fù)雜，其中，C_IN為輸入電容，C_S為存儲(chǔ)電容，V_CC為高電平輸入端，VCC為高電平，標(biāo)號(hào)為OP的為運(yùn)算放大器；V_INP為正相輸入端，V_INN為負(fù)相輸入端，D_SEN為使能信號(hào)輸入端，GND為地端，V_OUTP為正相輸出端，V_OUTN為負(fù)相輸出端，DEN為輸出使能信號(hào)輸出端。在工作時(shí)，VINN接地。

本發(fā)明實(shí)施例以采樣保持單元采用型號(hào)為DS1843的高速采樣保持芯片為例，但是在實(shí)際操作時(shí)，所述采樣保持單元可以采用任何具有采樣保持作用的電路芯片，在此并不作限定。

如圖9所示，本發(fā)明實(shí)施例所述的采樣保持電路的放電控制方法包括：

S1：采樣保持電路的輸入端接入采樣輸入信號(hào)；

S2：當(dāng)所述采樣保持電路開始放電時(shí)，控制單元包括的放電控制模塊根據(jù)所述采樣輸入信號(hào)輸出放電控制信號(hào)；

S3：在所述放電控制信號(hào)的控制下，放電單元控制在預(yù)定時(shí)間內(nèi)所述采樣保持單元完成放電操作。

具體的，所述當(dāng)所述采樣保持電路開始放電時(shí)，控制單元包括的放電控制模塊根據(jù)所述采樣輸入信號(hào)輸出放電控制信號(hào)步驟可以包括：

當(dāng)放電控制模塊包括的判斷子模塊判斷到所述采樣輸入信號(hào)的速率大于預(yù)定速率和/或所述采樣輸入信號(hào)的電壓幅值變化值的絕對(duì)值大于預(yù)定電壓幅值時(shí)，所述判斷子模塊輸出有效的第一控制信號(hào)；

當(dāng)所述放電控制模塊包括的控制子模塊接收到有效的第一控制信號(hào)，并且所述采樣保持單元開始放電時(shí)，所述控制子模塊控制生成并輸出放電控制信號(hào)。

具體的，當(dāng)所述采樣保持電路包括開關(guān)晶體管、放電電阻和放電電容時(shí)，所述在所述放電控制信號(hào)的控制下，放電單元控制在預(yù)定時(shí)間內(nèi)所述采樣保持單元完成放電操作步驟包括：

當(dāng)所述開關(guān)晶體管的柵極接入所述放電控制信號(hào)時(shí)，所述開關(guān)晶體管導(dǎo)通。

具體的，本發(fā)明實(shí)施例所述的采樣保持電路的放電控制方法還可以包括：

當(dāng)所述采樣保持單元完成放電操作時(shí)，所述放電控制模塊輸出停止控制信號(hào)；

當(dāng)所述開關(guān)晶體管的柵極接入所述停止控制信號(hào)時(shí)，所述開關(guān)晶體管斷開。

本發(fā)明實(shí)施例所述的顯示裝置包括上述的采樣保持電路。

以上所述是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也應(yīng)視為本發(fā)明的保護(hù)范圍。