像素電路和顯示裝置制造方法
【專利摘要】本實用新型提供了一種像素電路和顯示裝置，該像素電路包括多個子像素電路，在其中一個子像素電路中設置有閾值補償模塊，并通過補償共享電路將閾值補償模塊補償?shù)碾妷汗蚕淼狡渌酉袼仉娐分小Ｓ捎谠趯嶋H應用中，距離相近的像素電路老化程度一般較為接近，因此一個子像素電路的閾值補償模塊所補償?shù)拈撝狄部梢詫ζ渌酉袼仉娐愤M行閾值補償。本實用新型中，針對多個像素，可以僅設置一個閾值補償模塊，從而減少了單個像素所占用的平均面積，利于提高顯示裝置的PPI。
【專利說明】像素電路和顯示裝置
【技術領域】
[0001]本實用新型涉及顯示【技術領域】，尤其涉及一種像素電路和顯示裝置。
【背景技術】
[0002]有機發(fā)光顯示器(OLED)是當今平板顯示器研究領域的熱點之一，與液晶顯示器相比，OLED具有低能耗、生產成本低、自發(fā)光、寬視角及響應速度快等優(yōu)點。目前，在手機、PDA、數(shù)碼相機等顯示領域OLED已經開始取代傳統(tǒng)的液晶(IXD)顯示屏。像素驅動電路設計是OLED顯示器核心技術內容，具有重要的研究意義。
[0003]與TFT(薄膜場效應晶體管)-1XD利用穩(wěn)定的電壓控制亮度不同，OLED屬于電流驅動，需要穩(wěn)定的電流來控制發(fā)光。
[0004]由于工藝制程和器件老化等原因，在原始的2第一開關晶體管TlC驅動電路(包括兩個薄膜場效應晶體管和一個電容)中，各像素點的驅動TFT的閾值電壓存在不均勻性，這樣就導致了流過每個像素點OLED的電流發(fā)生變化使得顯示亮度不均，從而影響整個圖像的顯示效果。
[0005]上述問題的一種解決方案是在各個像素電路中都設置閾值補償回路，用于補償驅動TFT的閾值電壓，從而使流經OLED的電流大小為與閾值電壓無關。但是在各個像素電路中設置電壓補償回路會導致單個像素的面積增大，導致相應的顯示裝置的PPI降低。
實用新型內容
[0006]本實用新型的目的是提供一種可以降低單個像素面積的像素電路。
[0007]為了達到上述目的，本實用新型提供了一種像素電路，包括:第一子像素電路和至少一個第二子像素電路以及一個補償共享電路；其中，
[0008]每一個子像素電路均包含產生驅動電流的驅動晶體管以及用于拉高所述驅動晶體管柵極電壓的電容；所述第一子像素電路中，還包括閾值補償電路，所述閾值補償電路與第一子像素電路中的電容相連，用于對該電容補償?shù)谝蛔酉袼仉娐分械尿寗泳w管的閾值電壓；
[0009]所述補償共享電路，第一端與所述第一子像素電路的電容相連，第二端與所述至少一個第二子像素電路的電容相連，用于在所接入的控制信號的控制下使所述第一端和所述第二端導通，以使所述閾值補償模塊在對所述第一子像素電路的電容進行閾值補償?shù)耐瑫r對所述至少一個第二子像素電路的電容進行閾值補償。
[0010]優(yōu)選的，所述補償共享電路包括一個共享控制晶體管，所述共享控制晶體管的源極和漏極中的其中一個極端連接所述第一子像素電路中的電容的一端，另一個極端分別連接所述至少一個第二子像素電路中的電容的一端。
[0011]優(yōu)選的，所述共享控制晶體管具體連接各個電容的第一端；
[0012]每一個子像素電路中還包含一個寫控制晶體管，寫控制晶體管連接在電容的第二端與該子像素電路的數(shù)據(jù)電壓輸入端之間。
[0013]優(yōu)選的，還包括至少一個重置控制晶體管，且至少有一個重置控制晶體管連接多個電容，用于對多個電容進行重置。
[0014]優(yōu)選的，各個子像素電路的驅動晶體管為P溝道晶體管；每一個子像素電路還包括發(fā)光控制晶體管，該發(fā)光控制晶體管連接在驅動晶體管的漏極與電致發(fā)光元件之間；所述閾值補償模塊包括一個補償控制晶體管，所述補償控制晶體管的源極或漏極中的一極與所述第一子像素電路中的驅動晶體管的漏極相連，另一極與所述第一子像素電路中的電容的第一端相連；
[0015]在所述第一子像素電路中，驅動晶體管的柵極與電容的第一端相連；在所述至少一個第二子像素電路中，驅動晶體管的柵極與電容的第二端相連；所述至少一個重置控制晶體管的漏極連接各個電容的第一端。
[0016]優(yōu)選的，所述第一子像素電路中的寫控制晶體管的柵極連接所述像素電路的第一控制信號輸入端；所述至少一個第二子像素電路中的寫控制晶體管以及重置控制晶體管的柵極均連接第二控制信號輸入端；補償控制晶體管以及共享控制晶體管的柵極均連接所述像素電路的第三控制信號輸入端；各個發(fā)光控制晶體管的柵極均連接第四控制信號輸入端；且柵極連接到同一輸入端的各個晶體管的溝道類型相同。
[0017]優(yōu)選的，所述第一子像素電路中，還包括一個跳變控制晶體管，所述跳變控制晶體管連接在驅動晶體管的源極與電容的第二端之間，柵極連接第三控制信號輸入端；且所述第一控制信號輸入端和所述第三控制信號輸入端為同一輸入端。
[0018]優(yōu)選的，各個子像素電路中，驅動晶體管為P溝道晶體管，柵極均與電容的第一端相連；每一個子像素電路還包括發(fā)光控制晶體管，該發(fā)光控制晶體管連接在驅動晶體管的漏極與電致發(fā)光元件之間；所述閾值補償模塊包括一個補償控制晶體管，所述補償控制晶體管的源極或漏極中的一極與所述第一子像素電路中的驅動晶體管的漏極相連，另一極與所述第一子像素電路中的電容的第一端相連。
[0019]優(yōu)選的，各個子像素電路的驅動晶體管為N溝道晶體管，柵極均連接至電容的第一端；每一個子像素電路還包括發(fā)光控制晶體管，該發(fā)光控制晶體管連接在驅動晶體管的漏極與電致發(fā)光元件之間；所述閾值補償模塊包括一個補償控制晶體管，所述補償控制晶體管的源極或漏極中的一極與所述第一子像素電路中的驅動晶體管的源極相連，另一極接地；
[0020]所述像素電路還包括充電控制晶體管，所述充電控制晶體管的源極或漏極中的一極與其中一個子像素電路中的電容的第一端相連。
[0021]優(yōu)選的，所述充電控制晶體的另一極連接所述像素電路的工作電壓輸入端。
[0022]本實用新型還提供了驅動一種上述任一項所述的像素電路的方法，包括:
[0023]在第一子像素電路進行像素補償時，施加控制信號使所述補償共享電路的第一端和第二端導通。
[0024]本實用新型還提供了一種顯示裝置，包括上述任一項所述的像素電路。
[0025]本實用新型提供的像素電路包括多個子像素電路，在其中一個子像素電路中設置有閾值補償模塊，并通過補償共享電路將閾值補償模塊補償?shù)碾妷汗蚕淼狡渌酉袼仉娐分小Ｓ捎谠趯嶋H應用中，距離相近的像素電路老化程度一般較為接近，因此一個子像素電路的閾值補償模塊所補償?shù)拈撝狄部梢詫ζ渌酉袼仉娐愤M行閾值補償。本實用新型中，針對多個像素，可以僅設置一個閾值補償模塊，從而減少了單個像素所占用的平均面積，利于提高顯示裝置的PPI。
【專利附圖】
【附圖說明】
[0026]圖1為本實用新型實施例一提供的像素電路的電路結構示意圖；
[0027]圖2為本實用新型提供的用于驅動圖1中所示的像素電路的驅動方法中關鍵信號的時序圖；
[0028]圖3a-圖3c為圖1中的像素電路在圖2所示的驅動方法中不同時序下的電流流向示意圖；
[0029]圖4為本實用新型實施例二提供的像素電路的電路結構示意圖；
[0030]圖5為本實用新型提供的用于驅動圖4中所示的像素電路的驅動方法中關鍵信號的時序圖；
[0031]圖6為本實用新型實施例三提供的像素電路的電路結構示意圖；
[0032]圖7為本實用新型提供的用于驅動圖6中所示的像素電路的驅動方法中關鍵信號的時序圖；
[0033]圖8為本實用新型實施例四提供的像素電路的電路結構示意圖；
[0034]圖9為本實用新型提供的用于驅動圖8中所示的像素電路的驅動方法中關鍵信號的時序圖。
【具體實施方式】
[0035]下面結合附圖和實施例，對本實用新型的【具體實施方式】作進一步描述。以下實施例僅用于更加清楚地說明本實用新型的技術方案，而不能以此來限制本實用新型的保護范圍。
[0036]本實用新型中的像素電路包括多個子像素電路，用于驅動多個像素的發(fā)光顯示。在本實用新型中，在其中一個子像素電路中設置用于閾值補償?shù)拈撝笛a償模塊，并使其他子像素電路共享該閾值補償模塊所補償?shù)碾妷海捎谙噜彽淖酉袼仉娐分序寗泳w管的閾值一般較為接近，因此，本實用新型中，能夠在其他子像素電路中不設置閾值補償模塊的前提下也能有效的完成的閾值補償。由于高PPI產品中，各個像素對應的像素電路相互距離較近，本實用新型提供的像素電路尤其適用于高PPI產品中。以下結合一些具體的電路，對本實用新型提供的像素電路的結構、原理和驅動方法進行說明。
[0037]實施例一
[0038]本實用新型實施例一提供了一種像素電路，如圖1所示，該像素電路包括:第一子像素電路10、兩個第二子像素電路21和22，補償共享電路30，共享控制電路40，其中，第一子像素電路10包括6個晶體管，第一開關晶體管Tl、第二開關晶體管T2、第三開關晶體管T3、第四開關晶體管T4、第五開關晶體管T5和第一驅動晶體管DT_G、一個第一電容Cl、以及一個第一電致發(fā)光元件LI，第二子像素電路21包括三個晶體管第八開關晶體管T8、第九開關晶體管T9和第二驅動晶體管DT_R、一個第二電容C2以及一個第二電致發(fā)光元件L2，第三子像素電路22包括三個晶體管，第十開關晶體管T10、第十一開關晶體管Tll和第三驅動晶體管DT_B、一個第三電容C3以及一個第三電致發(fā)光元件L3，補償共享電路30包括一個晶體管第六開關晶體管T6 ;共享控制電路40包括一個晶體管第七開關晶體管T7 ;上述的各個晶體管均為P溝道型晶體管。
[0039]在第一子像素電路10中，第一開關晶體管Tl和第二開關晶體管T2的漏極均連接第一電容Cl的B端，第二開關晶體管T2的源極連接第一驅動晶體管DT_G的源極，第三開關晶體管T3和第四開關晶體管T4的漏極以及第一驅動晶體管DT_G的柵極均連接第一電容Cl的A端，第三開關晶體管T3的源極連接第一驅動晶體管DT_G的漏極；第五開關晶體管T5的源極連接第一驅動晶體管DT_G的漏極，漏極連接第一電致發(fā)光元件LI的陽極。
[0040]在第二子像素電路21中，第八開關晶體管T8的漏極以及第二驅動晶體管DT_I^3柵極均連接第二電容C2的BI端，第九開關晶體管T9的源極連接第二驅動晶體管DT_R的漏極，漏極連接第二電致發(fā)光元件L2的陽極；
[0041]在第三子像素電路22中，第十開關晶體管TlO的漏極以及第三驅動晶體管DT_B的柵極均連接第三電容C3的BI端，第十一開關晶體管Tll的源極連接第三驅動晶體管DT_B的漏極，漏極連接第三電致發(fā)光元件L3的陽極。
[0042]第一電容Cl的Al端還通過第六開關晶體管T6與第二電容C2的A2端以及第三電容C3的A3端相連，第七開關晶體管T7的漏極也連接第二電容C2的A2端以及第三電容C3的A3端。
[0043]另外，該像素電路具有如下接入端:工作電壓輸入端VDD，三個數(shù)據(jù)電壓輸入端DG、DR、DR，接地端VSS，重置電壓輸入端Vint，三個控制信號輸入端EM，Gate和Reset。其中，第一驅動晶體管DT_G、第二驅動晶體管DT_R、第三驅動晶體管DT_B的源極均連接工作電壓輸出端VDD,第一電致發(fā)光兀件L1、第二電致發(fā)光兀件L2和第三電致發(fā)光兀件L3的陰極均接連接接地端VSS，第一開關晶體管Tl、第三開關晶體管T3和第六開關晶體管T6的柵極均連接第一信號輸入端Gate，第二開關晶體管T2、第五開關晶體管T5、第九開關晶體管T9和第十一開關晶體管Tll的柵極均連接第二信號輸入端EM，第四開關晶體管T4、第七開關晶體管T7、第八開關晶體管T8和第十開關晶體管TlO的柵極均連接第三信號輸入端Reset ;第一開關晶體管Tl的源極連接DG，第二開關晶體管T2的源極連接DR，第三開關晶體管T3的源極連接DB ;第四開關晶體管T4、第七開關晶體管T7的源極連接重置電壓輸入端 Vint0
[0044]圖1中提供的像素電路的驅動方法有多種，下面結合圖2和圖3a-圖3c對其中的一種驅動方法以及圖1中的像素電路實現(xiàn)像素驅動的原理進行說明，圖2為該驅動方法中關鍵信號的時序圖；圖3a_圖3c為在該方法的不同階段像素電路中電流流向以及關鍵點的電壓的不意圖。由于在實際應用中，施加在Vint和VDD端的電壓一般為固定值,為了方便說明，以下用Vint同時表示Vint端的電壓，以VDD同時表示VDD端的電壓。
[0045]如圖2所示，在第一階段SI，在Reset施加低電平信號，Gate和EM均施加高電平，并分別在DR端施加第二子像素電路22對應的數(shù)據(jù)電壓Vr，在DB端施加第二子像素電路23對應的數(shù)據(jù)電壓Vb，此時如圖3a所示，第四開關晶體管T4、第七開關晶體管T7、第八開關晶體管T8、第十開關晶體管TlO導通，其他控制晶體管關斷，各個電容A端的電壓被置為Vint中的電壓Vint，第二子像素電路22中第二電容C2的B2端的電壓被置為Vr，第二子像素電路22中第三電容C3的B3端的電壓被置為Vb。對于第二電容C2來說，B2A2兩端的壓差為VB2A2 = Vr-Vint ;對于第三電容C3來說，B3A3兩端的壓差為VB3A3 = Vb-Vint0這個階段相當于把各個電容的A端(A1、A2、A3)的電壓重置，第四開關晶體管T4、第七開關晶體管T7相當于重置控制晶體管。第八開關晶體管T8和第十開關晶體管TlO用于將數(shù)據(jù)電壓寫入到B2和B3端，相當于寫控制晶體管。
[0046]在第二階段S2，在Gate施加低電平信號，Reset和EM均施加高電平，并在DG端施加第二子像素電路22對應的數(shù)據(jù)電壓Vg，此時如圖3b所示，第一開關晶體管Tl、第三開關晶體管T3、第六開關晶體管T6導通，其他控制晶體管關斷。此時，VDD通過第一驅動晶體管DT_G和第三開關晶體管T3向第一電容Cl的Al端充電，直到該端的電壓達到VDD+Vthl (其中Vthl為第一驅動晶體管DT_G的導通閾值電壓，值為負值)，由于第一開關晶體管Tl導通，第一電容Cl的BI端電壓被置為Vg ;此時第六開關晶體管T6也導通，第二電容C2的A2端和第三電容C3的A3端的電壓均被置為VDD+Vthl。第二電容C2的B2端發(fā)生等壓跳變，電壓變?yōu)閂r+VDD+Vthl-Vint (保持兩端的壓差為Vb-Vint)。相應的，第三電容C3的B3端發(fā)生等壓跳變，電壓變?yōu)閂b+VDD+Vthl-Vint。這個階段通過對第三開關晶體管T3對第一電容Cl的Al端進行第一次充電，將Al端的電壓補償為一個與第一驅動晶體管01~_6的閾值電壓相關的電壓，第三開關晶體管T3相當于補償控制晶體管。另外，對第一電容Cl的Al端所補償?shù)碾妷和ㄟ^第六開關晶體管T6共享到第二電容C2的A2端和第三電容C3的A3端，因此第六開關晶體管T6相當于共享控制晶體管。第一開關晶體管Tl用于將數(shù)據(jù)電壓寫入到BI端，相當于寫控制晶體管。
[0047]在第三階段S3，在EM施加低電平信號，Gate和Reset上施加高電平信號，此時EM控制的第二開關晶體管T2、第五開關晶體管T5、第九開關晶體管T9和第十一開關晶體管Tll導通，其他控制晶體管導通，此時第一電容Cl的BI端的電壓被置為VDD，相應的其Al端的電壓跳變?yōu)?VDD+Vthl-Vg。第二開關晶體管T2充當了第一子像素電路10中的跳變控制晶體管。由于第五開關晶體管T5、第九開關晶體管T9和第十一開關晶體管Tll的導通，第一電致發(fā)光元件L1、第二電致發(fā)光元件L2和第三電致發(fā)光元件L3開始發(fā)光，第五開關晶體管T5、第九開關晶體管T9和第十一開關晶體管Tll充當了發(fā)光控制晶體管。
[0048]其中，第一電致發(fā)光元件LI中的電流Il = C(VGS-Vthl)2
[0049]= C(2VDD+Vth1-VDD-Vg-VthI)2
[0050]= C (VDD-Vg)2
[0051]第二電致發(fā)光元件L2中的電流12 = C(VGS-Vth2)2
[0052]= C(VDD+Vthl+Vr-Vint-VDD - Vth2)2
[0053]= C (Vr-Vg+Vthl - Vth2)2
[0054]由于在實際應用中，相鄰的像素電路中驅動晶體管的閾值一般相當，因此Vthl、Vth2、Vth3可認為相等。即12 = C(Vr-Vg)2，相應的，第三電致發(fā)光元件L3中的電流13 =C (Vb-Vg)2。
[0055]由此可見，各個電致發(fā)光元件中流經的電流最終與對應驅動晶體管的閾值無關，從而能夠避免驅動晶體管的老化導致的閾值漂移影響各個像素的發(fā)光顯示。
[0056]本實用新型實施例一中，僅在第一子像素電路10中設置用于進行補償?shù)难a償控制晶體管第二開關晶體管T2和相應的跳變控制晶體管第三開關晶體管T3，第二子像素電路中不設置相應的補償電路和跳變控制晶體管，僅通過一個共享控制晶體管第六開關晶體管T6即可將其他在第一子像素電路中補償?shù)碾妷簜鬟f到兩個第二子像素電路21和22中，并實現(xiàn)閾值補償。并且，通過使第二子像素電路21和22共用重置控制晶體管第七開關晶體管T7，進一步減少了晶體管的數(shù)目。本實用新型實施例一中，僅使用14個晶體管，相比與現(xiàn)有技術中在每一個像素對應的電路中都閾值補償電路的方式(需要至少18個晶體管)，大大較少了晶體管的使用數(shù)目。
[0057]當然在具體實施時，也可以針對每一個像素電路分別設置一個重置控制晶體管。
[0058]需要指出的是，本實用新型實施例一中，雖然僅示出的了第二子像素電路的個數(shù)為兩個的情況，但是在具體實施時，第二子像素電路的個數(shù)并沒有限制。如果像素的間距足夠小，這里的第二子像素電路的個數(shù)可以足夠大。當然，在實際應用中，也可以僅設置一個子像素電路。
[0059]需要指出的是，雖然圖1中是以各個晶體管都為P溝道型晶體管進行的說明，但是在實際應用中，在保持連接結構不變的前提下，圖1中的各個晶體管中除驅動晶體管以外的晶體管還可以均為N溝道型晶體管。在進行驅動時，可以施加與圖2中的控制信號完全相反的信號達到同樣的效果，本實用新型優(yōu)選的實施例是為了保證制作電路的工藝一致，降低制作難度，而不應理解為對本實用新型保護范圍的限定。
[0060]實施例二
[0061]如圖4所示為本實用新型實施例二提供的像素電路的結構示意圖，與圖1不同的是，圖4的電路中第一開關晶體管Tl中的柵極單獨連接一個信號輸出端Scan，且圖4所示的電路中不包含第二開關晶體管T2，此時，驅動該像素電路的各個信號的時序圖如圖5所示，與圖2不同的是，在第二階段中，在Gate上施加低電平信號時，同時在Scan上施加低電平信號，將第一開關晶體管Tl導通,并在DG上施加第一電壓Vgl,將BI端的電壓置為Vgl ;在第三階段，僅在Scan上施加低電平信號，將第一開關晶體管Tl到導通，其他晶體管均關斷，并在DG上施加第二電壓Vg2，使BI端的電壓置為Vg2，此時Al端電壓相應的跳變?yōu)閂DD+Vthl+Vg2-Vgl，在第四階段，僅在EM上施加低電平信號。利用Vgl與Vg2的壓差控制第一驅動晶體管DT_G所產生的電流，控制第一電致發(fā)光元件LI的發(fā)光顯示。
[0062]本實用新型實施例二提供的像素電路與實施例一提供的像素電路的不同之處在于，在實施例一中，是在補償階段(S2)之后，通過設置一個第二開關晶體管T2改變BI端的電壓，使Al端的電壓跳變。而實施例二中，不設置第二開關晶體管T2，而是在完成補償之后，再次通過第一開關晶體管Tl向BI寫入一個不同的數(shù)據(jù)電壓，從而使A端的電壓跳變。
[0063]綜合實施例一和實施例二可以看出，在具體實施時，接入到同一信號輸入端的各個晶體管的柵極也可以不連接到同一信號輸入端，分開控制也能達到類似的效果。并且，圖1的跳變控制晶體管第二開關晶體管T2也不是必然要設置的結構。相應的，在分開控制的前提下，各個晶體管的溝道類型可以不統(tǒng)一。
[0064]實施例三
[0065]本實用新型實施例三提供的像素電路的結構示意圖如圖6所示，與圖4提供的電路不同的是，第一電容Cl的Al端通過第六開關晶體管T6連接到第二電容C2的B2端和第三電容C3的B3端，此時，第八開關晶體管T8連接第二電容C2的A端，第十開關晶體管TlO連接第三電容C3的A端，此時可以不設置第七開關晶體管T7，該像素電路的驅動方法可以如圖7所示，與圖5中的驅動方法不同的是，在將第二電容C2和第三電容C3的補償為VDD+Vthl的第二階段，在DR和DB上分別施加第一電壓Vrl和Vbl，使A2端的電壓置為Vrl，A3端的電壓置為Vbl，在第三階段，在在DR和DB上分別施加第二電壓Vr2和Vb2，使A2端的電壓置為Vr2，A3端的電壓置為Vb2，相應的，此時B2端的電壓跳變?yōu)閂DD+Vthl+Vr2_Vrl，B3端的電壓跳變?yōu)閂DD+Vthl+Vb2-Vbl，在第四階段，按照圖5中第四階段的方式進行發(fā)光顯示。此時，也可以利用第一電壓和第二電壓的壓差實現(xiàn)發(fā)光控制。
[0066]結合實施例三可以看出，在具體實施時，將所有電容連接驅動晶體管的柵極的一端通過補償控制晶體管相連也能夠實現(xiàn)本實用新型的技術方案。相應的技術方案同樣應落入本實用新型的保護范圍。并且，在實際應用中，重置控制晶體管也不是必然要設置的結構。
[0067]實施例四
[0068]本實用新型實施例四提供的像素電路的結構示意圖如圖8所示，與圖6中的結構不同的是，這里的驅動晶體管第二驅動晶體管DT_R、第一驅動晶體管DT_G、第三驅動晶體管DT_B均為N溝道型晶體管，且相比于圖6，在第一子像素電路中不包含第四開關晶體管T4，在第一驅動晶體管DT_G的輸出端源極與柵極之間不設置第三開關晶體管T3，在第一驅動晶體管DT_G的漏極和柵極之間設置有一晶體管P溝道晶體管開關晶體管T3’，在第一驅動晶體管DT_G的源極還連接有一 P溝道晶體管開關晶體管T4’，開關晶體管T4’的另一端接地。
[0069]同時，本實用新型實施例四中的下像素電路可以具有四個控制信號輸入端，ReSet、Gate、EM和Scan。其中，第三開關晶體管T3’的柵極連接Reset、開關晶體管T4’和第六開關晶體管T6的柵極均連接Gate，第一開關晶體管Tl、第八開關晶體管T8、第十開關晶體管TlO的柵極均連接Scan，第五開關晶體管T5、第九開關晶體管T9和第十一開關晶體管Tll的柵極均連接EM。
[0070]本實用新型實施例四的驅動方法中，各個關鍵信號的時序圖可以與圖9 一致，
[0071 ] 在第一階段SI，在Reset端上施加低電平信號使第三開關晶體管T3’的柵極導通，此時Vdd沿開關晶體管T3’向Al端充電，充電完成后Al端的電壓變?yōu)閂DD，并在Scan信號線上施加低電平，使第一開關晶體管Tl、第八開關晶體管T8、第九開關晶體管T9導通，以對第一電容Cl的BI端、第二電容C2的A2端、第三電容C3的A3端進行重置。
[0072]在第二階段S2，在Gate線施加低電平信號，使第六開關晶體管T6和開關晶體管T4’導通，第一電容Cl的Al端沿第一驅動晶體管01~_6和晶體管T4’開始放電，同時由于T6的導通，第一電容Cl的Al端、第二電容C2的B2端和第三電容C3的B3端被置為相同的電壓，放電完成后第一電容Cl的Al端、第二電容C2的B2端和第三電容C3的B3端的電壓均為第一驅動晶體管DT_G的閾值電壓Vthl，在這個階段，將DT_G的閾值電壓Vthl補償?shù)礁鱾€電容中，晶體管T4’充當了補償控制晶體管；同時繼續(xù)在Scan電壓線上施加低電平信號，使第一晶體管Tl、第八晶體管T8、第十晶體管TlO繼續(xù)導通，在DG、DR和DB端繼續(xù)施加O電平信號；放電結束后，第一電容Cl、第二電容C2、第三電容C3兩端的壓差為Vthl。
[0073]在第三階段S3，在Scan上施加低電平信號，使第一開關晶體管Tl、第八開關晶體管T8、第九開關晶體管T9導通，并在DG、DR和DB端分別施加對應的數(shù)據(jù)電壓(假設為Vg、Vr和Vb)，同時將其他的TFT均關斷，此時第一電容Cl的Al端、第二電容C2的B2端和第三電容C3的B3端的電壓發(fā)生跳變，跳變后的電壓分別為Vg+Vthl、Vr+Vthl和Vb+Vthl，從而達到閾值補償?shù)哪康摹?br>
[0074]在第四階段S4，在EM施加低電平信號使第五開關晶體管T5、第九開關晶體管T9和第十一開關晶體管Tll導通，并控制其他控制晶體管均關斷，使第一電致發(fā)光元件L1、第二電致發(fā)光元件L2和第三電致發(fā)光元件L3發(fā)光，由于完成了閾值補償，第一電致發(fā)光元件LI和第二電致發(fā)光元件L2、第三電致發(fā)光元件L3的發(fā)光不受對應的驅動晶體管的閾值的影響。
[0075]可見，在具體實施時，驅動晶體管溝道類型可以為N型也可以為P型，在能夠實現(xiàn)本實用新型的技術方案的前提下，相應的技術方案都應該落入本實用新型的保護范圍。
[0076]另外，需要指出的是，雖然本實用新型各個實施例中，是將第一子像素電路中的電容連接驅動晶體管的柵極的一端與第二子像素電路中的電容相連，但是在一些電路中，也可以將電容直接或間接連接驅動晶體管的源極的一端與第二子像素電路中的電容(連接對應的晶體管的源極的一端)相連，其對應的方案同樣能夠本實用新型所要解決的技術問題，相應的也應該落入本實用新型的保護范圍。同時，在一些子像素電路中，發(fā)光控制晶體管也不是必須設置的結構，在此不再一一列舉。在能夠實現(xiàn)本實用新型所要求保護的方案的前提下，其對應的技術方案均應該落入本申請所保護的范圍。
[0077]另外，需要指出的是，雖然本實用新型各個實施例中，是將作為閾值補償電路的晶體管設置在第一子像素電路中，但是具體到顯示裝置中，該晶體管的位置并不必然完全位于一個像素的像素區(qū)域內，在實際應用中，該晶體管的位置可能是在各個子像素中各設置一部分，從而避免單個的子像素過大，其對應的技術方案同樣應落入本實用新型的保護范圍。
[0078]本實用新型還提供了一種顯示裝置，包括上述任一項所述的像素電路。
[0079]這里的顯示裝置可以為:電子紙、手機、平板電腦、電視機、顯示器、筆記本電腦、數(shù)碼相框、導航儀等任何具有顯示功能的產品或部件。
[0080]以上所述僅是本實用新型的優(yōu)選實施方式，應當指出，對于本【技術領域】的普通技術人員來說，在不脫離本實用新型技術原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應視為本實用新型的保護范圍。
【權利要求】
1.一種像素電路，其特征在于，包括:第一子像素電路和至少一個第二子像素電路以及一個補償共享電路；其中， 每一個子像素電路均包含產生驅動電流的驅動晶體管以及用于拉高所述驅動晶體管柵極電壓的電容；所述第一子像素電路中，還包括閾值補償電路，所述閾值補償電路與第一子像素電路中的電容相連，用于對該電容補償?shù)谝蛔酉袼仉娐分械尿寗泳w管的閾值電壓； 所述補償共享電路，第一端與所述第一子像素電路的電容相連，第二端與所述至少一個第二子像素電路的電容相連，用于在所接入的控制信號的控制下使所述第一端和所述第二端導通，以使所述閾值補償模塊在對所述第一子像素電路的電容進行閾值補償?shù)耐瑫r對所述至少一個第二子像素電路的電容進行閾值補償。
2.如權利要求1所述的像素電路，其特征在于，所述補償共享電路包括一個共享控制晶體管，所述共享控制晶體管的源極和漏極中的其中一個極端連接所述第一子像素電路中的電容的一端，另一個極端分別連接所述至少一個第二子像素電路中的電容的一端。
3.如權利要求2所述的像素電路，其特征在于，所述共享控制晶體管具體連接各個電容的第一端； 每一個子像素電路中還包含一個寫控制晶體管，寫控制晶體管連接在電容的第二端與該子像素電路的數(shù)據(jù)電壓輸入端之間。
4.如權利要求3所述的像素電路，其特征在于，還包括至少一個重置控制晶體管，且至少有一個重置控制晶體管連接多個電容，用于對多個電容進行重置。
5.如權利要求4所述的像素電路，其特征在于，各個子像素電路的驅動晶體管為P溝道晶體管；每一個子像素電路還包括發(fā)光控制晶體管，該發(fā)光控制晶體管連接在驅動晶體管的漏極與電致發(fā)光元件之間；所述閾值補償模塊包括一個補償控制晶體管，所述補償控制晶體管的源極或漏極中的一極與所述第一子像素電路中的驅動晶體管的漏極相連，另一極與所述第一子像素電路中的電容的第一端相連； 在所述第一子像素電路中，驅動晶體管的柵極與電容的第一端相連；在所述至少一個第二子像素電路中，驅動晶體管的柵極與電容的第二端相連；所述至少一個重置控制晶體管的漏極連接各個電容的第一端。
6.如權利要求5所述的像素電路，其特征在于，所述第一子像素電路中的寫控制晶體管的柵極連接所述像素電路的第一控制信號輸入端；所述至少一個第二子像素電路中的寫控制晶體管以及重置控制晶體管的柵極均連接第二控制信號輸入端；補償控制晶體管以及共享控制晶體管的柵極均連接所述像素電路的第三控制信號輸入端；各個發(fā)光控制晶體管的柵極均連接第四控制信號輸入端；且柵極連接到同一輸入端的各個晶體管的溝道類型相同。
7.如權利要求6所述的像素電路，其特征在于，所述第一子像素電路中，還包括一個跳變控制晶體管，所述跳變控制晶體管連接在驅動晶體管的源極與電容的第二端之間，柵極連接第三控制信號輸入端；且所述第一控制信號輸入端和所述第三控制信號輸入端為同一輸入端。
8.如權利要求3所述的像素電路，其特征在于， 各個子像素電路中，驅動晶體管為P溝道晶體管，柵極均與電容的第一端相連；每一個子像素電路還包括發(fā)光控制晶體管，該發(fā)光控制晶體管連接在驅動晶體管的漏極與電致發(fā)光元件之間；所述閾值補償模塊包括一個補償控制晶體管，所述補償控制晶體管的源極或漏極中的一極與所述第一子像素電路中的驅動晶體管的漏極相連，另一極與所述第一子像素電路中的電容的第一端相連。
9.如權利要求3所述的像素電路，其特征在于，各個子像素電路的驅動晶體管為N溝道晶體管，柵極均連接至電容的第一端；每一個子像素電路還包括發(fā)光控制晶體管，該發(fā)光控制晶體管連接在驅動晶體管的漏極與電致發(fā)光元件之間；所述閾值補償模塊包括一個補償控制晶體管，所述補償控制晶體管的源極或漏極中的一極與所述第一子像素電路中的驅動晶體管的源極相連，另一極接地； 所述像素電路還包括充電控制晶體管，所述充電控制晶體管的源極或漏極中的一極與其中一個子像素電路中的電容的第一端相連。
10.如權利要求9所述的像素電路，其特征在于，所述充電控制晶體的另一極連接所述像素電路的工作電壓輸入端。
11.一種顯示裝置，其特征在于，包括如權利要求1-10任一項所述的像素電路。
【文檔編號】G09G3/32GK204117568SQ201420681588
【公開日】2015年1月21日 申請日期:2014年11月11日 優(yōu)先權日:2014年11月11日
【發(fā)明者】孫拓 申請人:京東方科技集團股份有限公司