移位寄存器單元以及使用它的柵極驅(qū)動電路和顯示設(shè)備的制作方法
【專利摘要】本申請?zhí)峁┝艘环N移位寄存器單元以及使用它的柵極驅(qū)動電路和顯示設(shè)備。該移位寄存器單元包括輸入模塊、與非門模塊、反相器模塊、上拉模塊以及下拉模塊。該輸入模塊接收輸入信號和第一時鐘信號，并且在第一時鐘信號的控制下將輸入信號傳遞到所述與非門模塊的第一輸入端和所述下拉模塊。所述與非門模塊的第二輸入端接收第二時鐘信號輸入，其輸出端連接所述反相器模塊。所述反相器模塊的輸出端連接所述上拉模塊。所述上拉模塊根據(jù)所述反相器模塊的輸出將輸出信號上拉為高電平。所述下拉模塊在接收到的輸入信號和第二時鐘信號的控制下將輸出信號下拉為低電平。通過設(shè)置所述反相器模塊，可以保證輸出晶體管柵極處不存在懸浮點(diǎn)，使其不受漏點(diǎn)影響，從而維持穩(wěn)定的信號輸出，提升移位寄存器的輸出穩(wěn)定能力。
【專利說明】移位寄存器單元以及使用它的柵極驅(qū)動電路和顯示設(shè)備

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及顯示【技術(shù)領(lǐng)域】，尤其涉及一種移位寄存器單元以及使用該移位寄存器單元的柵極驅(qū)動電路和顯示設(shè)備。

【背景技術(shù)】
[0002]作為與現(xiàn)有的液晶顯示裝置的驅(qū)動電路相關(guān)的技術(shù)，本領(lǐng)域已經(jīng)開發(fā)出GOA(Gate-driver on Array)技術(shù),也就是通過光刻工藝將柵極驅(qū)動電路直接集成在液晶顯示裝置的顯示陣列基板上。GOA電路通常包括多個級聯(lián)的移位寄存器單元，每一個移位寄存器單元分別與相鄰行的移位寄存器單元相連接，每一個移位寄存器單元均對應(yīng)一行柵線，每一個移位寄存器單元在輸出柵極驅(qū)動信號的同時會將輸出信號提供給下一個移位寄存器單元，以保證下一個移位寄存器單元在下一個時鐘周期內(nèi)實(shí)現(xiàn)柵極驅(qū)動信號的輸出。
[0003]但是目前大部分GOA結(jié)構(gòu)中采用的移位寄存器單元中，在某時鐘信號下，輸出晶體管的控制節(jié)點(diǎn)處會一直處于懸浮狀態(tài)，該節(jié)點(diǎn)處的電位會受周圍晶體管漏電影響，造成輸出晶體管柵極控制電位發(fā)生變化，從而影響移位寄存器的穩(wěn)定輸出。
[0004]圖1圖不了現(xiàn)有技術(shù)中的一種8T1C移位寄存器單兀的電路結(jié)構(gòu)不意圖，圖2圖不了圖1所示8T1C移位寄存器單元的信號時序波形圖。如圖所示，所述移位寄存器單元包括兩個時鐘輸入CLKl和CLK2，它們輸入的兩個時鐘信號具有相同的周期，但是相位相反。另夕卜，所述移位寄存器單兀還包括一個輸入端STV和一個輸出端OUT,所述輸出端輸出經(jīng)過移位的輸入信號。在實(shí)際使用中，液晶顯示裝置的柵極驅(qū)動電路包括多個級聯(lián)的移位寄存器，第一個移位寄存器的輸入端接收幀掃描開始脈沖信號STV，每一個后續(xù)的移位寄存器的輸入端都接收前一個移位寄存器的輸出信號。這樣，每一個移位寄存器都輸出一個相應(yīng)的經(jīng)過不同次數(shù)移位的STV信號，即0ut_putl、0ut_put2……。其中，所述STV信號指示一個幀的開始，在被輸入級聯(lián)的多個移位寄存器之后，多個移位寄存器中的每一個輸出一個相應(yīng)的經(jīng)過不同次數(shù)移位的STV信號，可以作為液晶顯示裝置的顯示陣列基板相對應(yīng)行的柵極行驅(qū)動信號，用于驅(qū)動該液晶顯示裝置的顯示陣列基板的相對應(yīng)行像素的顯示。
[0005]圖1所示移位寄存器單元中就存在如上所述的缺陷，也就是，在某時鐘信號下，輸出晶體管的控制節(jié)點(diǎn)處會一直處于懸浮狀態(tài)，該節(jié)點(diǎn)處的電位會受周圍晶體管漏電影響，造成輸出晶體管柵極控制電位發(fā)生變化，影響移位寄存器的穩(wěn)定輸出。
[0006]具體而言，在圖1所示的移位寄存器單元電路結(jié)構(gòu)中，晶體管M19為輸出晶體管，其控制節(jié)點(diǎn)為其柵極處的節(jié)點(diǎn)A。節(jié)點(diǎn)A在CLK2的第二、三、四個時鐘信號時就會一直處于懸浮狀態(tài)，從而出現(xiàn)一個不穩(wěn)定信號，如圖2第4行波形圖所示。產(chǎn)生這種情況的原因在于，在第二時鐘信號CLK2的第二、三、四個時鐘信號之前，節(jié)點(diǎn)C保持一個相對較高的信號，而節(jié)點(diǎn)A保持一個相對較低的信號，當(dāng)CLK2的第二、三、四個時鐘信號出現(xiàn)低電平信號時，該低電平信號將晶體管M20打開時，從而使得節(jié)點(diǎn)A和節(jié)點(diǎn)C導(dǎo)通，并且此時這兩個節(jié)點(diǎn)都無外部直接信號源提供電壓，因此節(jié)點(diǎn)A和節(jié)點(diǎn)C此時都會出現(xiàn)不穩(wěn)定的信號，本應(yīng)保持低電位的節(jié)點(diǎn)A就會被拉高些，這樣就會導(dǎo)致輸出晶體管M19的輸出變差，影響移位寄存器的輸出信號Out。
[0007]因此，本領(lǐng)域中需要提供一種改進(jìn)的移位寄存器單元，以便克服上述現(xiàn)有技術(shù)移位寄存器單元中存在的缺陷。
實(shí)用新型內(nèi)容
[0008]本實(shí)用新型的一個目的是提供一種新型移位寄存器單元，它能克服現(xiàn)有技術(shù)移位寄存器單元的上述缺陷和/或其它缺陷。
[0009]根據(jù)本實(shí)用新型的一個方面，提供了一種移位寄存器單元，該移位寄存器單元包括輸入模塊、與非門模塊、反相器模塊、上拉模塊以及下拉模塊。所述輸入模塊連接移位寄存器單兀的輸入端和第一時鐘信號輸入端，用于接收輸入信號和第一時鐘信號。所述輸入模塊還連接到所述與非門模塊的第一輸入端和所述下拉模塊，用于在第一時鐘信號的控制下將輸入信號傳遞到所述與非門模塊的第一輸入端和所述下拉模塊。所述與非門模塊的第二輸入端連接第二時鐘信號輸入端用于接收第二時鐘信號輸入，所述與非門模塊的輸出端連接所述反相器模塊。所述反相器模塊的輸出端連接所述上拉模塊。所述上拉模塊還連接移位寄存器單元的輸出端，用于根據(jù)所述反相器模塊的輸出將所述移位寄存器單元的輸出端輸出的信號上拉為高電平。所述下拉模塊還連接第二時鐘信號輸入端和移位寄存器單元的輸出端，用于在接收到的輸入信號和第二時鐘信號的控制下將所述移位寄存器單元的輸出端輸出的信號下拉為低電平。
[0010]在一個實(shí)施例中，所述輸入模塊包括:第一晶體管，其第一極連接到移位寄存器單元的輸入端以便接收輸入信號，其柵極連接到所述第一時鐘信號輸入端，其第二極連接到所述下拉模塊和所述與非門模塊的第一輸入端。
[0011]在一個實(shí)施例中，所述與非門模塊還連接高電平信號輸入端和低電平信號輸入端。
[0012]在一個實(shí)施例中，所述與非門模塊包括第二晶體管、第三晶體管、第四晶體管。第二晶體管的第一極連接所述高電平信號輸入端，第二晶體管的第二極和柵極相互連接并且連接到第三晶體管的第一極和所述與非門模塊的輸出端。第三晶體管的柵極連接到所述第二時鐘信號輸入端，第三晶體管的第二極連接第四晶體管的第一極。第四晶體管的柵極連接所述輸入模塊，第四晶體管的第二極連接所述低電平信號輸入端。
[0013]在一個實(shí)施例中，其中所述反相器模塊還連接高電平信號輸入端和低電平信號輸入端。
[0014]在一個實(shí)施例中，所述反相器模塊包括第五晶體管和第六晶體管。第五晶體管的第一極連接所述高電平信號輸入端，第五晶體管的柵極連接所述與非門模塊的輸出端，第五晶體管的第二極連接第六晶體的第一極和所述上拉模塊。第六晶體管的柵極和第二極連接在一起，并且連接所述低電平信號輸入端。
[0015]在一個實(shí)施例中，所述上拉模塊還連接高電平信號輸入端.
[0016]在一個實(shí)施例中，所述上拉模塊包括:第七晶體管，其第一極連接所述高電平信號輸入端，其柵極連接所述反相器模塊的輸出端，其第二極連接所述下拉模塊和移位寄存器單元的輸出端。
[0017]在一個實(shí)施例中，所述下拉模塊包括:第八晶體管，其第一極連接移位寄存器單元的輸出端，其柵極連接所述輸入模塊，其第二極連接第二時鐘信號輸入端；電容器，其連接在第八晶體管的第一極和柵極之間。
[0018]在一個實(shí)施例中，所述移位寄存器單元中的晶體管均采用P型晶體管。
[0019]在一個實(shí)施例中，所述輸入信號是一個脈沖啟動信號
[0020]在一個實(shí)施例中，所述第一時鐘信號與所述第二時鐘信號互為反相信號。
[0021]根據(jù)本實(shí)用新型的另一個方面，提供了一種柵極驅(qū)動電路，所示柵極驅(qū)動電路包括多個如上所述的任何一個移位寄存器單元。所述多個移位寄存器單元相互級聯(lián)，除最后一級移位寄存器單元外，其余每個移位寄存器單元的輸出端均連接與其相鄰的下一級移位寄存器單元的輸入端，其中每個移位寄存器單元的輸出端均用于輸出寫入控制信號，用于控制一行像素的寫入。
[0022]在一個實(shí)施例中，所述第一級移位寄存器單兀的信號輸入端輸入巾貞起始信號。
[0023]根據(jù)本實(shí)用新型的另一個方面，提供了一種顯示設(shè)備，它包括如上所述的任何一個柵極驅(qū)動電路。
[0024]本實(shí)用新型的一些實(shí)施例提出了一種新型移位寄存器，在該移位寄存器單元的輸出端，為了控制穩(wěn)態(tài)輸出端的晶體管柵極，設(shè)置一個反相器結(jié)構(gòu)，以保證輸出晶體管柵極處不存在懸浮點(diǎn)，使其不受漏點(diǎn)影響，從而維持穩(wěn)定的信號輸出，提升移位寄存器的輸出穩(wěn)定能力。
[0025]另外，本實(shí)用新型的一些實(shí)施例采用簡單的兩時鐘信號進(jìn)行驅(qū)動，精簡化晶體管和電容數(shù)量，通過在輸出晶體管柵極處設(shè)置反相器結(jié)構(gòu)，可以保持該節(jié)點(diǎn)的電位穩(wěn)定，確保輸出晶體管的穩(wěn)定輸出，提高晶體管抗漏電能力。

【專利附圖】

【附圖說明】
[0026]為了更清楚地說明本文所描述的一些實(shí)施例的技術(shù)方案，下面將參照附圖來描述這些實(shí)施例。顯而易見地，下面描述中的附圖涉及本實(shí)用新型的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0027]圖1為現(xiàn)有技術(shù)中一種8T1C移位寄存器單兀的電路結(jié)構(gòu)不意圖；
[0028]圖2為圖1所示8T1C移位寄存器單元的信號時序波形圖；
[0029]圖3為根據(jù)本實(shí)用新型一個實(shí)施例的一種移位寄存器單元的結(jié)構(gòu)示意圖；
[0030]圖4為根據(jù)本實(shí)用新型一個實(shí)施例的一種8T1C移位寄存器單元的電路結(jié)構(gòu)示意圖；
[0031]圖5為圖4所不8T1C移位寄存器單兀的/[目號時序波形圖；
[0032]圖6為根據(jù)本實(shí)用新型一個實(shí)施例的一種柵極驅(qū)動電路的結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0033]為使本文所描述的一些實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對這些實(shí)施例的技術(shù)方案進(jìn)行清楚、完整地描述。需要指出的是，以下對實(shí)施例的具體描述僅僅用于說明本實(shí)用新型，而不是不用來限制本實(shí)用新型的保護(hù)范圍。本文所描述的實(shí)施例僅僅是本實(shí)用新型的一部分實(shí)施例，而不是全部的實(shí)施例?；诒疚乃枋龅倪@些實(shí)施例，本領(lǐng)域普通技術(shù)人員能夠獲得其他不同的實(shí)施例，所有這些實(shí)施例都在本實(shí)用新型的保護(hù)范圍之內(nèi)。
[0034]本文所描述的實(shí)施例中采用的晶體管均可以為薄膜晶體管或場效應(yīng)晶體管或其他特性相同的器件，由于這里采用的晶體管的源極、漏極是對稱的，所以其源極、漏極是沒有區(qū)別的。在本申請中，為了區(qū)分晶體管除柵極之外的兩極，有時將其中的一極稱為第一極，將另一極稱為第二極。此外，按照晶體管的特性區(qū)分可以將晶體管分為N型和P型晶體管，以下實(shí)施例均以P型晶體管為例進(jìn)行說明，當(dāng)采用P型晶體管時，第一極可以是該P(yáng)型晶體管的源極，第二極則可以是該P(yáng)型晶體管的漏極。基于本文對P型晶體管實(shí)現(xiàn)方式的描述和教導(dǎo)，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下能夠容易想到本實(shí)用新型實(shí)施例采用N型晶體管的實(shí)現(xiàn)方式，因此這些實(shí)現(xiàn)方式也是在本實(shí)用新型的保護(hù)范圍內(nèi)的。
[0035]圖3圖示了根據(jù)本實(shí)用新型一個實(shí)施例的一種移位寄存器單元的結(jié)構(gòu)示意圖。如圖所示，移位寄存器單元300可以包括輸入模塊310、與非門模塊330、反相器模塊350、上拉模塊370以及下拉模塊390。
[0036]所述輸入模塊310可以連接移位寄存器單兀300的輸入端Input和第一時鐘信號輸入端CLK1，用于接收輸入信號和第一時鐘信號。所述輸入模塊310還可以連接到所述與非門模塊330的第一輸入端和所述下拉模塊390，用于在第一時鐘信號的控制下將輸入信號傳遞到所述與非門模塊330的第一輸入端和所述下拉模塊390。在一個實(shí)施例中,所述輸入信號是一個啟動信號。
[0037]所述與非門模塊330的第二輸入端連接第二時鐘信號輸入端CLK2用于接收第二時鐘信號輸入，所述與非門模塊330的輸出端連接所述反相器模塊350。在一個實(shí)施例中，所述與非門模塊330還連接高電平信號輸入端和低電平信號輸入端，在圖3的實(shí)例中為高電平電壓端VGH和低電平電壓端VGL。
[0038]所述反相器模塊350的輸出端連接所述上拉模塊370。在一個實(shí)施例中，所述反相器模塊350還連接高電平信號輸入端和低電平信號輸入端，在圖3的實(shí)例中為高電平電壓端VGH和低電平電壓端VGL。
[0039]所述上拉模塊370還連接移位寄存器單元300的輸出端，用于根據(jù)所述反相器模塊350的輸出將所述移位寄存器單兀300的輸出端輸出的信號上拉為高電平。在一個實(shí)施例中，所述上拉模塊370還連接高電平信號輸入端，在圖3的實(shí)例中為高電平電壓端VGH。在一個實(shí)施例中，所述上拉模塊370根據(jù)所述反相器模塊350的輸出將高電平電壓信號VGH輸出到所述移位寄存器單元300的輸出端。
[0040]所述下拉模塊390還連接第二時鐘信號輸入端CLK2和移位寄存器單元300的輸出端，用于在接收自輸入模塊310的輸入信號以及接收自第二時鐘信號輸入端CLK2的第二時鐘信號的控制下將所述移位寄存器單元的輸出端輸出的信號下拉為低電平。在一個實(shí)施例中，所述下拉模塊390接收所述輸入信號和第二時鐘信號，在其中一個信號的控制下將另一個信號的低電平信號輸出到所述移位寄存器單元300的輸出端。
[0041]在一個實(shí)施例中，第一時鐘信號輸入端CLKl和第二時鐘信號輸入端CLK2所輸入的時鐘信號均為方波時鐘信號且具有相同的周期與占空比，但是這兩個時鐘信號的相位相反。也就是說，當(dāng)CLKl輸入高電平時，CLK2輸入低電平，而當(dāng)CLKl輸入低電平時，CLK2輸入高電平。
[0042]在一個實(shí)施例中，所述移位寄存器單元300的輸入端接收作為脈沖信號形式的啟動信號，移位寄存器單元300的輸出端輸出經(jīng)過移位的脈沖信號。
[0043]圖4圖示了根據(jù)本實(shí)用新型一個實(shí)施例的一種8T1C移位寄存器單元的電路結(jié)構(gòu)示意圖。事實(shí)上，圖4圖示了圖3所示移位寄存器單元300的一個具體實(shí)現(xiàn)方案的更具體的電路結(jié)構(gòu)。
[0044]如圖4所示，輸入模塊310可以包括第一晶體管M3。第一晶體管M3的第一極連接到移位寄存器單元300的輸入端以便接收輸入信號(例如啟動信號或脈沖形式的啟動信號)，其柵極連接到所述第一時鐘信號輸入端CLKl，其第二極連接到所述下拉模塊390和所述與非門模塊330的第一輸入端。
[0045]如圖所示，所述與非門模塊330可以包括第二晶體管M2、第三晶體管M7、第四晶體管Ml。第二晶體管M2的第一極連接高電平電壓端VGH，第二晶體管M2的第二極和柵極相互連接并且連接到第三晶體管M7的第一極和所述反相器模塊350。第三晶體管M7的柵極連接到所述第二時鐘信號輸入端CLK2，第三晶體管M7的第二極連接第四晶體管Ml的第一極。第四晶體管Ml的柵極連接所述輸入模塊310，也就是連接所述輸入模塊310中第一晶體管M3的第二極。第四晶體管Ml的第二極連接低電平電壓端VGL。
[0046]如圖所不，反相器模塊350包括第五晶體管M5和第六晶體管M6。第五晶體管M5的第一極連接所述高電平電壓端，第五晶體管M5的柵極連接所述與非門模塊330的輸出端，第五晶體管M5的第二極連接第六晶體管M6的第一極和所述上拉模塊370。第六晶體管M6的柵極和第二極連接在一起，并且連接所述低電平電壓端VGL。
[0047]如圖所示，上拉模塊370包括第七晶體管M4。第七晶體管M4的第一極連接所述高電平電壓端VGH，其柵極連接所述反相器模塊350的輸出端，其第二極連接所述下拉模塊390和移位寄存器單元300的輸出端。
[0048]如圖所示，下拉模塊390包括第八晶體管M9和電容器Cl。第八晶體管M9的第一極連接移位寄存器單元300的輸出端，其柵極連接所述輸入模塊310，其第二極連接第二時鐘信號輸入端CLK2。電容器Cl連接在第八晶體管M9的第一極和柵極之間。
[0049]圖4所示電路結(jié)構(gòu)中均以P型晶體管為例進(jìn)行說明，在以上的描述中，分別使用第一極和第二極來指代該P(yáng)型晶體管的源極和漏極。另外需要指出的是，雖然圖4所示電路結(jié)構(gòu)中均以P型晶體管為例進(jìn)行說明，但是本領(lǐng)域普通技術(shù)人員基于本文對P型晶體管實(shí)現(xiàn)方式的描述和教導(dǎo)，在不需要付出創(chuàng)造性勞動的前提下也能夠容易想到采用N型晶體管的實(shí)現(xiàn)方式，所有這些實(shí)現(xiàn)方式都涵蓋在本實(shí)用新型的保護(hù)范圍內(nèi)。
[0050]圖5圖示了圖4所示8T1C移位寄存器單元的信號時序波形圖。下面將結(jié)合這個波形圖來說明根據(jù)本實(shí)用新型一個實(shí)施例的8T1C移位寄存器單元的工作原理。
[0051]本領(lǐng)域普通技術(shù)人員知道，上述移位寄存器單元能夠被用在液晶顯示設(shè)備的柵極驅(qū)動器中。該柵極驅(qū)動器的一個工作周期就是一個幀周期，每個工作周期的驅(qū)動方式都是相同的。圖4中示出了兩個幀周期的波形圖，可以看出，兩個幀周期中的波形圖是完全一致的。
[0052]而每個幀周期可以通過如下4個時序段來進(jìn)行說明:
[0053]a 階段:
[0054]如圖所示，a階段即為在一個幀周期內(nèi)第一時鐘信號CLKl的第一個周期的前半部分。如圖所示，在a階段STV和CLKl信號均為低電平，由于圖4所示的移位寄存器單元均采用P型晶體管，因此低電平信號為開啟信號，使得晶體管M3開啟。這樣，STV信號就通過晶體管M3被輸出到晶體管M9的柵極，使晶體管M9開啟，從而晶體管M9將CLK2的高電平(關(guān)斷)信號輸出到移位寄存器單元的輸出端Out_Put。同時STV信號還通過晶體管M3被輸出到晶體管Ml的柵極，這樣就使得晶體管Ml開啟。但此時由于CLK2為高電平的關(guān)斷信號，晶體管M7處于關(guān)閉狀態(tài)，所以通過晶體管Ml傳遞的VGL信號不能通過晶體管M7進(jìn)行輸出。在由晶體管Ml，M2，M7構(gòu)成的與非門結(jié)構(gòu)中，由于CLK2為高電平關(guān)閉信號，所以該與非門結(jié)構(gòu)輸出VGH信號給晶體管M5的柵極，使得晶體管M5處于關(guān)閉狀態(tài)，這樣在由晶體管M5,M6構(gòu)成的反相器結(jié)構(gòu)中，將通過晶體管M6輸出低電平信號，使得晶體管M4的柵極為低電平信號，晶體管M4導(dǎo)通，從而將高電壓電平VGH傳遞到輸出端Out_Put。所以，該階段移位寄存器單元最終的輸出為VGH高壓信號。
[0055]b 階段:
[0056]如圖所示，b階段即為在一個幀周期內(nèi)第一時鐘信號CLKl的第一個周期的后半部分。如圖所示，在b階段STV和CLKl為高電平關(guān)斷信號，CLK2為低電平開啟信號。由于CLKl為高電平關(guān)斷信號，使得晶體管M3關(guān)閉。因此，在a階段通過晶體管M3輸入的低電平的STV信號通過電容Cl保持在晶體管M9柵極，使得晶體管M9仍處于開啟狀態(tài)，將CLK2的低電平信號輸出到輸出端0ut_Put上。同時在a階段通過晶體管M3輸入的低電平的STV信號通過電容Cl也保持在晶體管Ml的柵極，晶體管Ml也處于開啟狀態(tài)。晶體管M7也由于其柵極的CLK2為低電平信號而變成開啟狀態(tài)，這樣與非門結(jié)構(gòu)就通過晶體管Ml和M7輸出VGL低電平啟信號，使反相器結(jié)構(gòu)中的晶體管M5開啟，將VGH輸出給晶體管M4的柵極，使晶體管M4關(guān)閉，保證晶體管M9的輸出。所以，該階段移位寄存器單元最終的輸出為低電平信號。
[0057]c 階段:
[0058]如圖所示，c階段即為在一個幀周期內(nèi)第一時鐘信號CLKl的第二個周期的前半部分。如圖所示，在c階段CLKl為低電平開啟信號，CLK2為高電平關(guān)閉信號，STV為高電平關(guān)閉信號。CLKl將晶體管M3打開，從而將STV高電平信號傳輸?shù)骄w管M9的柵極，使晶體管M9關(guān)閉。同時，STV高電平信號還傳輸?shù)骄w管Ml的柵極。這樣，在與非門結(jié)構(gòu)中，控制晶體管Ml和M7的信號都是關(guān)閉信號，因此與非門結(jié)構(gòu)通過晶體管M2輸出VGH信號到反相器結(jié)構(gòu)的晶體管M5的柵極，使得反相器結(jié)構(gòu)通過晶體管M6輸出低電平信號VGL，使晶體管M4開啟，將VGH信號傳輸?shù)捷敵龆?ut_Put上。所以，該階段移位寄存器單元最終的輸出為高電平信號。
[0059]d 階段:
[0060]如圖所示，d階段即為在一個幀周期內(nèi)第一時鐘信號CLKl的第二個周期的后半部分。如圖所示，在d階段，CLKl為高電平關(guān)斷信號，CLK2為低電平開啟信號，STV為高電平關(guān)閉信號。此時與非門結(jié)構(gòu)中控制晶體管Ml的信號是高電平關(guān)閉信號，因此，與非門結(jié)構(gòu)通過晶體管M2輸出高電平關(guān)閉信號到反相器結(jié)構(gòu)的晶體管M5的柵極端，使得反相器結(jié)構(gòu)通過晶體管M6輸出低電平信號VGL到晶體管M4的柵極,將晶體管M4打開,從而VGH信號通過晶體管M4傳輸?shù)捷敵龆?ut_Put上。同時晶體管M9還處于關(guān)閉狀態(tài)。所以，該階段移位寄存器單元最終的輸出為高電平信號。
[0061]所述幀周期內(nèi)在a、b、c和d階段之后的過程均是重復(fù)c階段和d階段。
[0062]從以上的描述以及圖4中第4行波形圖可以看出:
[0063]在a階段中,VGL信號通過晶體管M6輸出給控制輸出信號的晶體管M4的柵極,穩(wěn)定地控制著輸出晶體管M4的開啟狀態(tài)，從而晶體管M4能夠?qū)GH信號穩(wěn)定地輸出到移位寄存器單元的輸出端0ut_Put上。最終能夠確保移位寄存器單元的穩(wěn)定輸出。
[0064]在b階段中,VGH信號通過晶體管M5輸出給控制輸出信號的晶體管M4的柵極,穩(wěn)定地控制著輸出晶體管M4的關(guān)閉狀態(tài)，從而晶體管M4阻斷了其源極和柵極信號對輸出端0ut_Put的干擾，使得能夠通過晶體管M9穩(wěn)定地將CLK2的低電平信號輸出到移位寄存器單元的輸出端0ut_Put。最終能夠確保移位寄存器單元的穩(wěn)定輸出。
[0065]在每個c階段和d階段中，控制輸出信號的晶體管M4的柵極一直都有穩(wěn)定的低電平信號輸入，穩(wěn)定地控制著輸出晶體管M4的開啟狀態(tài)，從而晶體管M4能夠?qū)GH信號穩(wěn)定地輸出到移位寄存器單元的輸出端0ut_Put上。最終能夠確保移位寄存器單元的穩(wěn)定輸出。
[0066]綜上所述，在上述移位寄存器單元中，輸出晶體管柵極處不存在懸浮點(diǎn)，因而不會受漏點(diǎn)影響，可以保持該節(jié)點(diǎn)的電位穩(wěn)定，從而能夠維持晶體管穩(wěn)定的信號輸出，提升移位寄存器單元的抗漏電能力和輸出穩(wěn)定能力。
[0067]圖6圖示了根據(jù)本實(shí)用新型一個實(shí)施例的一種柵極驅(qū)動電路的結(jié)構(gòu)示意圖。所述柵極驅(qū)動電路用作一個液晶顯示設(shè)備的顯示陣列基板的柵極驅(qū)動電路，用于驅(qū)動所述顯示陣列基板的逐行掃描或逐行寫入。如圖所示，柵極驅(qū)動電路包括多個移位寄存器單元，其中每個移位寄存器單元都可以是根據(jù)上文所述的任何一個實(shí)施例的移位寄存器單元。所述多個移位寄存器單元相互級聯(lián)，除最后一級移位寄存器單元外，其余每個移位寄存器單元的輸出端(0UTPUT1，0UTPUT2, 0UTPUT3……)均連接與其相鄰的下一級移位寄存器單元的輸入端(INPUT2，INPUT3……)，其中每個移位寄存器單元的輸出端(0UTPUT1，0UTPUT2,0UTPUT3……)均用于輸出柵極驅(qū)動信號OGl，0G2, 0G3……，用于驅(qū)動顯示陣列基板中相對應(yīng)行像素的掃描。所述柵極驅(qū)動信號也可以被稱為寫入控制信號，用于控制顯示陣列基板中相對應(yīng)行像素的寫入。所述移位寄存器單元的數(shù)目可以等于要驅(qū)動的顯示陣列基板中像素的行數(shù)。也就是說，顯示陣列基板包含多少行要驅(qū)動的像素，所述柵極驅(qū)動電路就需要有多少個移位寄存器單元。但是本領(lǐng)域普通技術(shù)人員知道，所述移位寄存器單元的數(shù)目也可以不等于要驅(qū)動的顯示陣列基板中像素的行數(shù)，一個移位寄存器單元也可以用于驅(qū)動顯示陣列基板中的多行像素。
[0068]所述柵極驅(qū)動電路可以包括第一時鐘輸入端CLK1、第二時鐘輸入端CLK2，用于輸入第一時鐘信號和第二時鐘信號給每一個寄存器單元。所述柵極驅(qū)動電路還可以包括高電平電壓端VGH和低電平電壓端VGL，用于向給每一個寄存器單元提供高電平電壓信號和低電平電壓信號。
[0069]所述柵極驅(qū)動電路的第一級移位寄存器單元的輸入端輸入幀起始信號。在一個實(shí)施例中，所述巾貞起始信號是一個脈沖信號，用于指不一個巾貞的開始，也被稱為巾貞掃描開始脈沖信號STV。所述柵極驅(qū)動電路在接收到所述幀起始信號之后，經(jīng)過所述多個級聯(lián)的移位寄存器單元的移位寄存之后，產(chǎn)生多個經(jīng)移位的脈沖信號，分別用于驅(qū)動顯示陣列基板中相對應(yīng)行像素的掃描。例如，第一個移位寄存器單元驅(qū)動第一行像素的掃描或控制第一行像素的寫入、第二個移位寄存器單元驅(qū)動第二行像素的掃描或控制第二行像素的寫入、第三個移位寄存器單元驅(qū)動第三行像素的掃描或控制第三行像素的寫入，依此類推。通過這種方式，所述柵極驅(qū)動電路就能實(shí)現(xiàn)對顯示陣列基板的柵極驅(qū)動或者實(shí)現(xiàn)對一幀幀圖像在顯示陣列基板上逐行寫入的控制。
[0070]根據(jù)另一個實(shí)施例，還能夠提供一種顯示設(shè)備，所述顯示設(shè)備包括上文所述的柵極驅(qū)動電路，用于對所述顯示設(shè)備進(jìn)行柵極驅(qū)動或者對所述顯示設(shè)備進(jìn)行行寫入控制。由于柵極驅(qū)動電路的結(jié)構(gòu)在前述實(shí)施例中已做了詳細(xì)的描述，此處不做贅述。根據(jù)另一個實(shí)施例，所述顯示設(shè)備是液晶顯示設(shè)備。
[0071]盡管上面參考附圖對本實(shí)用新型的一些實(shí)施例進(jìn)行了具體的描述，但是本領(lǐng)域普通技術(shù)人員可以理解，以上的具體描述僅僅是為了解釋本實(shí)用新型，本實(shí)用新型絕不僅僅局限于上述具體的實(shí)施方式?；诒疚膶@些實(shí)施例的具體描述和教導(dǎo)，本領(lǐng)域普通技術(shù)人員可以對這些【具體實(shí)施方式】進(jìn)行各種修改、增加、置換以及變型而不脫離本實(shí)用新型的保護(hù)范圍，也就是說，這些修改、增加、置換以及變型都應(yīng)涵蓋在本實(shí)用新型的保護(hù)范圍內(nèi)。本實(shí)用新型的保護(hù)范圍應(yīng)所述以權(quán)利要求的保護(hù)范圍為準(zhǔn)。
[0072]需要說明的是，在本文中，諸如第一和第二等之類的關(guān)系術(shù)語僅僅用來將一個實(shí)體或者操作與另一個實(shí)體或操作區(qū)分開來，而不一定要求或者暗示這些實(shí)體或操作之間存在任何這種實(shí)際的關(guān)系或者順序。而且，術(shù)語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設(shè)備不僅包括那些要素，而且還可以包括沒有明確列出的其他要素，或者是還可以包括為這種過程、方法、物品或者設(shè)備所固有的要素。在沒有更多限制的情況下，要素前的“一”或“一個”并不排除在包括所述要素的過程、方法、物品或者設(shè)備中還存在另外的相同要素。正如本文所使用的，任何要素前的不定冠詞“a”或“an”并不排除存在多個這樣的要素。
【權(quán)利要求】
1.一種移位寄存器單兀，包括輸入模塊、與非門模塊、反相器模塊、上拉模塊以及下拉模塊， 其中所述輸入模塊連接移位寄存器單元的輸入端和第一時鐘信號輸入端，用于接收輸入信號和第一時鐘信號，所述輸入模塊還連接到所述與非門模塊的第一輸入端和所述下拉模塊，用于在第一時鐘信號的控制下將輸入信號傳遞到所述與非門模塊的第一輸入端和所述下拉模塊； 其中所述與非門模塊的第二輸入端連接第二時鐘信號輸入端用于接收第二時鐘信號輸入，所述與非門模塊的輸出端連接所述反相器模塊； 其中所述反相器模塊的輸出端連接所述上拉模塊； 其中所述上拉模塊還連接移位寄存器單元的輸出端，用于根據(jù)所述反相器模塊的輸出將所述移位寄存器單元的輸出端輸出的信號上拉為高電平； 其中所述下拉模塊還連接第二時鐘信號輸入端和移位寄存器單元的輸出端，用于在接收到的輸入信號和第二時鐘信號的控制下將所述移位寄存器單元的輸出端輸出的信號下拉為低電平。
2.根據(jù)權(quán)利要求1所述的移位寄存器單元，其中，所述輸入模塊包括: 第一晶體管，其第一極連接到移位寄存器單元的輸入端以便接收輸入信號，其柵極連接到所述第一時鐘信號輸入端，其第二極連接到所述下拉模塊和所述與非門模塊的第一輸入端。
3.根據(jù)權(quán)利要求1所述的移位寄存器單元，其中，所述與非門模塊還連接高電平信號輸入端和低電平信號輸入端。
4.根據(jù)權(quán)利要求3所述的移位寄存器單元，其中，所述與非門模塊包括第二晶體管、第三晶體管、第四晶體管， 其中第二晶體管的第一極連接所述高電平信號輸入端，第二晶體管的第二極和柵極相互連接并且連接到第三晶體管的第一極和所述與非門模塊的輸出端； 其中第三晶體管的柵極連接到所述第二時鐘信號輸入端，第三晶體管的第二極連接第四晶體管的第一極； 其中第四晶體管的柵極連接所述輸入模塊，第四晶體管的第二極連接所述低電平信號輸入端。
5.根據(jù)權(quán)利要求1所述的移位寄存器單元，其中，所述反相器模塊還連接高電平信號輸入端和低電平信號輸入端。
6.根據(jù)權(quán)利要求5所述的移位寄存器單元，其中，所述反相器模塊包括第五晶體管和第六晶體管， 其中第五晶體管的第一極連接所述高電平信號輸入端，第五晶體管的柵極連接所述與非門模塊的輸出端，第五晶體管的第二極連接第六晶體的第一極和所述上拉模塊； 其中第六晶體管的柵極和第二極連接在一起，并且連接所述低電平信號輸入端。
7.根據(jù)權(quán)利要求1所述的移位寄存器單元，其中，所述上拉模塊還連接高電平信號輸入端。
8.根據(jù)權(quán)利要求7所述的移位寄存器單元，其中，所述上拉模塊包括: 第七晶體管，其第一極連接所述高電平信號輸入端，其柵極連接所述反相器模塊的輸出端，其第二極連接所述下拉模塊和移位寄存器單元的輸出端。
9.根據(jù)權(quán)利要求1所述的移位寄存器單元，其中，所述下拉模塊包括: 第八晶體管，其第一極連接移位寄存器單元的輸出端，其柵極連接所述輸入模塊，其第二極連接第二時鐘信號輸入端； 電容器，其連接在第八晶體管的第一極和柵極之間。
10.根據(jù)權(quán)利要求1-9中任意一項(xiàng)所述的移位寄存器單元，其中，所述移位寄存器單元中的晶體管均采用P型晶體管。
11.根據(jù)權(quán)利要求1-9中任意一項(xiàng)所述的移位寄存器單元，其中，所述輸入信號是一個脈沖啟動信號。
12.根據(jù)權(quán)利要求1-9中任意一項(xiàng)所述的移位寄存器單元，其中，所述第一時鐘信號與所述第二時鐘信號互為反相信號。
13.一種柵極驅(qū)動電路，其中，包括多個根據(jù)權(quán)利要求1-12中任意一項(xiàng)所述的移位寄存器單元， 其中所述多個移位寄存器單元相互級聯(lián)，除最后一級移位寄存器單元外，其余每個移位寄存器單元的輸出端均連接與其相鄰的下一級移位寄存器單元的輸入端，其中每個移位寄存器單元的輸出端均用于輸出寫入控制信號，用于控制一行像素的寫入。
14.根據(jù)權(quán)利要求13所述的柵極驅(qū)動電路，其中，所述第一級移位寄存器單元的輸入端輸入幀起始信號。
15.一種顯示設(shè)備，其特征在于，包括如權(quán)利要求13-14中任意一項(xiàng)所述的柵極驅(qū)動電路。
【文檔編號】G09G3/36GK204102543SQ201420661459
【公開日】2015年1月14日 申請日期:2014年11月7日 優(yōu)先權(quán)日:2014年11月7日
【發(fā)明者】馬占潔 申請人:京東方科技集團(tuán)股份有限公司