一種可實現(xiàn)信號雙向傳輸?shù)臇艠O驅(qū)動電路的制作方法
【專利摘要】本發(fā)明提供一種可實現(xiàn)信號雙向傳輸?shù)臇艠O驅(qū)動電路，包括：第一晶體管，其控制端連接第(n-2)級柵極驅(qū)動信號，第二端連接第(n-1)級柵極驅(qū)動信號；第二晶體管，其控制端連接第(n+2)級柵極驅(qū)動信號，第一端連接第(n+1)級柵極驅(qū)動信號；第三晶體管，其第一端耦接至第一時鐘脈沖信號，第二端連接一直流電壓；第四晶體管；第五晶體管；第六晶體管，其第一端連接第一時鐘脈沖信號，第二端連接第n級柵極驅(qū)動信號；第七晶體管，其控制端耦接至第三時鐘脈沖信號。相比于現(xiàn)有技術(shù)，本發(fā)明利用不同級的柵極驅(qū)動信號之間的相位差使第一晶體管和第二晶體管具備充電與放電功能，省去了額外訊號線，并優(yōu)化了晶體管的偏壓條件。
【專利說明】—種可實現(xiàn)信號雙向傳輸?shù)臇艠O驅(qū)動電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種柵極驅(qū)動電路，尤其涉及一種可實現(xiàn)信號雙向傳輸?shù)臇艠O驅(qū)動電路。

【背景技術(shù)】
[0002]在薄膜晶體管液晶顯不器(ThinFilm Transistor Liquid CrystalDisplay, TFT-1XD)中，每個像素具有一個薄膜晶體管(Thin Film Transistor, TFT),該薄膜晶體管的柵極電性連接至水平方向的掃描線，漏極電性連接至垂直方向的數(shù)據(jù)線，而源極電性連接至一像素電極。若在水平方向的某一條掃描線施加足夠的正電壓，會使得該條掃描線上的所有TFT打開，此時該條掃描線對應(yīng)的像素電極會與垂直方向的數(shù)據(jù)線連接，從而將數(shù)據(jù)線的視訊信號電壓寫入像素，進(jìn)而控制不同液晶的透光度以達(dá)到控制色彩的效果O
[0003]當(dāng)前，現(xiàn)有的很多驅(qū)動電路主要是由液晶面板外黏接集成電路(例如，柵極驅(qū)動IC或源極驅(qū)動IC)來完成。相比之下，陣列基板行驅(qū)動(Gate driver On Array, GOA)技術(shù)是直接將薄膜晶體管的柵極驅(qū)動電路制作在陣列基板上，以代替由外接硅芯片制作的驅(qū)動芯片。由于GOA電路可直接制作于液晶面板周圍，不僅簡化了制程工藝，而且還可降低產(chǎn)品成本，提高TFT-LCD面板的集成度，使面板趨向于更加薄型化。
[0004]為了實現(xiàn)柵極驅(qū)動電路中的信號雙向傳輸，現(xiàn)有技術(shù)中的一種解決方案是在于，GOA的柵極驅(qū)動電路透過對稱的電路架構(gòu)使電路中的信號傳遞具備雙向功能。具體來說，將兩路直流源分別施加于電路中的兩個晶體管，當(dāng)?shù)谝恢绷髟礊檎业诙绷髟礊樨?fù)時，該驅(qū)動電路將信號從一個方向傳輸至另一方向；當(dāng)?shù)诙绷髟礊檎业谝恢绷髟礊樨?fù)時，該驅(qū)動電路將信號實現(xiàn)信號的反向傳輸功能。然而，該設(shè)計不僅會使面板操作所需的訊號線增加，而且還會使對應(yīng)的薄膜晶體管長時間處于負(fù)偏壓狀態(tài)，影響元件的開關(guān)特性，降低了元件的使用壽命。
[0005]有鑒于此，如何設(shè)計一種新的柵極驅(qū)動電路架構(gòu)或?qū)ΜF(xiàn)有驅(qū)動電路進(jìn)行改進(jìn)，以改善或消除現(xiàn)有技術(shù)中的上述缺陷和不足，是業(yè)內(nèi)相關(guān)技術(shù)人員亟待解決的一項課題。


【發(fā)明內(nèi)容】

[0006]針對現(xiàn)有技術(shù)中的驅(qū)動電路在實現(xiàn)信號雙向傳輸時所存在的上述缺陷，本發(fā)明提供一種電路架構(gòu)簡化且晶體管偏壓條件優(yōu)良的、可實現(xiàn)信號雙向傳輸?shù)臇艠O驅(qū)動電路。
[0007]依據(jù)本發(fā)明的一個方面，提供了一種可實現(xiàn)信號雙向傳輸?shù)臇艠O驅(qū)動電路，包括:
[0008]一第一晶體管，具有控制端、第一端與第二端，所述第一晶體管的控制端電性連接第(n-2)級柵極驅(qū)動信號，所述第一晶體管的第一端電性連接至一公共節(jié)點，所述第一晶體管的第二端電性連接第(η-1)級柵極驅(qū)動信號；
[0009]一第二晶體管，具有控制端、第一端與第二端，所述第二晶體管的控制端電性連接第(n+2)級柵極驅(qū)動信號，所述第二晶體管的第一端電性連接第(n+1)級柵極驅(qū)動信號，所述第二晶體管的第二端電性連接該公共節(jié)點；
[0010]一第三晶體管，具有控制端、第一端與第二端，所述第三晶體管的控制端電性連接至該公共節(jié)點，所述第三晶體管的第一端電性耦接至一第一時鐘脈沖信號，所述第三晶體管的第二端電性連接一直流電壓；
[0011]一第四晶體管，具有控制端、第一端與第二端，所述第四晶體管的控制端電性連接至所述第三晶體管的第一端，所述第四晶體管的第一端電性耦接該公共節(jié)點，所述第四晶體管的第二端電性耦接該直流電壓；
[0012]一第五晶體管，具有控制端、第一端與第二端，所述第五晶體管的控制端電性連接至所述第三晶體管的第一端及所述第四晶體管的控制端，所述第五晶體管的第二端電性耦接該直流電壓；
[0013]一第六晶體管，具有控制端、第一端與第二端，所述第六晶體管的控制端電性耦接該公共節(jié)點，所述第六晶體管的第一端電性連接所述第一時鐘脈沖信號，所述第六晶體管的第二端電性連接第η級柵極驅(qū)動信號；
[0014]一第七晶體管，具有控制端、第一端與第二端，所述第七晶體管的控制端電性耦接至一第三時鐘脈沖信號，所述第七晶體管的第一端電性耦接所述第五晶體管的第一端及所述第六晶體管的第二端，所述第七晶體管的第二端電性耦接至該直流電壓，
[0015]其中，第(n-2)級柵極驅(qū)動信號與第(η-1)級柵極驅(qū)動信號之間具有一預(yù)設(shè)相位差，第(n+2)級柵極驅(qū)動信號與第(n+1)級柵極驅(qū)動信號之間具有該預(yù)設(shè)相位差，藉由所述預(yù)設(shè)相位差使所述第一晶體管和所述第二晶體管具備充電與放電功能，從而實現(xiàn)信號雙向傳輸。
[0016]在其中的一實施例，所述柵極驅(qū)動電路還包括一第一電容和一第二電容，其中，所述第一電容的一端電性連接至所述第三晶體管的第一端，所述第一電容的另一端電性連接至所述第一時鐘脈沖信號；所述第二電容的一端電性連接至所述公共節(jié)點，所述第二電容的另一端電性連接至所述第五晶體管的第一端。
[0017]在其中的一實施例，所述公共節(jié)點對應(yīng)于一充電期間和一放電期間，所述充電期間為第(η-1)級柵極驅(qū)動信號的高電平起始時刻至第(n-2)級柵極驅(qū)動信號的高電平結(jié)束時刻之間的區(qū)間，所述放電期間為第(n+1)級柵極驅(qū)動信號的高電平結(jié)束時刻至第(n+2)級柵極驅(qū)動信號的高電平結(jié)束時刻之間的區(qū)間。
[0018]在其中的一實施例，所述充電期間與所述放電期間之間的時間比值是可調(diào)整的。
[0019]在其中的一實施例，在所述充電期間和所述放電期間，所述第一時鐘脈沖信號為低電平，所述第三時鐘脈沖信號為高電平。
[0020]在其中的一實施例，所述公共節(jié)點具有不同于低電位的兩階段電壓電位，其中第一電壓電位的持續(xù)期間對應(yīng)于第(η-1)級柵極驅(qū)動信號的高電平起始時刻至第η級柵極驅(qū)動信號的高電平起始時刻，以及對應(yīng)于第η級柵極驅(qū)動信號的高電平結(jié)束時刻至第(n+1)級柵極驅(qū)動信號的高電平結(jié)束時刻。
[0021]在其中的一實施例，所述公共節(jié)點的第二電壓電位的持續(xù)期間對應(yīng)于第η級柵極驅(qū)動信號的高電平持續(xù)期間，且第二電壓高于第一電壓。
[0022]在其中的一實施例，所述公共節(jié)點為第二電壓電位時，所述第一時鐘脈沖信號為高電平，所述第三時鐘脈沖信號為低電平。
[0023]在其中的一實施例，所述第一晶體管至所述第七晶體管均為薄膜晶體管。
[0024]在其中的一實施例，所述薄膜晶體管的材質(zhì)為銦鎵鋅氧化物。
[0025]采用本發(fā)明的可實現(xiàn)信號雙向傳輸?shù)臇艠O驅(qū)動電路，第一晶體管的控制端電性連接第(n-2)級柵極驅(qū)動信號，其第一端電性連接至一公共節(jié)點且第二端電性連接第(n-1)級柵極驅(qū)動信號，第二晶體管的控制端電性連接第(n+2)級柵極驅(qū)動信號，其第一端電性連接第(n+1)級柵極驅(qū)動信號且第二端電性連接該公共節(jié)點，第(n-2)級柵極驅(qū)動信號與第(η-1)級柵極驅(qū)動信號之間、第(n+2)級柵極驅(qū)動信號與第(n+1)級柵極驅(qū)動信號之間具有預(yù)設(shè)相位差，藉由預(yù)設(shè)相位差使第一晶體管和第二晶體管具備充電與放電功能，從而實現(xiàn)信號雙向傳輸。相比于現(xiàn)有技術(shù)，本發(fā)明透過節(jié)省外部直流訊號的精簡架構(gòu)同樣實現(xiàn)了驅(qū)動電路的信號雙向傳輸功能，降低了制作成本，提高了邊框利用率。此外，本發(fā)明通過合理安排不同級的柵極驅(qū)動信號還可避免晶體管長時間處于負(fù)偏壓狀態(tài)，從而優(yōu)化了其偏壓條件，確保了晶體管較好的開關(guān)性能。

【專利附圖】

【附圖說明】
[0026]讀者在參照附圖閱讀了本發(fā)明的【具體實施方式】以后，將會更清楚地了解本發(fā)明的各個方面。其中，
[0027]圖1示出現(xiàn)有技術(shù)中的一種可實現(xiàn)信號雙向傳輸?shù)臇艠O驅(qū)動電路的結(jié)構(gòu)示意圖；
[0028]圖2不出圖1的棚極驅(qū)動電路中的關(guān)鍵/[目號的時序不意圖；
[0029]圖3示出依據(jù)本發(fā)明的一實施方式，可實現(xiàn)信號雙向傳輸?shù)臇艠O驅(qū)動電路的結(jié)構(gòu)示意圖；以及
[0030]圖4不出圖3的棚極驅(qū)動電路中的關(guān)鍵彳目號的時序不意圖。

【具體實施方式】
[0031]為了使本申請所揭示的技術(shù)內(nèi)容更加詳盡與完備，可參照附圖以及本發(fā)明的下述各種具體實施例，附圖中相同的標(biāo)記代表相同或相似的組件。然而，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，下文中所提供的實施例并非用來限制本發(fā)明所涵蓋的范圍。此外，附圖僅僅用于示意性地加以說明，并未依照其原尺寸進(jìn)行繪制。
[0032]下面參照附圖，對本發(fā)明各個方面的【具體實施方式】作進(jìn)一步的詳細(xì)描述。
[0033]圖1示出現(xiàn)有技術(shù)中的一種可實現(xiàn)信號雙向傳輸?shù)臇艠O驅(qū)動電路的結(jié)構(gòu)示意圖。圖2不出圖1的棚極驅(qū)動電路中的關(guān)鍵/[目號的時序不意圖。
[0034]參照圖1，該柵極驅(qū)動電路包括第一晶體管Tl、第二晶體管T2、第三晶體管T3、第四晶體管T4、第五晶體管T5、第六晶體管T6、第七晶體管T7、電容Cl和C2。該電路架構(gòu)含有7個晶體管和2個電容，因此也可簡稱為“7T2C”驅(qū)動架構(gòu)。例如，第一晶體管Tl至第七晶體管T7均為薄膜晶體管(Thin Film Transistor, TFT)，則晶體管的控制端對應(yīng)薄膜晶體管的柵極，晶體管的第一端對應(yīng)薄膜晶體管的漏極，晶體管的第二端對應(yīng)薄膜晶體管的源極。下文中將以薄膜晶體管示意性地說明具體的連接關(guān)系。例如，上述薄膜晶體管的材質(zhì)為銦鎵鋅氧化物(IGZO)。
[0035]詳細(xì)而言，第一晶體管Tl的柵極電性連接第(η-1)級柵極驅(qū)動信號G(n_l)。第一晶體管Tl的漏極電性連接至一公共節(jié)點Q，該節(jié)點Q對應(yīng)于第η級輸出信號Q(n)。第一晶體管Tl的源極電性連接至一第一控制電壓U2D。第二晶體管T2的柵極電性連接第(n+1)級柵極驅(qū)動信號G (n+1)。第二晶體管T2的漏極電性連接至一第二控制電壓D2U。第二晶體管T2的源極電性連接該公共節(jié)點Q。其中，第一控制電壓U2D的電壓極性與第二控制電壓D2U的電壓極性總是相反。例如，當(dāng)該驅(qū)動電路正向傳輸信號時，第一控制電壓U2D等于第二直流源Vdd，第二控制電壓D2U等于第一直流源Vss ;當(dāng)該驅(qū)動電路反向傳輸信號時，第一控制電壓U2D等于第一直流源Nss,第二控制電壓D2U等于第二直流源Vdd。
[0036]第三晶體管T3的柵極電性連接至公共節(jié)點Q且用以接收第η級輸出信號Q(n)。第三晶體管T3的源極電性連接第一直流源Vss。第三晶體管T3的漏極經(jīng)由一電容C2電性耦接至?xí)r鐘脈沖信號CK，如此一來，通過電容C2的耦合效應(yīng)可將節(jié)點P的電位抬升至高電位，利用該高電位來控制晶體管T4和T5開通，進(jìn)而使公共節(jié)點Q處于穩(wěn)定的低電壓電位。此外，第η級輸出信號Q(n)具有不同于低電位的兩階段電壓，其中第一階電壓值為Vdd，第二階電壓值為Vdd+Λ V。
[0037]第四晶體管Τ4和第五晶體管Τ5構(gòu)成穩(wěn)壓電路，其中，第四晶體管Τ4的柵極電性連接至第三晶體管Τ3的漏極。第四晶體管Τ4的漏極電性耦接公共節(jié)點Q且用以接收第η級輸出信號Q(n)。第四晶體管T4的源極電性連接第一直流源Vss。第五晶體管T5的柵極電性連接至第三晶體管T3的漏極。第五晶體管T5的漏極電性連接第η級柵極驅(qū)動信號G(n)。第五晶體管T5的源極電性耦接該第一直流源Vss。此外，第五晶體管T5的漏極與公共節(jié)點Q之間還設(shè)置一電容Cl。
[0038]第六晶體管T6的柵極電性耦接公共節(jié)點Q且用以接收第η級輸出信號Q(n)。第六晶體管T6的漏極電性連接時鐘脈沖信號CK。第六晶體管T6的源極電性連接第η級柵極驅(qū)動信號G(n)。第七晶體管T7的柵極電性耦接時鐘脈沖信號XCK。第七晶體管T7的漏極電性連接第六晶體管T6的源極。第七晶體管T7的源極電性耦接至該第一直流源Vss。其中，時鐘脈沖信號XCK相對于時鐘脈沖信號CK具有一定的延時,如圖2所不。
[0039]如前文所述，圖1的柵極驅(qū)動電路不僅會使面板操作所需的訊號線(U2D和D2U控制電壓信號線)增加，而且還會使對應(yīng)的薄膜晶體管Tl或T2長時間處于負(fù)偏壓(如:第一直流源Vss為負(fù)偏壓)狀態(tài)，影響元件的開關(guān)特性，降低了元件的使用壽命。
[0040]為了解決現(xiàn)有技術(shù)中的上述缺陷或不足，本發(fā)明提供了一種改進(jìn)的柵極驅(qū)動電路以實現(xiàn)雙向信號傳輸。圖3不出依據(jù)本發(fā)明一實施方式的可實現(xiàn)信號雙向傳輸?shù)臇艠O驅(qū)動電路的不意圖。
[0041]參照圖3，在該實施方式中，本發(fā)明的柵極驅(qū)動電路同樣設(shè)計為“7T2C”架構(gòu)，但并不需要額外引入兩路直流源信號U2D和D2U，這也是圖3與圖1的主要區(qū)別所在。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，為描述方便起見，圖3的電路與圖1的電路的相同組件或電路連接關(guān)系在此不再贅述。
[0042]詳細(xì)而言，該柵極驅(qū)動電路包括第一晶體管Tl至第七晶體管T7、電容Cl和電容C2。其中，電容C2的一端電連接至?xí)r鐘脈沖信號HC1，電容C2的另一端電連接至第三晶體管T3的漏極。電容Cl的一端電連接至公共節(jié)點Q，另一端電連接至第五晶體管T5的漏極。
[0043]第一晶體管Tl的柵極電性連接第(n-2)級柵極驅(qū)動信號G(n_2)，第一晶體管Tl的漏極電性連接至一公共節(jié)點Q且用以接收第η級輸出信號Q(n)。第一晶體管Tl的源極電連接第(n-1)級柵極驅(qū)動信號G (n-1)。第二晶體管T2的柵極電連接第(n+2)級柵極驅(qū)動信號G(n+2)，第二晶體管T2的漏極電連接第(n+1)級柵極驅(qū)動信號G(n+1)，第二晶體管T2的源極電連接公共節(jié)點。
[0044]由此可知，第一晶體管Tl和第二晶體管T2各自的柵極、源極和漏極均與柵極驅(qū)動信號或輸出信號相連，而不必引入額外的直流源訊號進(jìn)行控制。并且，由于柵極驅(qū)動信號第(n-2)級與第(η-1)級之間具有一預(yù)設(shè)相位差，第(n+2)級與第(n+1)級之間也具有該預(yù)設(shè)相位差，因此，該柵極驅(qū)動電路藉由預(yù)設(shè)相位差可使第一晶體管Tl和第二晶體管T2具備充電與放電功能，以實現(xiàn)信號雙向傳輸。
[0045]圖4示出圖3的柵極驅(qū)動電路中的關(guān)鍵信號的時序示意圖。參照圖4，HCU HC2、HC3和HC4均為時鐘脈沖信號,彼此之間具有一定的相位差。Q(n)為第η級的輸出信號。
[0046]結(jié)合圖4和圖3，在一具體實施例中，公共節(jié)點Q對應(yīng)于一充電期間(網(wǎng)格線所示)和一放電期間(斜線所示)。充電期間為第(η-1)級柵極驅(qū)動信號G(n-l)的高電平起始時刻至第(n-2)級柵極驅(qū)動信號G(n-2)的高電平結(jié)束時刻之間的區(qū)間。放電期間為第(n+1)級柵極驅(qū)動信號G(n+1)的高電平結(jié)束時刻至第(n+2)級柵極驅(qū)動信號G(n+2)的高電平結(jié)束時刻之間的區(qū)間。并且，上述充電期間與放電期間之間的時間比值是可調(diào)整的。
[0047]從圖4還可知曉，在充電期間和放電期間，第一時鐘脈沖信號HCl為低電平，第三時鐘脈沖信號HC3為高電平。
[0048]此外，公共節(jié)點Q具有不同于低電位的兩階段電壓電位，其中第一電壓電位Vl的持續(xù)期間對應(yīng)于第(η-1)級柵極驅(qū)動信號G(n-l)的高電平起始時刻至第η級柵極驅(qū)動信號G(n)的高電平起始時刻，以及對應(yīng)于第η級柵極驅(qū)動信號G(n)的高電平結(jié)束時刻至第(n+1)級柵極驅(qū)動信號G(n+1)的高電平結(jié)束時刻。公共節(jié)點Q的第二電壓電位V2的持續(xù)期間對應(yīng)于第η級柵極驅(qū)動信號G (η)的高電平持續(xù)期間，且第二電壓V2高于第一電壓Vl。當(dāng)公共節(jié)點Q為第二電壓電位V2時，第一時鐘脈沖信號HCl為高電平，第三時鐘脈沖信號HC3為低電平。
[0049]采用本發(fā)明的可實現(xiàn)信號雙向傳輸?shù)臇艠O驅(qū)動電路，第一晶體管的控制端電性連接第(n-2)級柵極驅(qū)動信號，其第一端電性連接至一公共節(jié)點且第二端電性連接第(n-1)級柵極驅(qū)動信號，第二晶體管的控制端電性連接第(n+2)級柵極驅(qū)動信號，其第一端電性連接第(n+1)級柵極驅(qū)動信號且第二端電性連接該公共節(jié)點，第(n-2)級柵極驅(qū)動信號與第(η-1)級柵極驅(qū)動信號之間、第(n+2)級柵極驅(qū)動信號與第(n+1)級柵極驅(qū)動信號之間具有預(yù)設(shè)相位差，藉由預(yù)設(shè)相位差使第一晶體管和第二晶體管具備充電與放電功能，從而實現(xiàn)信號雙向傳輸。相比于現(xiàn)有技術(shù)，本發(fā)明透過節(jié)省外部直流訊號的精簡架構(gòu)同樣實現(xiàn)了驅(qū)動電路的信號雙向傳輸功能，降低了制作成本，提高了邊框利用率。此外，本發(fā)明通過合理安排不同級的柵極驅(qū)動信號還可避免晶體管長時間處于負(fù)偏壓狀態(tài)，從而優(yōu)化了其偏壓條件，確保了晶體管較好的開關(guān)性能。
[0050]上文中，參照附圖描述了本發(fā)明的【具體實施方式】。但是，本領(lǐng)域中的普通技術(shù)人員能夠理解，在不偏離本發(fā)明的精神和范圍的情況下，還可以對本發(fā)明的【具體實施方式】作各種變更和替換。這些變更和替換都落在本發(fā)明權(quán)利要求書所限定的范圍內(nèi)。
【權(quán)利要求】
1.一種可實現(xiàn)信號雙向傳輸?shù)臇艠O驅(qū)動電路，其特征在于，所述柵極驅(qū)動電路包括: 一第一晶體管，具有控制端、第一端與第二端，所述第一晶體管的控制端電性連接第(n-2)級柵極驅(qū)動信號，所述第一晶體管的第一端電性連接至一公共節(jié)點，所述第一晶體管的第二端電性連接第(η-1)級柵極驅(qū)動信號； 一第二晶體管，具有控制端、第一端與第二端，所述第二晶體管的控制端電性連接第(n+2)級柵極驅(qū)動信號，所述第二晶體管的第一端電性連接第(n+1)級柵極驅(qū)動信號，所述第二晶體管的第二端電性連接該公共節(jié)點； 一第三晶體管，具有控制端、第一端與第二端，所述第三晶體管的控制端電性連接至該公共節(jié)點，所述第三晶體管的第一端電性耦接至一第一時鐘脈沖信號，所述第三晶體管的第二端電性連接一直流電壓； 一第四晶體管，具有控制端、第一端與第二端，所述第四晶體管的控制端電性連接至所述第三晶體管的第一端，所述第四晶體管的第一端電性耦接該公共節(jié)點，所述第四晶體管的第二端電性耦接該直流電壓； 一第五晶體管，具有控制端、第一端與第二端，所述第五晶體管的控制端電性連接至所述第三晶體管的第一端及所述第四晶體管的控制端，所述第五晶體管的第二端電性耦接該直流電壓； 一第六晶體管，具有控制端、第一端與第二端，所述第六晶體管的控制端電性耦接該公共節(jié)點，所述第六晶體管的第一端電性連接所述第一時鐘脈沖信號，所述第六晶體管的第二端電性連接第η級柵極驅(qū)動信號； 一第七晶體管，具有控制端、第一端與第二端，所述第七晶體管的控制端電性耦接至一第三時鐘脈沖信號，所述第七晶體管的第一端電性耦接所述第五晶體管的第一端及所述第六晶體管的第二端，所述第七晶體管的第二端電性耦接至該直流電壓， 其中，第(n-2)級柵極驅(qū)動信號與第(η-1)級柵極驅(qū)動信號之間具有一預(yù)設(shè)相位差，第(n+2)級柵極驅(qū)動信號與第(n+1)級柵極驅(qū)動信號之間具有該預(yù)設(shè)相位差，藉由所述預(yù)設(shè)相位差使所述第一晶體管和所述第二晶體管具備充電與放電功能，從而實現(xiàn)信號雙向傳輸。
2.根據(jù)權(quán)利要求1所述的柵極驅(qū)動電路，其特征在于，所述柵極驅(qū)動電路還包括一第一電容和一第二電容，其中， 所述第一電容的一端電性連接至所述第三晶體管的第一端，所述第一電容的另一端電性連接至所述第一時鐘脈沖信號； 所述第二電容的一端電性連接至所述公共節(jié)點，所述第二電容的另一端電性連接至所述第五晶體管的第一端。
3.根據(jù)權(quán)利要求1所述的柵極驅(qū)動電路，其特征在于，所述公共節(jié)點對應(yīng)于一充電期間和一放電期間，所述充電期間為第(η-1)級柵極驅(qū)動信號的高電平起始時刻至第(n-2)級柵極驅(qū)動信號的高電平結(jié)束時刻之間的區(qū)間，所述放電期間為第(n+1)級柵極驅(qū)動信號的高電平結(jié)束時刻至第(n+2)級柵極驅(qū)動信號的高電平結(jié)束時刻之間的區(qū)間。
4.根據(jù)權(quán)利要求3所述的柵極驅(qū)動電路，其特征在于，所述充電期間與所述放電期間之間的時間比值是可調(diào)整的。
5.根據(jù)權(quán)利要求3所述的柵極驅(qū)動電路，其特征在于，在所述充電期間和所述放電期間，所述第一時鐘脈沖信號為低電平，所述第三時鐘脈沖信號為高電平。
6.根據(jù)權(quán)利要求1所述的柵極驅(qū)動電路，其特征在于，所述公共節(jié)點具有不同于低電位的兩階段電壓電位，其中第一電壓電位的持續(xù)期間對應(yīng)于第(η-1)級柵極驅(qū)動信號的高電平起始時刻至第η級柵極驅(qū)動信號的高電平起始時刻，以及對應(yīng)于第η級柵極驅(qū)動信號的高電平結(jié)束時刻至第(n+1)級柵極驅(qū)動信號的高電平結(jié)束時刻。
7.根據(jù)權(quán)利要求6所述的柵極驅(qū)動電路，其特征在于，所述公共節(jié)點的第二電壓電位的持續(xù)期間對應(yīng)于第η級柵極驅(qū)動信號的高電平持續(xù)期間，且第二電壓高于第一電壓。
8.根據(jù)權(quán)利要求7所述的柵極驅(qū)動電路，其特征在于，所述公共節(jié)點為第二電壓電位時，所述第一時鐘脈沖信號為高電平，所述第三時鐘脈沖信號為低電平。
9.根據(jù)權(quán)利要求1所述的柵極驅(qū)動電路，其特征在于，所述第一晶體管至所述第七晶體管均為薄膜晶體管。
10.根據(jù)權(quán)利要求9所述的柵極驅(qū)動電路，其特征在于，所述薄膜晶體管的材質(zhì)為銦鎵鋅氧化物。
【文檔編號】G09G3/36GK104269151SQ201410566178
【公開日】2015年1月7日 申請日期:2014年10月22日 優(yōu)先權(quán)日:2014年10月22日
【發(fā)明者】林志隆, 吳佳恩, 鄭貿(mào)薰, 塗俊達(dá) 申請人:友達(dá)光電股份有限公司