移位寄存器、柵極驅(qū)動(dòng)電路及其驅(qū)動(dòng)方法、顯示裝置制造方法
【專利摘要】本發(fā)明實(shí)施例公開(kāi)了一種移位寄存器、柵極驅(qū)動(dòng)電路及其驅(qū)動(dòng)方法、顯示裝置，涉及顯示【技術(shù)領(lǐng)域】，能夠抑制噪聲，并降低柵極驅(qū)動(dòng)電路的功耗。該移位寄存器包括的輸入模塊連接信號(hào)輸入端，用于向用于作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)輸入信號(hào)；第一節(jié)點(diǎn)上拉模塊連接第一時(shí)鐘信號(hào)端，用于維持第一節(jié)點(diǎn)的電壓為高電平；第一節(jié)點(diǎn)下拉模塊連接低電壓信號(hào)端，用于維持第一節(jié)點(diǎn)的電壓為低電平；第二節(jié)點(diǎn)上拉模塊連接輸出模塊，用于維持用于作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)的電壓為高電平；第二節(jié)點(diǎn)下拉模塊連接低電壓信號(hào)端，用于維持第二節(jié)點(diǎn)的電壓為低電平；輸出模塊連接第一時(shí)鐘信號(hào)端，將第一時(shí)鐘信號(hào)提供給輸出端子。
【專利說(shuō)明】移位寄存器、柵極驅(qū)動(dòng)電路及其驅(qū)動(dòng)方法、顯示裝置
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及顯示領(lǐng)域，尤其涉及一種移位寄存器、柵極驅(qū)動(dòng)電路及其驅(qū)動(dòng)方法、顯 示裝置。
【背景技術(shù)】
[0002] 薄膜晶體管液晶顯示器的驅(qū)動(dòng)器包括柵極驅(qū)動(dòng)電路，具體地，柵極驅(qū)動(dòng)電路包括 多個(gè)相互級(jí)聯(lián)的移位寄存器，每級(jí)移位寄存器均連接到相應(yīng)的柵線上，以輸出柵極驅(qū)動(dòng)信 號(hào)驅(qū)動(dòng)?xùn)啪€。多個(gè)移位寄存器的級(jí)聯(lián)方式為：當(dāng)前級(jí)移位寄存器的輸入端連接到上一級(jí)移 位寄存器的輸出端，并且下一級(jí)移位寄存器的輸出端連接到當(dāng)前級(jí)移位寄存器的復(fù)位端。
[0003] 現(xiàn)有技術(shù)中，柵極驅(qū)動(dòng)電路中的每一級(jí)移位寄存器具有如圖1所示的結(jié)構(gòu)。發(fā)明 人發(fā)現(xiàn)，包括如圖1所示的移位寄存器的柵極驅(qū)動(dòng)電路的功耗較高，容易引起噪聲，同時(shí)需 要上下兩個(gè)虛擬的移位寄存器才能夠正常工作，而虛擬的移位寄存器設(shè)置增加了柵極驅(qū)動(dòng) 電路的布線的難度和柵極驅(qū)動(dòng)電路的信號(hào)輸出，從而進(jìn)一步增加了柵極驅(qū)動(dòng)電路的功耗。
【發(fā)明內(nèi)容】
[0004] 本發(fā)明所要解決的技術(shù)問(wèn)題在于提供一種移位寄存器、柵極驅(qū)動(dòng)電路及其驅(qū)動(dòng)方 法、顯示裝置，能夠抑制噪聲，并降低柵極驅(qū)動(dòng)電路的功耗。
[0005] 為解決上述技術(shù)問(wèn)題，本發(fā)明實(shí)施例提供了一種移位寄存器，采用如下技術(shù)方 案：
[0006] -種移位寄存器包括輸入模塊、輸出模塊、第一節(jié)點(diǎn)上拉模塊、第一節(jié)點(diǎn)下拉模 塊、第二節(jié)點(diǎn)上拉模塊和第二節(jié)點(diǎn)下拉模塊；
[0007] 所述輸入模塊連接信號(hào)輸入端，用于向用于作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)輸入信號(hào)；
[0008] 所述第一節(jié)點(diǎn)上拉模塊連接第一時(shí)鐘信號(hào)端，用于維持所述第一節(jié)點(diǎn)的電壓為高 電平；
[0009] 所述第一節(jié)點(diǎn)下拉模塊連接低電壓信號(hào)端，用于維持所述第一節(jié)點(diǎn)的電壓為低電 平；
[0010] 所述第二節(jié)點(diǎn)上拉模塊連接所述輸出模塊，用于維持用于作為下拉節(jié)點(diǎn)的第二節(jié) 點(diǎn)的電壓為高電平；
[0011] 所述第二節(jié)點(diǎn)下拉模塊連接所述低電壓信號(hào)端，用于維持所述第二節(jié)點(diǎn)的電壓為 低電平；
[0012] 所述輸出模塊連接所述第一時(shí)鐘信號(hào)端，將第一時(shí)鐘信號(hào)提供給輸出端子。
[0013] 所述輸入模塊包括第一薄膜晶體管和第二薄膜晶體管；
[0014] 所述第一薄膜晶體管的柵極連接初始信號(hào)輸入端，所述第一薄膜晶體管的漏極連 接第一直流信號(hào)輸入端，所述第一薄膜晶體管的源極連接所述第一節(jié)點(diǎn)；
[0015] 所述第二薄膜晶體管的柵極連接復(fù)位信號(hào)輸入端，所述第二薄膜晶體管的漏極連 接第二直流信號(hào)輸入端，所述第二薄膜晶體管的源極連接所述第一節(jié)點(diǎn)。
[0016] 所述第一節(jié)點(diǎn)上拉模塊包括第一電容，所述第一電容的一端連接所述第一節(jié)點(diǎn)， 所述第一電容的另一端連接所述輸出模塊。
[0017] 所述第一節(jié)點(diǎn)下拉模塊包括第三薄膜晶體管和第四薄膜晶體管，所述第三薄膜晶 體管的柵極連接所述第二節(jié)點(diǎn)，所述第三薄膜晶體管的漏極連接所述低電壓信號(hào)端，所述 第三薄膜晶體管的源極連接所述第一節(jié)點(diǎn)；
[0018] 所述第四薄膜晶體管的柵極連接所述第二節(jié)點(diǎn)，所述第四薄膜晶體管的漏極連接 所述第二節(jié)點(diǎn)，所述第四薄膜晶體管的源極連接所述低電壓信號(hào)端。
[0019] 所述第二節(jié)點(diǎn)上拉模塊包括第二電容和第五薄膜晶體管；
[0020] 所述第二電容的一端連接所述輸出模塊，所述第二電容的另一端連接所述低電壓 信號(hào)端；
[0021] 所述第五薄膜晶體管的柵極和漏極連接第二時(shí)鐘信號(hào)端，所述第五薄膜晶體管的 源極連接所述第二節(jié)點(diǎn)。
[0022] 所述第二節(jié)點(diǎn)下拉模塊包括第六薄膜晶體管、第七薄膜晶體管和第八薄膜晶體 管；
[0023] 所述第六薄膜晶體管的柵極連接所述上拉節(jié)點(diǎn)，所述第六薄膜晶體管的漏極連接 所述低電壓信號(hào)端，所述第六薄膜晶體管的源極連接所述第一節(jié)點(diǎn)下拉模塊；
[0024] 所述第七薄膜晶體管的柵極連接所述輸出端子，所述第七薄膜晶體管的漏極連接 所述低電壓信號(hào)端，所述第七薄膜晶體管的源極連接所述第一節(jié)點(diǎn)下拉模塊；
[0025] 所述第八薄膜晶體管的柵極連接所述輸出模塊，所述第八薄膜晶體管的漏極連接 所述低電壓信號(hào)端，所述第八薄膜晶體管的源極連接所述第二節(jié)點(diǎn)。
[0026] 所述輸出模塊包括第九薄膜晶體管和第十薄膜晶體管；
[0027] 所述第九薄膜晶體管的柵極連接所述第二節(jié)點(diǎn)，所述第九薄膜晶體管的漏極連接 所述低電壓信號(hào)端，所述第九薄膜晶體管的源極連接所述第一節(jié)點(diǎn)上拉模塊；
[0028] 所述第十薄膜晶體管的柵極連接所述第一節(jié)點(diǎn)，所述第十薄膜晶體管的漏極連接 所述第一時(shí)鐘信號(hào)端，所述第十薄膜晶體管的源極連接所述第一節(jié)點(diǎn)上拉模塊。
[0029] 本發(fā)明實(shí)施例還提供了一種柵極驅(qū)動(dòng)電路，采用如下技術(shù)方案：
[0030] 該柵極驅(qū)動(dòng)電路包括相互級(jí)聯(lián)的多個(gè)如上所述的移位寄存器，除第一級(jí)移位寄存 器和最后一級(jí)移位寄存器之外，每一級(jí)移位寄存器的初始信號(hào)輸入端均連接自身的上一級(jí) 移位寄存器的輸出端子，每一級(jí)移位寄存器單元的復(fù)位信號(hào)輸入端均連接自身的下一級(jí)移 位寄存器的輸出端子，每一級(jí)移位寄存器的輸出端子連接自身的上一級(jí)移位寄存器的復(fù)位 信號(hào)輸入端以及自身的下一級(jí)移位寄存器的初始信號(hào)輸入端。
[0031] 本發(fā)明實(shí)施例提供了一種移位寄存器和柵極驅(qū)動(dòng)電路，其中，移位寄存器包括：輸 入模塊、輸出模塊、第一節(jié)點(diǎn)上拉模塊、第一節(jié)點(diǎn)下拉模塊、第二節(jié)點(diǎn)上拉模塊和第二節(jié)點(diǎn) 下拉模塊，輸入模塊連接信號(hào)輸入端，用于向用于作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)輸入信號(hào)；第一 節(jié)點(diǎn)上拉模塊連接第一時(shí)鐘信號(hào)端，用于維持第一節(jié)點(diǎn)的電壓為高電平；第一節(jié)點(diǎn)下拉模 塊連接低電壓信號(hào)端，用于維持第一節(jié)點(diǎn)的電壓為低電平；第二節(jié)點(diǎn)上拉模塊連接輸出模 塊，用于維持用于作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)的電壓為高電平；第二節(jié)點(diǎn)下拉模塊連接低電 壓信號(hào)端，用于維持第二節(jié)點(diǎn)的電壓為低電平；輸出模塊連接第一時(shí)鐘信號(hào)端，將第一時(shí)鐘 信號(hào)提供給輸出端子。該移位寄存器在下一幀打開(kāi)前通過(guò)第一節(jié)點(diǎn)下拉單元對(duì)第一節(jié)點(diǎn)進(jìn) 行放電，有效避免第一節(jié)點(diǎn)處噪聲的產(chǎn)生，通過(guò)輸出模塊對(duì)輸出端子進(jìn)行放電，有效避免輸 出端子處噪聲的產(chǎn)生；同時(shí)，第二時(shí)鐘信號(hào)端的每一個(gè)高電平信號(hào)都能夠?qū)⒌诙?jié)點(diǎn)的電 位拉高，大大降低了柵極驅(qū)動(dòng)電路的功耗。另外，由于柵極驅(qū)動(dòng)電路包括相互級(jí)聯(lián)的多個(gè)如 上所述的移位寄存器，不需要再設(shè)置虛擬的移位寄存器，可以有效地減小布線空間，并進(jìn)一 步降低了柵極驅(qū)動(dòng)電路的功耗。
[0032] 此外，本發(fā)明實(shí)施例還提供了一種顯示裝置，該顯示裝置包括以上所述的柵極驅(qū) 動(dòng)電路。
[0033] 為了進(jìn)一步解決上述技術(shù)問(wèn)題，本發(fā)明實(shí)施例還提供了一種柵極驅(qū)動(dòng)電路的驅(qū)動(dòng) 方法，采用如下技術(shù)方案：
[0034] 一種柵極驅(qū)動(dòng)電路的驅(qū)動(dòng)方法包括：
[0035] 第一階段，第一直流信號(hào)輸入端和初始信號(hào)輸入端輸出高電平，第一時(shí)鐘信號(hào)端、 第二時(shí)鐘信號(hào)端和復(fù)位信號(hào)輸入端輸出低電平，第一薄膜晶體管導(dǎo)通，第一節(jié)點(diǎn)電壓升高， 第一電容充電，第六薄膜晶體管導(dǎo)通，第二節(jié)點(diǎn)電位被拉低，第十薄膜晶體管導(dǎo)通，輸出端 子電位被拉低；
[0036] 第二階段，所述第一直流信號(hào)輸入端和所述第一時(shí)鐘信號(hào)端輸出高電平，所述初 始信號(hào)輸入端、所述第二時(shí)鐘信號(hào)端和所述復(fù)位信號(hào)輸入端輸出低電平，所述第一薄膜晶 體管截止，所述第一節(jié)點(diǎn)的電壓升高，第十薄膜晶體管導(dǎo)通，所述輸出端子輸出高電平，所 述第六薄膜晶體管、第七薄膜晶體管和第八薄膜晶體管導(dǎo)通，所述第二節(jié)點(diǎn)電位被拉低；
[0037] 第三階段，所述第一直流信號(hào)輸入端、所述第二時(shí)鐘信號(hào)端和所述復(fù)位信號(hào)輸入 端輸出高電平，所述第一時(shí)鐘信號(hào)端和所述初始信號(hào)輸入端輸出低電平，第五薄膜晶體管 導(dǎo)通，第二電容充電，所述第二節(jié)點(diǎn)電位被拉高，第三薄膜晶體管和第四薄膜晶體管導(dǎo)通， 所述第一節(jié)點(diǎn)電位被拉低，第九薄膜晶體管導(dǎo)通，所述輸出端子電位被拉低。
[0038] 本發(fā)明實(shí)施例提供了一種柵極驅(qū)動(dòng)電路的驅(qū)動(dòng)方法，該驅(qū)動(dòng)方法包括如上所述的 第一階段、第二階段和第三階段，其中，在下一幀打開(kāi)前，第三薄膜晶體管和第四薄膜晶體 管導(dǎo)通，對(duì)第一節(jié)點(diǎn)進(jìn)行放電，有效避免第一節(jié)點(diǎn)處噪聲的產(chǎn)生，第二電容使得第二節(jié)點(diǎn)處 于高電位，第九薄膜晶體管在下一幀開(kāi)始前始終導(dǎo)通，使得輸出端子處于低電位，有效避免 輸出端子處噪聲的產(chǎn)生；同時(shí)，第二時(shí)鐘信號(hào)端的每一個(gè)高電平信號(hào)都能夠?qū)⒌诙?jié)點(diǎn)的 電位拉高，大大降低了柵極驅(qū)動(dòng)電路的功耗。另外，由于柵極驅(qū)動(dòng)電路包括相互級(jí)聯(lián)的多個(gè) 如上所述的移位寄存器，不需要再設(shè)置虛擬的移位寄存器，可以有效地減小布線空間，并進(jìn) 一步降低了柵極驅(qū)動(dòng)電路的功耗。
【專利附圖】
【附圖說(shuō)明】
[0039] 為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例描述 中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些 實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附 圖獲得其他的附圖。
[0040] 圖1為現(xiàn)有技術(shù)中的移位寄存器的示意圖；
[0041] 圖2為本發(fā)明實(shí)施例中的移位寄存器的示意圖；
[0042] 圖3為本發(fā)明實(shí)施例中的柵極驅(qū)動(dòng)電路的示意圖；
[0043] 圖4為本發(fā)明實(shí)施例中的柵極驅(qū)動(dòng)電路正向掃描時(shí)的時(shí)序圖；
[0044] 圖5為本發(fā)明實(shí)施例中的柵極驅(qū)動(dòng)電路正向掃描時(shí)的輸出波形圖；
[0045] 圖6為本發(fā)明實(shí)施例中的柵極驅(qū)動(dòng)電路反向掃描時(shí)的時(shí)序圖；
[0046] 圖7為本發(fā)明實(shí)施例中的柵極驅(qū)動(dòng)電路反向掃描時(shí)的輸出波形圖。
[0047] 附圖標(biāo)記說(shuō)明：
[0048] 1 一輸入模塊； 2-第一節(jié)點(diǎn)上拉模塊；3-第一節(jié)點(diǎn)下拉模塊；
[0049] 4 一第二節(jié)點(diǎn)上拉模塊；5-第二節(jié)點(diǎn)下拉模塊；6-輸出模塊。
【具體實(shí)施方式】
[0050] 下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完 整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā) 明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施 例，都屬于本發(fā)明保護(hù)的范圍。
[0051] 實(shí)施例一
[0052] 本發(fā)明實(shí)施例提供了一種移位寄存器，能夠抑制噪聲，并降低柵極驅(qū)動(dòng)電路的功 耗。
[0053] 如圖2所示，該移位寄存器包括輸入模塊1、第一節(jié)點(diǎn)上拉模塊2、第一節(jié)點(diǎn)下拉模 塊3、第二節(jié)點(diǎn)上拉模塊4、第二節(jié)點(diǎn)下拉模塊5和輸出模塊6。
[0054] 具體地，輸入模塊1連接信號(hào)輸入端，用于向用于作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)TO輸 入信號(hào)。信號(hào)輸入端包括第一直流信號(hào)輸入端CN，第二直流信號(hào)輸入端CNB，初始信號(hào)輸入 端STV_U和復(fù)位信號(hào)輸入端Reset。
[0055] 第一節(jié)點(diǎn)上拉模塊2連接第一時(shí)鐘信號(hào)端，用于維持第一節(jié)點(diǎn)PU的電壓為高電 平。
[0056] 第一節(jié)點(diǎn)下拉模塊3連接低電壓信號(hào)端VGL，用于維持第一節(jié)點(diǎn)PU的電壓為低電 平。
[0057] 第二節(jié)點(diǎn)上拉模塊4連接輸出模塊6,用于維持用于作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn) 的電壓為高電平。
[0058] 第二節(jié)點(diǎn)下拉模塊5連接低電壓信號(hào)端VGL，用于維持第二節(jié)點(diǎn)的電壓為低電 平。
[0059] 輸出模塊6連接第一時(shí)鐘信號(hào)端CK，將第一時(shí)鐘信號(hào)提供給輸出端子0UT_N。
[0060] 示例性地，如圖2所示，輸入模塊1包括第一薄膜晶體管Ml和第二薄膜晶體管M2。
[0061] 其中，第一薄膜晶體管Ml的柵極連接初始信號(hào)輸入端STV_U，第一薄膜晶體管Ml 的漏極連接第一直流信號(hào)輸入端CN，第一薄膜晶體管Ml的源極連接第一節(jié)點(diǎn)PU。
[0062] 第二薄膜晶體管M2的柵極連接復(fù)位信號(hào)輸入端Reset，第二薄膜晶體管M2的漏極 連接第二直流信號(hào)輸入端CNB，第二薄膜晶體管M2的源極連接第一節(jié)點(diǎn)PU。
[0063] 第一節(jié)點(diǎn)上拉模塊2包括第一電容C1，第一電容C1的一端連接第一節(jié)點(diǎn)PU，第一 電容C1的另一端連接輸出模塊6。
[0064] 第一節(jié)點(diǎn)下拉模塊3包括第三薄膜晶體管M3和第四薄膜晶體管M4。
[0065] 其中，第三薄膜晶體管M3的柵極連接第二節(jié)點(diǎn)H)，第三薄膜晶體管M3的漏極連接 低電壓信號(hào)端VGL，第三薄膜晶體管M3的源極連接第一節(jié)點(diǎn)PU。
[0066] 第四薄膜晶體管M4的柵極連接第二節(jié)點(diǎn)ro，第四薄膜晶體管M4的漏極連接第二 節(jié)點(diǎn)ro，第四薄膜晶體管M4的源極連接低電壓信號(hào)端VGL。
[0067] 第二節(jié)點(diǎn)上拉模塊4包括第二電容和第五薄膜晶體管M5。
[0068] 其中，第二電容的一端連接輸出模塊6,第二電容C2的另一端連接低電壓信號(hào)端 VGL。
[0069] 第五薄膜晶體管M5的柵極和漏極連接第二時(shí)鐘信號(hào)端CKB，第五薄膜晶體管M5的 源極連接第二節(jié)點(diǎn)ro。
[0070] 第二節(jié)點(diǎn)下拉模塊5包括第六薄膜晶體管M6、第七薄膜晶體管M7和第八薄膜晶體 管M8。
[0071] 其中，第六薄膜晶體管M6的柵極連接上拉節(jié)點(diǎn)PU，第六薄膜晶體管M6的漏極連接 低電壓信號(hào)端VGL，第六薄膜晶體管M6的源極連接第一節(jié)點(diǎn)下拉模塊3。
[0072] 第七薄膜晶體管M7的柵極連接輸出端子0UT_N，第七薄膜晶體管M7的漏極連接低 電壓信號(hào)端VGL，第七薄膜晶體管M7的源極連接第一節(jié)點(diǎn)下拉模塊3。
[0073] 第八薄膜晶體管M8的柵極連接輸出模塊6,第八薄膜晶體管M8的漏極連接低電壓 信號(hào)端VGL，第八薄膜晶體管M8的源極連接第二節(jié)點(diǎn)H)。
[0074] 輸出模塊6包括第九薄膜晶體管M9和第十薄膜晶體管M10。
[0075] 其中，第九薄膜晶體管M9的柵極連接第二節(jié)點(diǎn)H)，第九薄膜晶體管M9的漏極連接 低電壓信號(hào)端VGL，第九薄膜晶體管M9的源極連接第一節(jié)點(diǎn)上拉模塊2。
[0076] 第十薄膜晶體管M10的柵極連接第一節(jié)點(diǎn)PU，第十薄膜晶體管M10的漏極連接第 一時(shí)鐘信號(hào)端CK，第十薄膜晶體管M10的源極連接第一節(jié)點(diǎn)上拉模塊2。
[0077] 需要說(shuō)明的是，上述所有薄膜晶體管均為N型薄膜晶體管或者P型薄膜晶體管，本 發(fā)明實(shí)施例中優(yōu)選所有薄膜晶體管均為N型薄膜晶體管。
[0078] 本發(fā)明實(shí)施例提供了一種移位寄存器，該移位寄存器包括：輸入模塊、輸出模塊、 第一節(jié)點(diǎn)上拉模塊、第一節(jié)點(diǎn)下拉模塊、第二節(jié)點(diǎn)上拉模塊和第二節(jié)點(diǎn)下拉模塊，其中，輸 入模塊連接信號(hào)輸入端，用于向用于作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)輸入信號(hào)；第一節(jié)點(diǎn)上拉模 塊連接第一時(shí)鐘信號(hào)端，用于維持第一節(jié)點(diǎn)的電壓為高電平；第一節(jié)點(diǎn)下拉模塊連接低電 壓信號(hào)端，用于維持第一節(jié)點(diǎn)的電壓為低電平；第二節(jié)點(diǎn)上拉模塊連接輸出模塊，用于維持 用于作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)的電壓為高電平；第二節(jié)點(diǎn)下拉模塊連接低電壓信號(hào)端，用 于維持第二節(jié)點(diǎn)的電壓為低電平；輸出模塊連接第一時(shí)鐘信號(hào)端，將第一時(shí)鐘信號(hào)提供給 輸出端子。該移位寄存器中，在下一幀打開(kāi)前通過(guò)第一節(jié)點(diǎn)下拉單元對(duì)第一節(jié)點(diǎn)進(jìn)行持續(xù) 放電，有效避免第一節(jié)點(diǎn)處噪聲的產(chǎn)生，通過(guò)輸出模塊對(duì)輸出端子進(jìn)行持續(xù)放電，有效避免 輸出端子處噪聲的產(chǎn)生；同時(shí)，第二時(shí)鐘信號(hào)的每一個(gè)高電平信號(hào)都能夠?qū)⒌诙?jié)點(diǎn)的電 位拉高，大大降低了柵極驅(qū)動(dòng)電路的功耗。
[0079] 實(shí)施例二
[0080] 本發(fā)明實(shí)施例提供了一種柵極驅(qū)動(dòng)電路，能夠抑制噪聲，并降低柵極驅(qū)動(dòng)電路的 功耗。
[0081] 如圖3所示，該柵極驅(qū)動(dòng)電路包括相互級(jí)聯(lián)的多個(gè)如上所述的移位寄存器，除第 一級(jí)移位寄存器和最后一級(jí)移位寄存器之外，每一級(jí)移位寄存器的初始信號(hào)輸入端STV_U 均連接自身的上一級(jí)移位寄存器的輸出端子，每一級(jí)移位寄存器單元的復(fù)位信號(hào)輸入端均 連接自身的下一級(jí)移位寄存器的輸出端子〇UT_N，每一級(jí)移位寄存器的輸出端子OUT_N連 接自身的上一級(jí)移位寄存器的復(fù)位信號(hào)輸入端Reset以及自身的下一級(jí)移位寄存器的初 始信號(hào)輸入端STV_U。具有如上結(jié)構(gòu)的柵極驅(qū)動(dòng)電路能夠?qū)崿F(xiàn)雙向掃描。
[0082] 本發(fā)明實(shí)施例提供了一種柵極驅(qū)動(dòng)電路，該柵極驅(qū)動(dòng)電路包括相互級(jí)聯(lián)的多個(gè)如 實(shí)施例一所述的移位寄存器，該柵極驅(qū)動(dòng)電路掃描過(guò)程中，在下一幀打開(kāi)前通過(guò)第一節(jié)點(diǎn) 下拉單元對(duì)第一節(jié)點(diǎn)進(jìn)行放電，有效避免第一節(jié)點(diǎn)處噪聲的產(chǎn)生，通過(guò)輸出模塊對(duì)輸出端 子進(jìn)行放電，有效避免輸出端子處噪聲的產(chǎn)生；同時(shí)，第二時(shí)鐘信號(hào)端的每一個(gè)高電平信號(hào) 都能夠?qū)⒌诙?jié)點(diǎn)的電位拉高，大大降低了柵極驅(qū)動(dòng)電路的功耗。另外，由于柵極驅(qū)動(dòng)電路 包括相互級(jí)聯(lián)的多個(gè)如上所述的移位寄存器，不需要再設(shè)置虛擬的移位寄存器，可以有效 地減小布線空間，并進(jìn)一步降低了柵極驅(qū)動(dòng)電路的功耗。
[0083] 下面結(jié)合附圖對(duì)本發(fā)明實(shí)施例提供的柵極驅(qū)動(dòng)電路的驅(qū)動(dòng)方法進(jìn)行說(shuō)明，其中， 柵極驅(qū)動(dòng)電路包括的移位寄存器的電路如圖3所示。
[0084] 需要說(shuō)明的是，當(dāng)柵極驅(qū)動(dòng)電路進(jìn)行掃描時(shí)，所有薄膜晶體管均為高電平導(dǎo)通，低 電平截止，且第一時(shí)鐘信號(hào)CK與第二時(shí)鐘信號(hào)CKB的相位相反。
[0085] 具體地，當(dāng)柵極驅(qū)動(dòng)電路正向掃描（自第一級(jí)移位寄存器掃描至第N級(jí)移位寄存 器）時(shí)，由第一級(jí)移位寄存器的初始信號(hào)輸入端STV_U輸入初始信號(hào)，如圖4和圖5所示， 第一階段S1，第一直流信號(hào)輸入端CN和初始信號(hào)輸入端STV_U輸出高電平，第一時(shí)鐘信號(hào) 端CK、第二時(shí)鐘信號(hào)端CKB和復(fù)位信號(hào)輸入端Reset輸出低電平，使得第一薄膜晶體管Ml 導(dǎo)通，使得第一電容Cl充電，第一節(jié)點(diǎn)PU的電壓升高，從而使得第六薄膜晶體管M6導(dǎo)通， 第二節(jié)點(diǎn)ro通過(guò)第六薄膜晶體管M6放電，進(jìn)而將第二節(jié)點(diǎn)ro的電位拉低。同時(shí)，第十薄 膜晶體管M10導(dǎo)通，輸出端子0UT_N通過(guò)第十薄膜晶體管M10放電，使得輸出端子0UT_N的 電位被拉低。
[0086] 第二階段S2,第一直流信號(hào)輸入端CN和第一時(shí)鐘信號(hào)端CK輸出高電平，初始信號(hào) 輸入端STV_U、第二時(shí)鐘信號(hào)端CKB和復(fù)位信號(hào)輸入端Reset輸出低電平，使得第一薄膜晶 體管Ml截止，由于第一電容C1的自舉作用，使得第一節(jié)點(diǎn)PU的電壓繼續(xù)升高，進(jìn)而使得第 十薄膜晶體管M10導(dǎo)通，使得第一時(shí)鐘信號(hào)端CK輸出的信號(hào)能夠通過(guò)第十薄膜晶體管M10， 使得輸出端子〇UT_N輸出高電平。同時(shí)，第六薄膜晶體管M6、第七薄膜晶體管M7和第八薄 膜晶體管M8導(dǎo)通，第二節(jié)點(diǎn)通過(guò)第六薄膜晶體管M6、第七薄膜晶體管M7和第八薄膜晶 體管M8放電，使得第二節(jié)點(diǎn)ro的電位被拉低。
[0087] 第三階段S3,第一直流信號(hào)輸入端CN、第二時(shí)鐘信號(hào)端CKB和復(fù)位信號(hào)輸入端 Reset輸出高電平，第一時(shí)鐘信號(hào)端CK和初始信號(hào)輸入端STV_U輸出低電平，使得第五薄膜 晶體管M5導(dǎo)通，第二電容C2充電，從而將第二節(jié)點(diǎn)ro的電位拉高，進(jìn)而使得第三薄膜晶體 管M3和第四薄膜晶體管M4導(dǎo)通，第一節(jié)點(diǎn)PU通過(guò)第三薄膜晶體管M3和第四薄膜晶體管 M4放電，使得第一節(jié)點(diǎn)PU的電位被拉低。同時(shí)，由于第二節(jié)點(diǎn)ro的電位高，第九薄膜晶體 管M9導(dǎo)通，輸出端子0UT_N通過(guò)第九薄膜晶體管M9放電，使得輸出端子0UT_N的電位被拉 低。
[0088] 當(dāng)柵極驅(qū)動(dòng)電路反向掃描（自第N級(jí)移位寄存器掃描至第一級(jí)移位寄存器）時(shí)， 第N級(jí)移位寄存器的復(fù)位信號(hào)輸入端Reset端連接初始信號(hào)輸入端STV_D，如圖6和圖7所 示，第一階段si，第二直流信號(hào)輸入端CNB和初始信號(hào)輸入端STV_D輸出高電平，第一時(shí)鐘 信號(hào)端CK、第二時(shí)鐘信號(hào)端CKB和復(fù)位信號(hào)輸入端Reset輸出低電平，使得第二薄膜晶體管 M2導(dǎo)通，使得第一電容C1充電，第一節(jié)點(diǎn)PU的電壓升高，從而使得第六薄膜晶體管M6導(dǎo) 通，第二節(jié)點(diǎn)ro通過(guò)第六薄膜晶體管M6放電，進(jìn)而將第二節(jié)點(diǎn)ro的電位拉低。同時(shí)，第十 薄膜晶體管M10導(dǎo)通，輸出端子OUT_N通過(guò)第十薄膜晶體管M10放電，使得輸出端子OUT_N 的電位被拉低。
[0089] 第二階段S2,第二直流信號(hào)輸入端CNB和第一時(shí)鐘信號(hào)端CK輸出高電平，初始信 號(hào)輸入端STV_D、第二時(shí)鐘信號(hào)端CKB和復(fù)位信號(hào)輸入端Reset輸出低電平，使得第二薄膜 晶體管M2截止，由于第一電容C1的自舉作用，使得第一節(jié)點(diǎn)PU的電壓繼續(xù)升高，進(jìn)而使得 第十薄膜晶體管M10導(dǎo)通，使得第一時(shí)鐘信號(hào)端CK輸出的信號(hào)能夠通過(guò)第十薄膜晶體管 M10,使得輸出端子0UT_N輸出高電平。同時(shí)，第六薄膜晶體管M6、第七薄膜晶體管M7和第 八薄膜晶體管M8導(dǎo)通，第二節(jié)點(diǎn)通過(guò)第六薄膜晶體管M6、第七薄膜晶體管M7和第八薄 膜晶體管M8放電，使得第二節(jié)點(diǎn)ro的電位被拉低。
[0090] 第三階段S3,第二直流信號(hào)輸入端CNB、第二時(shí)鐘信號(hào)端CKB和復(fù)位信號(hào)輸入端 Reset輸出高電平，第一時(shí)鐘信號(hào)端CK和初始信號(hào)輸入端STV_D輸出低電平，使得第五薄膜 晶體管M5導(dǎo)通，第二電容C2充電，從而將第二節(jié)點(diǎn)ro的電位拉高，進(jìn)而使得第三薄膜晶體 管M3和第四薄膜晶體管M4導(dǎo)通，第一節(jié)點(diǎn)PU通過(guò)第三薄膜晶體管M3和第四薄膜晶體管 M4放電，使得第一節(jié)點(diǎn)PU的電位被拉低。同時(shí)，由于第二節(jié)點(diǎn)ro的電位高，第九薄膜晶體 管M9導(dǎo)通，輸出端子0UT_N通過(guò)第九薄膜晶體管M9放電，使得輸出端子0UT_N的電位被拉 低。
[0091] 在上述柵極驅(qū)動(dòng)電路的掃描過(guò)程中，無(wú)論正向掃描還是反向掃描時(shí)，在下一幀打 開(kāi)前，第三薄膜晶體管M3和第四薄膜晶體管M4導(dǎo)通，對(duì)第一節(jié)點(diǎn)PU進(jìn)行放電，有效避免了 第一節(jié)點(diǎn)TO處噪聲的產(chǎn)生，同時(shí)，第二電容C2使得第二節(jié)點(diǎn)ro處于高電位，使得第九薄膜 晶體管M9在下一幀開(kāi)始前始終導(dǎo)通，輸出端子0UT_N通過(guò)第九薄膜晶體管M9放電，使得輸 出端子〇UT_N處于低電位，有效避免輸出端子0UT_N處噪聲的產(chǎn)生。另外，第二時(shí)鐘信號(hào)端 CKB的每一個(gè)高電平信號(hào)都能夠?qū)⒌诙?jié)點(diǎn)ro的電位拉高，從而大大降低了柵極驅(qū)動(dòng)電路 的功耗。此外，由于柵極驅(qū)動(dòng)電路包括相互級(jí)聯(lián)的多個(gè)如上所述的移位寄存器，不需要再設(shè) 置虛擬的移位寄存器，從而可以有效地減小布線空間，并進(jìn)一步降低了柵極驅(qū)動(dòng)電路的功 耗。
[0092] 此外，本發(fā)明實(shí)施例還提供了一種顯示裝置，該顯示裝置包括以上所述的柵極驅(qū) 動(dòng)電路。該顯示裝置可以為：液晶面板、平板電腦、電視機(jī)、顯示器、筆記本電腦、電子紙、手 機(jī)、數(shù)碼相框、導(dǎo)航儀等任何具有顯示功能的產(chǎn)品或部件。
[0093] 通過(guò)以上的實(shí)施方式的描述，所屬領(lǐng)域的技術(shù)人員可以清楚地了解到本發(fā)明可借 助軟件加必需的通用硬件的方式來(lái)實(shí)現(xiàn)，當(dāng)然也可以通過(guò)硬件，但很多情況下前者是更佳 的實(shí)施方式?；谶@樣的理解，本發(fā)明的技術(shù)方案本質(zhì)上或者說(shuō)對(duì)現(xiàn)有技術(shù)做出貢獻(xiàn)的部 分可以以軟件產(chǎn)品的形式體現(xiàn)出來(lái)，該計(jì)算機(jī)軟件產(chǎn)品存儲(chǔ)在可讀取的存儲(chǔ)介質(zhì)中，如計(jì) 算機(jī)的軟盤，硬盤或光盤等，包括若干指令用以使得一臺(tái)計(jì)算機(jī)設(shè)備（可以是個(gè)人計(jì)算機(jī)， 服務(wù)器，或者網(wǎng)絡(luò)設(shè)備等）執(zhí)行本發(fā)明各個(gè)實(shí)施例所述的方法。
[0094] 以上所述，僅為本發(fā)明的【具體實(shí)施方式】，但本發(fā)明的保護(hù)范圍并不局限于此，任何 熟悉本【技術(shù)領(lǐng)域】的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵 蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)以所述權(quán)利要求的保護(hù)范圍為準(zhǔn)。
【權(quán)利要求】
1. 一種移位寄存器，其特征在于，包括輸入模塊、輸出模塊、第一節(jié)點(diǎn)上拉模塊、第一節(jié) 點(diǎn)下拉模塊、第二節(jié)點(diǎn)上拉模塊和第二節(jié)點(diǎn)下拉模塊； 所述輸入模塊連接信號(hào)輸入端，用于向用于作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)輸入信號(hào)； 所述第一節(jié)點(diǎn)上拉模塊連接第一時(shí)鐘信號(hào)端，用于維持所述第一節(jié)點(diǎn)的電壓為高電 平； 所述第一節(jié)點(diǎn)下拉模塊連接低電壓信號(hào)端，用于維持所述第一節(jié)點(diǎn)的電壓為低電平； 所述第二節(jié)點(diǎn)上拉模塊連接所述輸出模塊，用于維持用于作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)的 電壓為高電平； 所述第二節(jié)點(diǎn)下拉模塊連接所述低電壓信號(hào)端，用于維持所述第二節(jié)點(diǎn)的電壓為低電 平； 所述輸出模塊連接所述第一時(shí)鐘信號(hào)端，將第一時(shí)鐘信號(hào)提供給輸出端子。
2. 根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于， 所述輸入模塊包括第一薄膜晶體管和第二薄膜晶體管； 所述第一薄膜晶體管的柵極連接初始信號(hào)輸入端，所述第一薄膜晶體管的漏極連接第 一直流信號(hào)輸入端，所述第一薄膜晶體管的源極連接所述第一節(jié)點(diǎn)； 所述第二薄膜晶體管的柵極連接復(fù)位信號(hào)輸入端，所述第二薄膜晶體管的漏極連接第 二直流信號(hào)輸入端，所述第二薄膜晶體管的源極連接所述第一節(jié)點(diǎn)。
3. 根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于， 所述第一節(jié)點(diǎn)上拉模塊包括第一電容，所述第一電容的一端連接所述第一節(jié)點(diǎn)，所述 第一電容的另一端連接所述輸出模塊。
4. 根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于， 所述第一節(jié)點(diǎn)下拉模塊包括第三薄膜晶體管和第四薄膜晶體管，所述第三薄膜晶體管 的柵極連接所述第二節(jié)點(diǎn)，所述第三薄膜晶體管的漏極連接所述低電壓信號(hào)端，所述第三 薄膜晶體管的源極連接所述第一節(jié)點(diǎn)； 所述第四薄膜晶體管的柵極連接所述第二節(jié)點(diǎn)，所述第四薄膜晶體管的漏極連接所述 第二節(jié)點(diǎn)，所述第四薄膜晶體管的源極連接所述低電壓信號(hào)端。
5. 根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于， 所述第二節(jié)點(diǎn)上拉模塊包括第二電容和第五薄膜晶體管； 所述第二電容的一端連接所述輸出模塊，所述第二電容的另一端連接所述低電壓信號(hào) 端； 所述第五薄膜晶體管的柵極和漏極連接第二時(shí)鐘信號(hào)端，所述第五薄膜晶體管的源極 連接所述第二節(jié)點(diǎn)。
6. 根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于， 所述第二節(jié)點(diǎn)下拉模塊包括第六薄膜晶體管、第七薄膜晶體管和第八薄膜晶體管； 所述第六薄膜晶體管的柵極連接所述上拉節(jié)點(diǎn)，所述第六薄膜晶體管的漏極連接所述 低電壓信號(hào)端，所述第六薄膜晶體管的源極連接所述第一節(jié)點(diǎn)下拉模塊； 所述第七薄膜晶體管的柵極連接所述輸出端子，所述第七薄膜晶體管的漏極連接所述 低電壓信號(hào)端，所述第七薄膜晶體管的源極連接所述第一節(jié)點(diǎn)下拉模塊； 所述第八薄膜晶體管的柵極連接所述輸出模塊，所述第八薄膜晶體管的漏極連接所述 低電壓信號(hào)端，所述第八薄膜晶體管的源極連接所述第二節(jié)點(diǎn)。
7. 根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于， 所述輸出模塊包括第九薄膜晶體管和第十薄膜晶體管； 所述第九薄膜晶體管的柵極連接所述第二節(jié)點(diǎn)，所述第九薄膜晶體管的漏極連接所述 低電壓信號(hào)端，所述第九薄膜晶體管的源極連接所述第一節(jié)點(diǎn)上拉模塊； 所述第十薄膜晶體管的柵極連接所述第一節(jié)點(diǎn)，所述第十薄膜晶體管的漏極連接所述 第一時(shí)鐘信號(hào)端，所述第十薄膜晶體管的源極連接所述第一節(jié)點(diǎn)上拉模塊。
8. -種柵極驅(qū)動(dòng)電路，其特征在于，包括相互級(jí)聯(lián)的多個(gè)如權(quán)利要求1-7任一項(xiàng)所述 的移位寄存器，除第一級(jí)移位寄存器和最后一級(jí)移位寄存器之外，每一級(jí)移位寄存器的初 始信號(hào)輸入端均連接自身的上一級(jí)移位寄存器的輸出端子，每一級(jí)移位寄存器單元的復(fù)位 信號(hào)輸入端均連接自身的下一級(jí)移位寄存器的輸出端子，每一級(jí)移位寄存器的輸出端子連 接自身的上一級(jí)移位寄存器的復(fù)位信號(hào)輸入端以及自身的下一級(jí)移位寄存器的初始信號(hào) 輸入端。
9. 一種顯示裝置，其特征在于，包括如權(quán)利要求8所述的柵極驅(qū)動(dòng)電路。
10. -種柵極驅(qū)動(dòng)電路的驅(qū)動(dòng)方法，其特征在于，包括： 第一階段，第一直流信號(hào)輸入端和初始信號(hào)輸入端輸出高電平，第一時(shí)鐘信號(hào)端、第二 時(shí)鐘信號(hào)端和復(fù)位信號(hào)輸入端輸出低電平，第一薄膜晶體管導(dǎo)通，第一節(jié)點(diǎn)電壓升高，第一 電容充電，第六薄膜晶體管導(dǎo)通，第二節(jié)點(diǎn)電位被拉低，第十薄膜晶體管導(dǎo)通，輸出端子電 位被拉低； 第二階段，所述第一直流信號(hào)輸入端和所述第一時(shí)鐘信號(hào)端輸出高電平，所述初始信 號(hào)輸入端、所述第二時(shí)鐘信號(hào)端和所述復(fù)位信號(hào)輸入端輸出低電平，所述第一薄膜晶體管 截止，所述第一節(jié)點(diǎn)的電壓升高，第十薄膜晶體管導(dǎo)通，所述輸出端子輸出高電平，所述第 六薄膜晶體管、第七薄膜晶體管和第八薄膜晶體管導(dǎo)通，所述第二節(jié)點(diǎn)電位被拉低； 第三階段，所述第一直流信號(hào)輸入端、所述第二時(shí)鐘信號(hào)端和所述復(fù)位信號(hào)輸入端輸 出高電平，所述第一時(shí)鐘信號(hào)端和所述初始信號(hào)輸入端輸出低電平，第五薄膜晶體管導(dǎo)通， 第二電容充電，所述第二節(jié)點(diǎn)電位被拉高，第三薄膜晶體管和第四薄膜晶體管導(dǎo)通，所述第 一節(jié)點(diǎn)電位被拉低，第九薄膜晶體管導(dǎo)通，所述輸出端子電位被拉低。
【文檔編號(hào)】G09G3/36GK104217693SQ201410447285
【公開(kāi)日】2014年12月17日 申請(qǐng)日期:2014年9月4日 優(yōu)先權(quán)日:2014年9月4日
【發(fā)明者】郝學(xué)光, 李成, 安星俊, 柳奉烈 申請(qǐng)人:京東方科技集團(tuán)股份有限公司, 鄂爾多斯市源盛光電有限責(zé)任公司