一種全高清液晶陣列驅(qū)動(dòng)電路的制作方法
【專利摘要】本發(fā)明公開了一種全高清液晶陣列驅(qū)動(dòng)電路，該驅(qū)動(dòng)電路包括一個(gè)FPGA模塊、一個(gè)可調(diào)正負(fù)電源模塊、一個(gè)ADG3123信號(hào)轉(zhuǎn)換模塊和一個(gè)高壓擴(kuò)展模塊。所述驅(qū)動(dòng)電路可同時(shí)產(chǎn)生多路時(shí)序獨(dú)立的全高清液晶陣列高速驅(qū)動(dòng)信號(hào)，信號(hào)的電壓范圍寬，具有較大的電流輸出能力，所有信號(hào)的正負(fù)電壓，同步變化，正負(fù)電壓幅值實(shí)時(shí)獨(dú)立連續(xù)可調(diào)，顯著減少元件數(shù)量，降低硬件成本，提高集成度和可靠性。
【專利說明】—種全高清液晶陣列驅(qū)動(dòng)電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種液晶驅(qū)動(dòng)電路，更具體地，涉及一種全高清液晶陣列驅(qū)動(dòng)電路。
【背景技術(shù)】
[0002]TFT液晶陣列，在灌注液晶后，需由外部提供信號(hào)，直接驅(qū)動(dòng)液晶陣列動(dòng)作，顯示不同的畫面，以此檢測(cè)液晶陣列是否正常工作，檢測(cè)結(jié)果正常的液晶陣列，才會(huì)邦定外部的驅(qū)動(dòng)1C，并組裝背光等部件，制作為成品液晶屏。
[0003]全高清(FHD，1920*1080分辨率)的液晶陣列，因其本身特性決定，在現(xiàn)有液晶陣列驅(qū)動(dòng)信號(hào)的基礎(chǔ)上，對(duì)驅(qū)動(dòng)信號(hào)增加了諸多要求:1)信號(hào)通道多，有的接近30路，所有信號(hào)均為模擬信號(hào)，2)信號(hào)波形隨時(shí)間實(shí)時(shí)變化，且信號(hào)的最大正負(fù)電壓范圍大，可達(dá)-40V?+40V，3)信號(hào)的上升沿/下降沿，需小于0.1微秒，4)每個(gè)信號(hào)要求具有一定的電流驅(qū)動(dòng)能力，一般要求超過10mA電流輸出，5)部分信號(hào)，正負(fù)電壓范圍相同，但各個(gè)信號(hào)有獨(dú)立的精確時(shí)序(Timing)要求,時(shí)序設(shè)定的單位為0.1微秒。
[0004]圖1為現(xiàn)有液晶陣列驅(qū)動(dòng)信號(hào)電路的一種不意圖。圖1包括MCU模塊1-1、DAC數(shù)模轉(zhuǎn)換模塊1-2、固定電源模塊1-3和放大電路1-4。MCU模塊1-1作為主控模塊，通過數(shù)據(jù)總線和片選/讀寫控制等信號(hào)，實(shí)時(shí)改變DAC數(shù)模轉(zhuǎn)換模塊1-2的輸出，經(jīng)低壓放大模塊1-4進(jìn)行放大，得到放大電壓范圍的信號(hào)輸出，此電壓范圍不超出運(yùn)算放大器的正負(fù)電源范圍。固定電源模塊1-3，負(fù)責(zé)為低壓放大模塊1-4提供固定的正負(fù)工作電源。
[0005]圖1所示電路，因其所采用的架構(gòu)及工作原理，在信號(hào)速度、輸出信號(hào)通道擴(kuò)展、信號(hào)電壓范圍、電路穩(wěn)定性等方面，都受到明顯的限制，可適應(yīng)原有液晶陣列產(chǎn)品測(cè)試需求，但無法滿足全高清液晶陣列驅(qū)動(dòng)信號(hào)的要求:1)定時(shí)精度不足:通常的MCU，其定時(shí)精度，可以達(dá)到毫秒級(jí)，但無法滿足I微秒的精確定時(shí)，更無法以0.1微秒精度，在不同時(shí)段，向DAC數(shù)模轉(zhuǎn)換模塊1-2寫入不同的數(shù)據(jù)，從而產(chǎn)生精確時(shí)序的電壓波形。2)擴(kuò)展不便，難以實(shí)現(xiàn)較多通道的驅(qū)動(dòng)信號(hào)輸出:高速DAC數(shù)模轉(zhuǎn)換芯片，為提高數(shù)據(jù)刷新速度，均采用并行總線接口，以10位精度計(jì)算，不計(jì)片選、讀寫等控制線，需10根并行數(shù)據(jù)線，才可輸出一路電壓信號(hào)，經(jīng)處理及放大，產(chǎn)生一路液晶陣列驅(qū)動(dòng)信號(hào)。以圖1所示電路，每增加一路獨(dú)立的液晶驅(qū)動(dòng)信號(hào)，需增加10根獨(dú)立的數(shù)據(jù)線。以30路液晶驅(qū)動(dòng)信號(hào)為例，高速DAC數(shù)模轉(zhuǎn)換芯片所需數(shù)據(jù)線需300根，數(shù)量相當(dāng)可觀，很多情況下，是不可接受的。3)電路復(fù)雜:每增加一路驅(qū)動(dòng)信號(hào)，都需要增加一個(gè)高速DAC數(shù)模轉(zhuǎn)換芯片，并獨(dú)立控制讀寫，操作復(fù)雜，電路穩(wěn)定性降低。4)驅(qū)動(dòng)信號(hào)電壓范圍窄:低壓放大模塊1-4，采用常規(guī)運(yùn)算放大器，工作電源小于±22V，若使用轉(zhuǎn)換速度快的運(yùn)算放大器，則其工作電壓多小于±18V，低壓放大模塊的輸出信號(hào)，其電壓范圍，還要窄于此工作電壓范圍。
【發(fā)明內(nèi)容】
[0006]針對(duì)現(xiàn)有技術(shù)中輸出信號(hào)定時(shí)精度低、信號(hào)通道擴(kuò)展不便、信號(hào)電壓范圍窄、電路復(fù)雜、硬件成本高的問題，本發(fā)明提供一種適應(yīng)全高清液晶陣列檢測(cè)的要求的高壓高速驅(qū)動(dòng)電路，以提高信號(hào)時(shí)序精度，方便擴(kuò)展輸出信號(hào)通道數(shù)，較大擴(kuò)展輸出信號(hào)電壓范圍，能夠很大地減少高速DAC數(shù)模轉(zhuǎn)換芯片數(shù)量，生產(chǎn)成本明顯降低。
[0007]為了解決上述技術(shù)問題，本發(fā)明是通過以下技術(shù)方案實(shí)現(xiàn)的。
[0008]一種全高清液晶陣列驅(qū)動(dòng)電路，該驅(qū)動(dòng)電路包括中央處理器模塊，信號(hào)轉(zhuǎn)換模塊，高壓擴(kuò)展模塊，所述中央處理器模塊輸出高速數(shù)字信號(hào)至信號(hào)轉(zhuǎn)換模塊，經(jīng)信號(hào)轉(zhuǎn)換模塊轉(zhuǎn)換為電壓信號(hào)，該電壓信號(hào)經(jīng)高壓擴(kuò)展模塊輸出高壓高速信號(hào)。
[0009]進(jìn)一步，所述中央處理器電路和信號(hào)轉(zhuǎn)換模塊還連接有用于給其供電的可調(diào)電源模塊。
[0010]進(jìn)一步，所述中央處理器模塊為FPGA模塊。
[0011]進(jìn)一步，所述信號(hào)轉(zhuǎn)換模塊為ADG3123信號(hào)轉(zhuǎn)換模塊。
[0012]進(jìn)一步，所述高壓擴(kuò)展模塊包括低壓高速運(yùn)算放大器，電阻(Rl、R2、、R3、、R4、、R5)、NPN晶體管Ql、PNP晶體管Q2、PNP功率晶體管Q3、NPN功率晶體管Q4，所述低壓高速運(yùn)算放大器Ul由低壓正電源+LV，和低壓負(fù)電源-LV供電，且其同相輸入端接低壓信號(hào)輸入端Vi，所述電阻Rl與Ul的反相輸入端連接；電阻R2連接在高壓擴(kuò)展模塊的高壓信號(hào)輸出端Vo和運(yùn)算放大器Ul的反相輸入端之間；所述運(yùn)算放大器Ul的輸出端與NPN晶體管Ql的基極和PNP晶體管Q2的基極連接，且NPN晶體管Ql的集電極連接電阻R3，PNP晶體管Q2的集電極連接電阻R4，所述NPN晶體管Ql和PNP晶體管Q2的發(fā)射極經(jīng)電阻R5接地；所述PNP功率晶體管Q3的基極和集電極與電阻R3的兩端連接；所述NPN功率晶體管Q4的基極和集電極與電阻R4的兩端連接；所述電阻R6的一端接高壓信號(hào)輸出端V0，另一端接地；所述運(yùn)算放大器Ul的反相輸入端和NPN晶體管Ql的基極之間跨接有電容Cl，電阻R2兩端與電容C2并聯(lián)，高壓信號(hào)輸出端Vo和NPN晶體管Ql的發(fā)射極之間連接有電容C3。
[0013]與現(xiàn)有技術(shù)相比，本發(fā)明的有益之處是:1)時(shí)序精確，以FPGA作為主控單元，可實(shí)現(xiàn)以0.1微秒精度，輸出多路獨(dú)立的時(shí)序邏輯信號(hào)，2)便于擴(kuò)展信號(hào)輸出通道，較之通常用10位數(shù)據(jù)線來同時(shí)控制一個(gè)信號(hào)的時(shí)序和電壓波形，改為由FPGA的多個(gè)管腳，同時(shí)輸出多路高速時(shí)序邏輯信號(hào)，各輸出信號(hào)的時(shí)序由此時(shí)序邏輯信號(hào)決定，而各輸出信號(hào)幅值和正負(fù)電壓的絕對(duì)大小由正負(fù)電源產(chǎn)生電路和高壓擴(kuò)展電路的放大倍數(shù)共同決定，輸出信號(hào)的正負(fù)電壓范圍最大可達(dá)±40V ；3)輸出信號(hào)正負(fù)電壓獨(dú)立連續(xù)可調(diào)，且多路輸出信號(hào)的正負(fù)電壓同步變化；4)高速，信號(hào)的上升沿/下降沿小于0.1微秒；5)每路信號(hào)具有10mA電流輸出能力，完全滿足全高清液晶陣列的驅(qū)動(dòng)要求，大為減少元件數(shù)量，降低硬件成本，減小電路體積，降低電路復(fù)雜性。
【專利附圖】
【附圖說明】
[0014]下面結(jié)合附圖對(duì)本發(fā)明的【具體實(shí)施方式】作進(jìn)一步詳細(xì)的說明。
[0015]圖1為現(xiàn)有液晶陣列驅(qū)動(dòng)/[目號(hào)電路的一種不意圖。
[0016]圖2為本發(fā)明的電路硬件結(jié)構(gòu)框圖。
[0017]圖3為本發(fā)明中高壓擴(kuò)展I的電路工作原理圖。
【具體實(shí)施方式】
[0018]為了更清楚地說明本發(fā)明，下面結(jié)合優(yōu)選實(shí)施例和附圖對(duì)本發(fā)明做進(jìn)一步的說明。附圖中相似的部件以相同的附圖標(biāo)記進(jìn)行表示。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，下面所具體描述的內(nèi)容是說明性的而非限制性的，不應(yīng)以此限制本發(fā)明的保護(hù)范圍。
[0019]圖2為本發(fā)明的驅(qū)動(dòng)電路優(yōu)選實(shí)施例的硬件結(jié)構(gòu)框圖，由FPGA模塊2_1、可調(diào)正負(fù)電源模塊2-2、ADG3123信號(hào)轉(zhuǎn)換模塊2_3和高壓擴(kuò)展模塊2_4組成。
[0020]所述FPGA 模塊 2-1，采用 XILINX 公司的 XC3S200 高速 FPGA (Field ProgrammableGate Array，現(xiàn)場(chǎng)可編程邏輯陣列)，作為系統(tǒng)的主控單元，XC3S200最大工作頻率可達(dá)200MHz，管腳輸出信號(hào)頻率可輕松達(dá)到100MHz，即0.01微秒精度。FPGA模塊2_1，一方面負(fù)責(zé)產(chǎn)生DAC控制信號(hào)，送至可調(diào)正負(fù)電源模塊2-2，產(chǎn)生相應(yīng)的、正負(fù)電壓幅值獨(dú)立可調(diào)的多路正負(fù)電源，作為ADG3123信號(hào)轉(zhuǎn)換模塊2-3的正負(fù)工作電源；另一方面，F(xiàn)PGA模塊2_1在多個(gè)輸出管腳上，以0.1微秒的精度，同時(shí)輸出多路獨(dú)立的高速時(shí)序邏輯信號(hào)(高速時(shí)序輸入I?高速時(shí)序輸入N)。
[0021]高速時(shí)序邏輯信號(hào)(高速時(shí)序輸入I?高速時(shí)序輸入N)，送入ADG3123信號(hào)轉(zhuǎn)換模塊2-3進(jìn)行第一次信號(hào)處理，ADG3123信號(hào)轉(zhuǎn)換模塊2-3內(nèi)包含多個(gè)信號(hào)轉(zhuǎn)換子單元(信號(hào)轉(zhuǎn)換I?信號(hào)轉(zhuǎn)換N)，所有信號(hào)轉(zhuǎn)換子單元，共同連接可調(diào)正負(fù)電源2-2所輸出的多路正負(fù)電源，作為其工作電源。經(jīng)ADG3123信號(hào)轉(zhuǎn)換模塊2-3處理后，得到多路中間信號(hào)(中間信號(hào)I?中間信號(hào)N)，所有中間信號(hào)的時(shí)序，由高速時(shí)序邏輯信號(hào)的時(shí)序決定，而中間信號(hào)的瞬時(shí)高電壓，等于當(dāng)前可調(diào)正負(fù)電源模塊2-2的正電壓輸出，中間信號(hào)的瞬時(shí)低電壓，等于可調(diào)正負(fù)電源模塊2-2的負(fù)電壓輸出。
[0022]中間信號(hào)的電壓范圍雖然初步變寬，但ADG3123芯片本身特性決定，中間信號(hào)正負(fù)電壓絕對(duì)值之和最大為35V，相當(dāng)于±18V，離所需±40V的規(guī)格差距較大，同時(shí)，所有中間信號(hào)，不具備電流驅(qū)動(dòng)能力。故將中間信號(hào)，送入高壓擴(kuò)展模塊2-4進(jìn)行第二次信號(hào)處理。高壓擴(kuò)展模塊2-4內(nèi)部，有多路獨(dú)立、電路完全相同的高壓擴(kuò)展電路(高壓擴(kuò)展I?高壓擴(kuò)展N)，分別對(duì)中間信號(hào)I?中間信號(hào)N進(jìn)行處理，得到電壓范圍高壓放大(最大可達(dá)±40V)，并具有最大10mA的驅(qū)動(dòng)能力的驅(qū)動(dòng)信號(hào)(驅(qū)動(dòng)信號(hào)I?驅(qū)動(dòng)信號(hào)N)，此多路驅(qū)動(dòng)信號(hào)(驅(qū)動(dòng)信號(hào)I?驅(qū)動(dòng)信號(hào)N)，完全可滿足全高清液晶陣列驅(qū)動(dòng)所需的高速(上升/下降沿0.1微秒)、寬電壓范圍(±40V)，最大具有10mA電流輸出要求。
[0023]通過FPGA模塊2-1，實(shí)時(shí)獨(dú)立改變可調(diào)正負(fù)電源模塊2_2的正電源或負(fù)電源輸出，可連續(xù)改變多路中間信號(hào)的正負(fù)電壓瞬時(shí)值，經(jīng)高壓擴(kuò)展模塊2-4高壓放大，實(shí)現(xiàn)實(shí)時(shí)調(diào)整驅(qū)動(dòng)信號(hào)的正負(fù)電壓值。
[0024]圖3顯示了圖2中高壓擴(kuò)展模塊2-4所含高壓擴(kuò)展I的內(nèi)部電路原理圖，包括一個(gè)低壓高速運(yùn)算放大器U1、五個(gè)電阻(Rl、R2、、R3、、R4、、R5)、NPN晶體管Ql、PNP晶體管Q2、PNP功率晶體管Q3、NPN功率晶體管Q4、兩個(gè)高壓電源(+HV、-HV)、兩個(gè)低壓電源(+LV、-LV), 一個(gè)低壓信號(hào)輸入端Vi, 一個(gè)高壓信號(hào)輸出端Vo組成。
[0025]常規(guī)的低壓放大電路中，低壓運(yùn)算放大器和后級(jí)負(fù)責(zé)電流放大的晶體管，采用同一組低壓電源供電，此低壓放大電路，其輸出信號(hào)的電壓范圍、轉(zhuǎn)換速度，均由運(yùn)算放大器決定:1)普通運(yùn)算放大器的工作電壓，通常小于±22V，則輸出信號(hào)的電壓范圍，最大只能達(dá)到±20V左右；2)運(yùn)算放大器的工作電壓范圍，和運(yùn)算放大器的轉(zhuǎn)換速度，這兩個(gè)性能，無法同時(shí)兼得:工作電壓范圍大的運(yùn)算放大器，其轉(zhuǎn)換速度慢，而轉(zhuǎn)換速度快的運(yùn)算放大器，其工作電壓范圍小。因此，常規(guī)的低壓放大電路，無法輸出同時(shí)滿足高速、高電壓范圍的驅(qū)動(dòng)信號(hào)。
[0026]高壓擴(kuò)展模塊2-4中，低壓高速運(yùn)算放大器，和后級(jí)負(fù)責(zé)電流放大的晶體管，分別采用兩組獨(dú)立的電源:低壓電源(+LV、-LV)，為低壓高速運(yùn)算放大器Ul供電，而高壓電源(+HV, -HV)，為負(fù)責(zé)電流放大的晶體管網(wǎng)絡(luò)供電。相對(duì)于常規(guī)的低壓運(yùn)放電路，將影響輸出信號(hào)的轉(zhuǎn)換速度和電壓范圍的因素分別處理，具有以下優(yōu)點(diǎn)，可同時(shí)滿足高速、高電壓范圍的要求。
[0027]I)輸出信號(hào)的電壓范圍，由高壓電源(+HV、-HV)決定，不受運(yùn)算放大器工作電壓范圍的限制。故輸出信號(hào)的電壓范圍，可大大高于運(yùn)算放大器的工作電壓范圍。
[0028]2)輸出信號(hào)的轉(zhuǎn)換速度，由運(yùn)算放大器決定，與輸出信號(hào)電壓范圍無關(guān)。在選擇運(yùn)算放大器時(shí)，無需擔(dān)心其工作電壓范圍太窄會(huì)導(dǎo)致輸出信號(hào)電壓范圍太小，只需考慮速度特性，可供選擇的芯片大為增加。
[0029]低壓高速運(yùn)算放大器Ul，由低壓正電源+LV，和低壓負(fù)電源-LV供電，低壓高速運(yùn)算放大器Ul的同相輸入端接低壓信號(hào)輸入端Vi，低壓正電源+LV，和低壓負(fù)電源-LV，分別連接低壓高速運(yùn)算放大器Ul的正負(fù)電源輸入端，低壓信號(hào)輸入端Vi接運(yùn)算放大器Ul的同相輸入端，電阻Rl的一端接地，另一端連接運(yùn)算放大器Ul的反相輸入端，電阻R2跨接于高壓信號(hào)輸出端Vo和運(yùn)算放大器Ul的反相輸入端；
[0030]運(yùn)算放大器Ul的輸出端，連接NPN晶體管Ql的基極和PNP晶體管Q2的基極，高壓正電源+VH，經(jīng)電阻R3，連接NPN晶體管Ql的集電極，高壓負(fù)電源-VH，經(jīng)電阻R4，連接PNP晶體管Q2的集電極，NPN晶體管Ql和PNP晶體管Q2的發(fā)射極經(jīng)電阻R5接地，PNP功率晶體管Q3的基極和集電極，連接電阻R3的兩端，NPN功率晶體管Q4的基極和集電極，連接電阻R4的兩端，電阻R6 —端接高壓信號(hào)輸出端V0，另一端接地。
[0031]電容Cl跨接于運(yùn)算放大器Ul的反相輸入端和NPN晶體管Ql的基極，電容C2與電阻R2兩端并聯(lián)，電容C3連接高壓信號(hào)輸出端Vo和NPN晶體管Ql的發(fā)射極。
[0032]圖3高壓擴(kuò)展電路的工作原理如下:
[0033]低壓高速運(yùn)算放大器Ul，沒有采用通常的運(yùn)算放大器電源電壓擴(kuò)展電路，而是由低壓正電源+LV，和低壓負(fù)電源-LV供電，這兩個(gè)電源均可使用低壓高速運(yùn)算放大器Ul規(guī)格書中所允許的任何正常工作電壓，以低壓正電源+LV = +15V,低壓負(fù)電源-LV = -15V為例，運(yùn)算放大器Ul正負(fù)電源電壓值固定且對(duì)稱，避免了運(yùn)算放大器常規(guī)電源電壓擴(kuò)展，所導(dǎo)致的不同輸出時(shí)運(yùn)放參數(shù)漂移的問題。
[0034]高壓正電源+VH、高壓負(fù)電源-VH，電壓取值與低壓高速運(yùn)算放大器Ul的工作電源完全獨(dú)立，可遠(yuǎn)遠(yuǎn)大于低壓高速運(yùn)算放大器Ul的工作電源電壓范圍，此處以高壓正電源+VH = +48V、高壓負(fù)電源-VH = -48V為例。
[0035]當(dāng)?shù)蛪狠斎胄盘?hào)Vi為正電壓，此時(shí)運(yùn)算放大器Ul的輸出端30為正電壓，NPN晶體管Ql導(dǎo)通，電流由高壓正電源+HV，經(jīng)電阻R3、NPN晶體管Q1，流入電阻R5，并在電阻R3兩端形成一定的電壓差，此壓差使PNP功率晶體管Q3導(dǎo)通，電流由高壓正電源+HV經(jīng)PNP功率晶體管Q3流入電阻R6，而電阻R2、電阻Rl，將高壓輸出信號(hào)Vo分壓反饋到運(yùn)算放大器Ul的反相輸入端，電路平衡時(shí)，高壓輸出信號(hào)Vo = (l+R2/Rl)*Vi，增大R2/R1比值，可使高壓輸出信號(hào)Vo電壓值,大于低壓正電源+LV,實(shí)現(xiàn)最高+40V的電壓輸出。
[0036]與此類似，若低壓輸入信號(hào)Vi為負(fù)電壓，此時(shí)運(yùn)算放大器Ul的輸出端30為負(fù)電壓，PNP晶體管Q2導(dǎo)通，電流經(jīng)電阻R5、PNP晶體管Q2、電阻R4，流入高壓負(fù)電源-HV，并在電阻R4兩端形成一定的電壓差，此壓差使NPN功率晶體管Q4導(dǎo)通，電流經(jīng)電阻R6、NPN功率晶體管Q4，流入高壓負(fù)電源-HV，對(duì)輸入的負(fù)電壓進(jìn)行放大，高壓輸出信號(hào)Vo電壓值，大于低壓負(fù)電源-LV,實(shí)現(xiàn)最低-40V的電壓輸出。
[0037]當(dāng)?shù)蛪盒盘?hào)輸入端Vi的信號(hào)正負(fù)高速變換，在特定頻率下，高壓信號(hào)輸出Vo會(huì)出現(xiàn)振蕩，合適選取電容C1、C2、C3的電容值(3pF?22pF)，可消除此現(xiàn)象。
[0038]圖3中，低壓高速運(yùn)算放大器,采用Ti公司高速運(yùn)算放大器LM7171,其slew rate可達(dá)4100V/US，可以保證信號(hào)的上升沿/下降沿在0.1us內(nèi)，此芯片最大工作電壓±18V，也可采用其類似的低壓高速運(yùn)算放大器。
[0039]綜上所述，本發(fā)明針對(duì)通常方式下，液晶陣列驅(qū)動(dòng)電路信號(hào)輸出通道難以大量擴(kuò)展，且速度、電壓范圍較低的不足，根據(jù)全高清液晶驅(qū)動(dòng)信號(hào)通道多、速度高的特點(diǎn)，對(duì)驅(qū)動(dòng)信號(hào)進(jìn)行分組處理，由FPGA產(chǎn)生高速時(shí)序邏輯，經(jīng)高速信號(hào)轉(zhuǎn)換電路，和低壓高速運(yùn)算放大器構(gòu)建的高壓擴(kuò)展電路，同時(shí)產(chǎn)生多路全高清液晶驅(qū)動(dòng)所需的高速、寬電壓驅(qū)動(dòng)信號(hào)，并可在不同時(shí)刻，同步改變多路液晶驅(qū)動(dòng)信號(hào)的正負(fù)電壓，在相同信號(hào)輸出通道下，大為減少元件數(shù)量，降低硬件成本及電路體積，降低電路復(fù)雜程度，提高電路穩(wěn)定性。
[0040]顯然，本發(fā)明的上述實(shí)施例僅僅是為清楚地說明本發(fā)明所作的舉例，而并非是對(duì)本發(fā)明的實(shí)施方式的限定，對(duì)于所屬領(lǐng)域的普通技術(shù)人員來說，在上述說明的基礎(chǔ)上還可以做出其它不同形式的變化或變動(dòng)，這里無法對(duì)所有的實(shí)施方式予以窮舉，凡是屬于本發(fā)明的技術(shù)方案所引伸出的顯而易見的變化或變動(dòng)仍處于本發(fā)明的保護(hù)范圍之列。
【權(quán)利要求】
1.一種全高清液晶陣列驅(qū)動(dòng)電路，其特征在于，該驅(qū)動(dòng)電路包括中央處理器模塊，信號(hào)轉(zhuǎn)換模塊，高壓擴(kuò)展模塊，所述中央處理器模塊輸出高速數(shù)字信號(hào)至信號(hào)轉(zhuǎn)換模塊，經(jīng)信號(hào)轉(zhuǎn)換模塊轉(zhuǎn)換為電壓信號(hào)，該電壓信號(hào)經(jīng)高壓擴(kuò)展模塊輸出高壓高速信號(hào)。
2.根據(jù)權(quán)利要求1所述的一種全高清液晶陣列驅(qū)動(dòng)電路，其特征在于，所述中央處理器電路和信號(hào)轉(zhuǎn)換模塊還連接有用于給其供電的可調(diào)電源模塊。
3.根據(jù)權(quán)利要求1所述的一種全高清液晶陣列驅(qū)動(dòng)電路，其特征在于，所述中央處理器模塊為FPGA模塊。
4.根據(jù)權(quán)利要求1所述的一種全高清液晶陣列驅(qū)動(dòng)電路，其特征在于，所述信號(hào)轉(zhuǎn)換模塊為ADG3123信號(hào)轉(zhuǎn)換模塊。
5.根據(jù)權(quán)利要求1所述的一種全高清液晶陣列驅(qū)動(dòng)電路，其特征在于，所述高壓擴(kuò)展模塊包括低壓高速運(yùn)算放大器，電阻(R1、R2、、R3、、R4、、R5) ,NPN晶體管Q1、PNP晶體管Q2、PNP功率晶體管Q3、NPN功率晶體管Q4，所述低壓高速運(yùn)算放大器Ul由低壓正電源+LV，和低壓負(fù)電源-LV供電，且其同相輸入端接低壓信號(hào)輸入端Vi，所述電阻Rl與Ul的反相輸入端連接；電阻R2連接在高壓擴(kuò)展模塊的高壓信號(hào)輸出端Vo和運(yùn)算放大器Ul的反相輸入端之間；所述運(yùn)算放大器Ul的輸出端與NPN晶體管Ql的基極和PNP晶體管Q2的基極連接，且NPN晶體管Ql的集電極連接電阻R3，PNP晶體管Q2的集電極連接電阻R4，所述NPN晶體管Ql和PNP晶體管Q2的發(fā)射極經(jīng)電阻R5接地；所述PNP功率晶體管Q3的基極和集電極與電阻R3的兩端連接；所述NPN功率晶體管Q4的基極和集電極與電阻R4的兩端連接；所述電阻R6的一端接高壓信號(hào)輸出端V0，另一端接地；所述運(yùn)算放大器Ul的反相輸入端和NPN晶體管Ql的基極之間跨接有電容Cl，電阻R2兩端與電容C2并聯(lián)，高壓信號(hào)輸出端Vo和NPN晶體管Ql的發(fā)射極之間連接有電容C3。
【文檔編號(hào)】G09G3/36GK104078018SQ201410335818
【公開日】2014年10月1日 申請(qǐng)日期:2014年7月15日 優(yōu)先權(quán)日:2014年7月15日
【發(fā)明者】陳文源, 陸跟成, 應(yīng)林華 申請(qǐng)人:蘇州華興源創(chuàng)電子科技有限公司