一種移位寄存器單元、柵極驅(qū)動裝置和顯示面板的制作方法
【專利摘要】本發(fā)明公開了一種移位寄存器單元、柵極驅(qū)動裝置和顯示面板，以解決移位寄存器單元信號失真的問題。所述移位寄存器單元包括：第一晶體管，柵極與第一時鐘信號端連接，第一極為移位寄存器單元的輸入端，第二極與電容的第一端連接，電容的第二端為移位寄存器單元的輸出端；第二晶體管，柵極與第二時鐘信號端連接，第一極與第一晶體管的第二極連接，第二極與第三晶體管的第一極連接；第三晶體管，柵極與第一或第二電平信號端連接，第二極與第五晶體管的柵極連接；第四晶體管，柵極與第一時鐘信號端連接，第一極與第二電平信號端連接，第二極與電容的第二端連接；第五晶體管的第二極與第一電平信號端連接，第一極與電容的第二端連接。
【專利說明】一種移位寄存器單元、柵極驅(qū)動裝置和顯示面板
【技術領域】
[0001]本發(fā)明涉及液晶顯示裝置的柵極驅(qū)動【技術領域】，尤其涉及一種移位寄存器單元、柵極驅(qū)動裝置和顯示面板。
【背景技術】
[0002]在科技發(fā)展日新月異的現(xiàn)今時代中，液晶顯示器已經(jīng)廣泛地應用在電子顯示產(chǎn)品上，如電視機、計算機、手機及個人數(shù)字助理等。液晶顯示器包括數(shù)據(jù)驅(qū)動器(SourceDriver)、柵極驅(qū)動裝置(Gate Driver)及液晶顯示面板等。其中，液晶顯示面板中具有像素陣列，而柵極驅(qū)動裝置用以依序開啟像素陣列中對應的像素行，以將數(shù)據(jù)驅(qū)動器輸出的像素數(shù)據(jù)傳輸至像素，進而顯示待顯圖像。
[0003]現(xiàn)有的柵極驅(qū)動裝置通常由移位寄存器單元構成，由于現(xiàn)有工藝技術的限制，目前在玻璃基本上制作的移位寄存器單元采用金屬氧化物半導體(Metal-oxidesemiconductor,M0S)管開關電路,其尺寸較大,較集成電路(Integrated circuit, IC)相比其集成度較低，且MOS管的性能較差，因此移位寄存器單元中的MOS管會存在漏電流、閾值損耗等現(xiàn)象，其中一些MOS管的漏電流會導致起輸出作用的管子無法開啟，從而使移位寄存器單元的輸出一直為高電平，因此信號無法傳遞下去，導致柵極驅(qū)動裝置工作異常。例如圖1所示的3T1C電路，包括晶體管Ml1、晶體管M12和晶體管M13，以及電容C11，當與輸入端IN的信號直接連接的晶體管M12的特性比較差時，晶體管M12的漏電流使得輸出至晶體管M13柵極的電平無法達到開啟晶體管M13的要求，就會導致與輸出端OUT直接連接的晶體管M13無法開啟，從而使輸出端OUT的輸出信號一直為高電平，不能輸出期望的低電平，從而造成輸出信號失真。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是提供一種移位寄存器單元、柵極驅(qū)動裝置和顯示面板，以解決移位寄存器單元的信號失真的問題。
[0005]本發(fā)明的目的是通過以下技術方案實現(xiàn)的:
[0006]本發(fā)明實施例提供一種移位寄存器單元，包括第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管和電容:所述第一晶體管的柵極與第一時鐘信號端電連接，其第一極作為所述移位寄存器單元的輸入端，其第二極與所述電容的第一端電連接，所述電容的第二端為所述移位寄存器單元的輸出端；
[0007]所述第二晶體管的柵極與第二時鐘信號端電連接，其第一極與所述第一晶體管的第二極電連接，其第二極與所述第三晶體管的第一極電連接；
[0008]所述第三晶體管的柵極與第一電平信號端或第二電平信號端電連接，其第二極與所述第五晶體管的柵極電連接；
[0009]所述第四晶體管的柵極與第一時鐘信號端電連接，其第一極與第二電平信號端電連接，其第二極與所述電容的第二端電連接；[0010]所述第五晶體管的第二極與所述第一電平信號端電連接，其第一極與所述電容的第二端電連接。
[0011]通過在輸入端電連接的晶體管和輸出端電連接晶體管之間設置一些輔助晶體管、及提供控制該些輔助晶體管的時鐘信號，可以有效降低與輸入端電連接的晶體管所產(chǎn)生的漏電流的影響，以解決移位寄存器單元的信號失真的問題。
[0012]本發(fā)明實施例還提供了第一種柵極驅(qū)動裝置，包括多個移位寄存器單元，所述多個所述移位寄存器單元級聯(lián)，上一級所述移位寄存器單元的輸出端與下一級所述移位寄存器單元的輸入端電連接，第一級所述移位寄存器單元的輸入端接入低電平有效的單穩(wěn)態(tài)脈沖信號。
[0013]本發(fā)明實施例還提供了第二種柵極驅(qū)動裝置，包括多個移位寄存器單元，所述多個所述移位寄存器單元級聯(lián)，上一級所述移位寄存器單元的輸出端與下一級所述移位寄存器單元的輸入端電連接，第一級所述移位寄存器單元的輸入端接入高電平有效的單穩(wěn)態(tài)脈沖信號。
[0014]本發(fā)明實施例還提供了第三種柵極驅(qū)動裝置，包括多個移位寄存器單元，所述多個所述移位寄存器單元級聯(lián)，上一級所述移位寄存器單元的輸出端經(jīng)反相器與下一級所述移位寄存器單元的輸入端電連接，第一級所述移位寄存器單元的輸入端接入高電平有效的單穩(wěn)態(tài)脈沖信號。
[0015]本發(fā)明實施例提供的柵極驅(qū)動裝置，由于其移位寄存器單元中，通過在輸入端電連接的晶體管和輸出端電連接晶體管之間設置一些輔助晶體管、及提供控制該些輔助晶體管的時鐘信號，能夠有效降低與輸入端電連接的晶體管所產(chǎn)生的漏電流的影響，因此采用本發(fā)明提供的柵極驅(qū)動裝置可以避免其移位寄存器單元的輸出信號失真的問題。
[0016]本發(fā)明實施例還提供了一種顯示面板，包括如上實施例提供的柵極驅(qū)動裝置。
[0017]本發(fā)明實施例提供的顯示面板，由于在構成其柵極驅(qū)動裝置的移位寄存器單元中，通過在輸入端電連接的晶體管和輸出端電連接晶體管之間設置一些輔助晶體管、及提供控制該些輔助晶體管的時鐘信號，能夠有效降低與輸入端電連接的晶體管所產(chǎn)生的漏電流的影響，因此采用本發(fā)明提供的顯示面板可以避免其移位寄存器單元的輸出信號失真的問題。
【專利附圖】

【附圖說明】
[0018]圖1為現(xiàn)有的移位寄存器單元的結構示意圖；
[0019]圖2為本發(fā)明實施例提供的第一種移位寄存器單元的結構示意圖；
[0020]圖3為圖2所示移位寄存器單元中的工作時序圖；
[0021]圖4為本發(fā)明實施例提供的第二種移位寄存器單元的結構示意圖；
[0022]圖5為本發(fā)明實施例提供的第三種移位寄存器單元的結構示意圖；
[0023]圖6為圖5所示移位寄存器單元的工作時序圖；
[0024]圖7為本發(fā)明實施例提供的第四種移位寄存器單元的結構示意圖；
[0025]圖8為本發(fā)明實施例提供的第五種移位寄存器單元的結構示意圖；
[0026]圖9為圖8所示移位寄存器單元的工作時序圖；
[0027]圖10為本發(fā)明實施例提供的第六種移位寄存器單元的結構示意圖；[0028]圖11為本發(fā)明實施例提供的第一種柵極驅(qū)動裝置的結構示意圖；
[0029]圖12為本發(fā)明實施例提供的第二種柵極驅(qū)動裝置的結構示意圖；
[0030]圖13為本發(fā)明實施例提供的第三種柵極驅(qū)動裝置的結構示意圖。
【具體實施方式】
[0031]下面結合說明書附圖對本發(fā)明實施例的實現(xiàn)過程進行詳細說明。需要注意的是，自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發(fā)明，而不能理解為對本發(fā)明的限制。
[0032]實施例一，以各晶體管為PMOS晶體管例進行舉例說明，如下:
[0033]參見圖2，本發(fā)明實施例提供的第一種移位寄存器單元，包括:第一晶體管M1，其柵極與第一時鐘信號端CKl電連接,其第一極作為移位寄存器單兀的輸入端IN,其第二極與電容Cl的第一端電連接，電容Cl的第二端為移位寄存器單元的輸出端OUT ；
[0034]第二晶體管M2的柵極與第二時鐘信號端CK2電連接,其第一極與第一晶體管Ml的第二極電連接，其第二極與第三晶體管M3的第一極電連接；
[0035]第三晶體管M3的柵極與第一電平信號端Vl電連接，其第二極與第五晶體管M5的柵極電連接；
[0036]第四晶體管M4的柵極與第一時鐘信號端CKl電連接,其第一極與第二電平信號端V2電連接，其第二極與電容Cl的第二端電連接；
[0037]第五晶體管M5的第二極與第一電平信號端Vl電連接，其第一極與電容Cl的第二端電連接。
[0038]本發(fā)明實施例中，在第一晶體管Ml和第五晶體管M5之間設置第二晶體管M2和第三晶體管M3，通過第二時鐘信號端CK2接入的時鐘信號控制第二晶體管M2的通斷，有效降低第一晶體管Ml所產(chǎn)生的漏電流對第五晶體管M5的開啟或關斷狀態(tài)的影響，以減少移位寄存器單元的輸出信號的失真。
[0039]具體的，在本實施例中，第一晶體管Ml、第二晶體管M2、第三晶體管M3、第四晶體管M4和第五晶體管M5均為PMOS晶體管，因此,各PMOS晶體管的第一極為源極,第二極為漏極。
[0040]第一電平信號端Vl為低電平信號端，其輸入信號為低電平信號，第二電平信號端V2為高電平信號端，其輸入信號為高電平信號，移位寄存器單元的輸入端IN接入低電平有效的單穩(wěn)態(tài)脈沖信號，第一時鐘信號端CKl接入第一時鐘信號，第二時鐘信號端CK2接入第二時鐘信號，其中，所述第二時鐘信號是所述第一時鐘信號的反相信號。
[0041]為便于理解，下面對移位寄存器單元的工作細節(jié)做詳細描述，請參考圖3所示的移位寄存器單元的工作時序圖。其中，圖2所示移位寄存單元的輸入端IN接入單穩(wěn)態(tài)脈沖信號STV，該單穩(wěn)態(tài)脈沖信號STV為低電平有效。第一時鐘信號端CKl接入第一時鐘信號CK，第二時鐘信號端CK2接入第二時鐘信號CKB，第一電平信號端Vl接入低電平信號VSS，第二電平信號端接入高電平信號VDD。輸入端IN提供的單穩(wěn)態(tài)脈沖信號STV的下降沿與第一時鐘信號CK的下降沿和第二時鐘信號CKB的上升沿對齊；單穩(wěn)態(tài)脈沖信號STV的周期大于第一時鐘信號CK和第二時鐘信號CKB的周期，單穩(wěn)態(tài)脈沖信號STV的有效脈沖的寬度為第一時鐘信號CK或第二時鐘信號CKB的1/2周期寬度。圖2所示的移位寄存器單元以圖3所示的工作時序工作時，tl、t2和t3各階段有如下描述:
[0042]由于第三晶體管3的柵極接第一電平信號端Vl的輸入的低電平信號VSS，因此第三晶體管M3為常開狀態(tài)，可以等效為二極管，為便于描述，下文不再就任意時刻第三晶體管M3的狀態(tài)做分析。
[0043]tl時間段:
[0044]輸入端IN輸入低電平信號，第一時鐘信號端CKl輸入低電平信號，即第一時鐘信號CK在tl時間段為低電平信號；第二時鐘信號端CK2輸入高電平信號，第二時鐘信號CKB在tl時間段為聞電平彳目號。
[0045]第一晶體管Ml和第四晶體管M4打開，第二晶體管M2和第五晶體管M5關斷，輸入端IN輸入的低電平信號經(jīng)第一晶體管Ml被寫入節(jié)點NI點，節(jié)點NI點與電容Cl的第一端電連接，使得電容Cl充入低電平；第二電平信號端V2輸入的高電平信號VDD經(jīng)第四晶體管M4寫入電容Cl的第二端，也即輸出端OUT輸出高電平信號。
[0046]t2時間段:
[0047]輸入端IN輸入高電平信號，第一時鐘信號端CKl輸入高電平信號，即第一時鐘信號CK在t2時間段為高電平信號；第二時鐘信號端CK2輸入低電平信號，第二時鐘信號CKB在t2時間段為低電平信號。
[0048]第一晶體管Ml和第四晶體管M4關斷，第二晶體管M2打開，在電容Cl的存儲效應的作用下，節(jié)點NI保持為低電平，低電平信號通過打開的第二晶體管M2提供給第五晶體管M5,使得第五晶體管M5打開，第一電平信號端Vl輸入的低電平信號VSS將電容Cl第二端及輸出端OUT處的電平拉至低電平，即輸出端OUT輸出低電平信號。同時，由于電容Cl的自舉效應，節(jié)點NI的電平在電容Cl的作用下也被進一步下拉至更低，具體的:電容Cl為保持兩端之間的電勢差不變，在電容Cl第二端的電平(輸出端OUT的電平)被拉低時，電容Cl的第一端的電平被拉至更低，連接于電容Cl的第一端的節(jié)點NI的電平同樣被拉至更低。
[0049]t3時間段:
[0050]輸入端IN輸入高電平信號，第一時鐘信號端CKl輸入低電平信號，即第一時鐘信號CK在t3時間段為低電平信號；第二時鐘信號端CK2輸入高電平信號，第二時鐘信號CKB在t3時間段為聞電平彳目號。
[0051]第一晶體管Ml和第四晶體管M4打開，第二晶體管M2關斷，輸入端IN輸入的高電平信號經(jīng)第一晶體管Ml被寫入節(jié)點NI點，第二電平信號端V2輸入的高電平信號VDD經(jīng)第四晶體管M4寫入電容Cl的第二端，也即輸出端OUT輸出高電平信號，第五晶體管M5關斷；
[0052]后面的時序，無論第一時鐘信號端CK1、第二時鐘信號端CK2輸入的信號如何變化，在輸入端IN的下一個低電平信號到來之前，節(jié)點NI將一直保持高電平，輸出端OUT也將一直輸出高電平信號。
[0053]因此，本發(fā)明實施例提供的移位寄存器單元，通過在輸入端IN直接電連接的晶體管(本實例中為第一晶體管Ml)和輸出端OUT直接電連接的晶體管(本實施例中為第五晶體管M5)之間設置一些晶體管及控制晶體管的第二時鐘信號，有效降低了與輸入端IN直接電連接的晶體管(在本實施例中為第一晶體管Ml)所產(chǎn)生的漏電流對移位寄存器單元的輸出信號的影響，解決了移位寄存器單元的信號失真的問題。
[0054]進一步地，參見圖4，本發(fā)明實施例提供的第二種移位寄存器單元，與圖2所示的移位寄存器單元不同之處在于，移位寄存器單元還包括第六晶體管M6，第六晶體管M6為PMOS晶體管,第六晶體管M6的柵極與第一時鐘信號端CKl電連接,其源極與第二電平信號端V2電連接，其漏極與第五晶體管M5的柵極電連。本實施例中，通過設置第六晶體管M6，使第五晶體管M5在需要保持關斷時(例如tl時間段)，直接由第二電平信號端V2向第五晶體管M5提供高電平信號VDD，以保證移位寄存器單元的穩(wěn)定性。以圖3所示的工作時序工作時，tl、t2和t3各階段有如下描述:
[0055]第三晶體管M3為常開狀態(tài)，可以等效視為二極管。
[0056]tl時間段:
[0057]輸入端IN輸入低電平信號，第一時鐘信號端CKl輸入低電平信號，即第一時鐘信號在tl時間段為低電平信號，第二時鐘信號端CK2輸入高電平信號，即第二時鐘信號在tl時間段為聞電平/[目號。
[0058]第一晶體管Ml、第四晶體管M4和第六晶體管M6打開，第二晶體管M2和第五晶體管M5關斷，輸入端IN輸入的低電平信號經(jīng)第一晶體管Ml被寫入節(jié)點NI點，節(jié)點NI點與電容Cl的第一端電連接，使得電容Cl充電，并將保持節(jié)點NI處的電平；第二電平信號端V2輸入的高電平信號VDD經(jīng)第四晶體管M4寫入電容Cl的第二端，也即輸出端OUT輸出高電平信號；同時，第二電平信號端V2輸入的高電平信號VDD經(jīng)第六晶體管M6至節(jié)點N2，以保證此刻第五晶體管M5完全關斷,從而使輸出端OUT輸出的信號更加穩(wěn)定。
[0059]t2時間段:
[0060]輸入端IN輸入高電平信號，第一時鐘信號端CKl輸入高電平信號，即第一時鐘信號在t2時間段為高電平信號，第二時鐘信號端CK2輸入低電平信號，即第二時鐘信號在t2時間段為低電平信號。
[0061]第一晶體管Ml、第四晶體管M4和第六晶體管M6關斷，第二晶體管M2打開，由于電容Cl的作用，節(jié)點NI處被保持的低電平提供給第五晶體管M5，使得第五晶體管M5打開，第一電平信號端Vl輸入的低電平信號VSS將電容Cl第二端及輸出端OUT處的電平拉至低電平，即輸出端OUT輸出低電平信號。同時，由于電容Cl的自舉效應，節(jié)點NI的電平在電容Cl的作用下也被進一步下拉至更低，具體的:電容Cl為保持兩端之間的電勢差不變，在電容Cl第二端的電平(輸出端OUT的電平)被拉低時，電容Cl的第一端的電平被拉至更低，連接于電容Cl的第一端的節(jié)點NI的電平同樣被拉至更低。
[0062]t3時間段:
[0063]輸入端IN輸入高電平信號，第一時鐘信號端CKl輸入低電平信號，即第一時鐘信號在t3時間段為低電平信號，第二時鐘信號端CK2輸入高電平信號，即第二時鐘信號在t3時間段為聞電平/[目號。
[0064]第一晶體管Ml、第四晶體管M4和第六晶體管M6打開，第二晶體管M2關斷，輸入端IN輸入的高電平信號經(jīng)第一晶體管Ml被寫入節(jié)點NI點，第二電平信號端V2輸入的高電平信號VDD經(jīng)第四晶體管M4寫入電容Cl的第二端，也即輸出端OUT輸出高電平信號；第二電平信號端V2輸入的高電平信號VDD再一次經(jīng)第六晶體管M6至節(jié)點N2，以保證此刻第五晶體管M5完全關斷。
[0065]在輸入端IN的下一個低電平信號到來之前,節(jié)點NI將一直保持高電平,輸出端OUT也一直輸出高電平信號。[0066]通過在輸入端IN直接電連接的晶體管(例如第一晶體管Ml)和輸出端OUT直接電連接的晶體管(例如第五晶體管M5)之間設置一些輔助晶體管、及提供控制該些輔助晶體管的時鐘信號，有效降低與輸入端IN直接電連接的晶體管所產(chǎn)生的漏電流對移位寄存器單元的輸出信號的影響，以解決移位寄存器單元的信號失真的問題；進一步的，在第二電平信號端V2和輸出端OUT直接電連接的晶體管(例如第五晶體管M5)之間設置另一輔助晶體管(例如第六晶體管M6)，該輔助晶體管在第一時鐘信號端CKl輸入的信號控制下，向與該輸出端OUT直接電連接的晶體管的柵極提供高電平信號VDD，使完全關斷與該輸出端OUT直接電連接的晶體管，以使輸出端OUT輸出的信號更加穩(wěn)定。
[0067]實施例二，提供如圖5和圖7所示的移位寄存器單元，與實施例一的圖2和圖4所示移位寄存器單元的元件結構相同，但圖5和圖7所示的移位寄存器單元中各晶體管為NMOS晶體管,各NMOS晶體管的第一極為源極,第二極為漏極。詳細說明如下:
[0068]針對圖5和圖7所不的移位寄存器單兀，提供圖6所不的工作時序圖。參見圖5,本實施例提供了第三種移位寄存器單元的結構示意圖。移位寄存器單元的輸入端IN接入單穩(wěn)態(tài)脈沖信號STV，該單穩(wěn)態(tài)脈沖信號STV為高電平有效；第一時鐘信號端CKl接入第二時鐘信號CKB，第二時鐘信號端CK2接入第一時鐘信號CK ;第一電平信號端Vl接入高電平信號VDD，第二電平信號端接入低電平信號VSS。輸入端IN提供的單穩(wěn)態(tài)脈沖信號STV的上升沿與第一時鐘信號CK的下降沿和第二時鐘信號CKB的上升沿對齊；單穩(wěn)態(tài)脈沖信號STV的周期大于第一時鐘信號CK和第二時鐘信號CKB的周期，單穩(wěn)態(tài)脈沖信號STV的有效脈沖的寬度為第一時鐘信號CK或第二時鐘信號CKB的1/2周期寬度。圖5所示的移位寄存器單元以圖6所示的工作時序工作時，tl、t2和t3各階段有如下描述:
[0069]第三晶體管M3的柵極接入高電平信號VDD，因此為常開狀態(tài)，可以視為二極管，能將其第一極的電平傳到第五晶體管M5的柵極。
[0070]tl時間段:
[0071]輸入端IN輸入高電平信號，第一時鐘信號端CKl輸入高電平信號，即第二時鐘信號CKB在tl時間段為高電平信號；第二時鐘信號端CK2輸入低電平信號，即第一時鐘信號CK在tl時間段為低電平信號。
[0072]第一晶體管Ml和第四晶體管M4打開，第二晶體管M2和第五晶體管M5關斷，輸入端IN輸入的高電平信號經(jīng)第一晶體管Ml被寫入節(jié)點NI點，節(jié)點NI點與電容Cl的第一端電連接，向電容Cl充電；第二電平信號端V2提供的低電平信號VSS經(jīng)第四晶體管M4寫入電容Cl的第二端，也即輸出端OUT輸出低電平信號。
[0073]t2時間段:
[0074]輸入端IN輸入低電平信號，第一時鐘信號端CKl輸入低電平信號，即第二時鐘信號CKB在t2時間段為低電平信號；第二時鐘信號端CK2輸入高電平信號，即第一時鐘信號CK在t2時間段為高電平信號。
[0075]第一晶體管Ml和第四晶體管M4關斷，第二晶體管M2打開，由于電容Cl存儲效應的作用，前一時刻電容Cl第一端充入的高電平通過節(jié)點NI和第二晶體管M2提供給第五晶體管M5的柵極，使得第五晶體管M5打開，第一電平信號端Vl的高電平信號VDD將電容Cl第二端及輸出端OUT處的電平拉至高電平，即輸出端OUT輸出高電平信號。同時，由于電容Cl的自舉效應，節(jié)點NI的電平在電容Cl的作用下被上拉，具體的:電容Cl為保持兩端之間的電勢差不變，在電容Cl第二端的電平(輸出端OUT的電平)被拉至高電平，電容Cl第一端的電平也被拉高，即與電容Cl的第一端電連接的節(jié)點NI的電平被拉至更高。
[0076]t3時間段:
[0077]輸入端IN輸入低電平信號，第一時鐘信號端CKl輸入高電平信號，即第二時鐘信號CKB在t3時間段為高電平信號；第二時鐘信號端CK2輸入低電平信號，即第一時鐘信號CK在t3時間段為低電平信號。
[0078]第一晶體管Ml和第四晶體管M4打開，第二晶體管M2關斷，輸入端IN輸入的低電平信號經(jīng)第一晶體管Ml被寫入節(jié)點NI點，第二電平信號端V2提供的低電平信號VSS經(jīng)第四晶體管M4寫入電容Cl的第二端，也即輸出端OUT輸出低電平信號。
[0079]后面的時序，無論第一時鐘信號端CK1、第二時鐘信號端CK2輸入的信號如何變化，在輸入端IN的下一個高電平信號到來之前，節(jié)點NI將一直保持低電平，輸出端OUT也一直輸出低電平信號。
[0080]通過在輸入端IN直接電連接的晶體管(本實施例中為第一晶體管Ml)和與輸出端OUT直接電連接的晶體管(本實施例中為第五晶體管M5)之間設置一些輔助晶體管、及提供控制該些輔助晶體管的時鐘信號端輸入的時鐘信號，有效降低與輸入端IN直接電連接的晶體管所產(chǎn)生的漏電流對移位寄存器單元的輸出信號的影響，以解決移位寄存器單元的信號失真的問題。
[0081]參見圖7，本發(fā)明實施例還提供的第四種移位寄存器單元，與圖5所示的移位寄存器單元不同之處在于，還包括第六晶體管M6，第六晶體管M6的柵極與第一時鐘信號端CKl電連接，其源極與第二電平信號端V2電連接，其漏極與第五晶體管M5的柵極電連接；第六晶體管M6為NMOS晶體管。本實施例中，通過設置第六晶體管M6,使第五晶體管M5在需要保持關斷時，第六晶體管M6通過向第五晶體管M5的柵極提供第二電平信號端V2輸入的低電平信號VSS，以保證移位寄存器單元輸出的穩(wěn)定性。以圖6所示的工作時序工作時，tl、t2和t3各階段有如下描述:
[0082]第三晶體管M3為常開狀態(tài)，可以等效視為二極管，能將其第一極的電平傳到第五晶體管M5的柵極。
[0083]tl時間段:
[0084]輸入端IN輸入高電平信號，第一時鐘信號端CKl輸入高電平信號，即第二時鐘信號CKB在tl時間段為高電平信號；第二時鐘信號端CK2輸入低電平信號，即第一時鐘信號CK在tl時間段為低電平信號。
[0085]第一晶體管Ml、第四晶體管M4和第六晶體管M6打開，第二晶體管M2和第五晶體管M5關斷，輸入端IN輸入的高電平信號經(jīng)第一晶體管Ml被寫入節(jié)點NI點，節(jié)點NI點與電容Cl的第一端電連接，向電容Cl充電；第二電平信號端V2提供的低電平信號VSS經(jīng)第四晶體管M4寫入電容Cl的第二端,也即輸出端OUT輸出低電平信號。同時，第二電平信號端V2提供的低電平信號VSS經(jīng)第六晶體管M6至節(jié)點N2，以保證此刻第五晶體管M5完全關斷，從而使輸出端OUT輸出的信號更加穩(wěn)定。
[0086]t2時間段:
[0087]輸入端IN輸入低電平信號，第一時鐘信號端CKl輸入低電平信號，即第二時鐘信號CKB在t2時間段為低電平信號；第二時鐘信號端CK2輸入高電平信號，即第一時鐘信號CK在t2時間段為高電平信號。
[0088]第一晶體管Ml、第四晶體管M4和第六晶體管M6關斷，第二晶體管M2打開，由于電容Cl的存儲作用，節(jié)點NI處被保持的高電平通過第二晶體管M2提供給第五晶體管M5，使得第五晶體管M5打開,第一電平信號端Vl的高電平信號VDD將電容Cl第二端及輸出端OUT處的電平拉至高電平，即輸出端OUT輸出高電平信號。同時，由于電容Cl的自舉效應，節(jié)點NI的電平在電容Cl的作用下被上拉，具體的:電容Cl為保持兩端之間的電勢差不變，在電容Cl第二端的電平(輸出端OUT的電平)被拉至高電平，電容Cl第一端的電平也被拉高，即與電容Cl的第一端電連接的節(jié)點NI的電平被拉至更高。
[0089]t3時間段:
[0090]輸入端IN輸入低電平信號，第一時鐘信號端CKl輸入高電平信號，即第二時鐘信號CKB在t3時間段為高電平信號；第二時鐘信號端CK2輸入低電平信號，即第一時鐘信號CK在t3時間段為低電平信號。
[0091 ] 第一晶體管Ml、第四晶體管M4和第六晶體管M6打開，第二晶體管M2關斷，輸入端IN輸入的低電平信號經(jīng)第一晶體管Ml被寫入節(jié)點NI點，第二電平信號端V2提供的低電平信號VSS經(jīng)第四晶體管M4寫入電容Cl的第二端，也即輸出端OUT輸出低電平信號；第二電平信號端V2提供的低電平信號VSS再一次經(jīng)第六晶體管M6輸出至節(jié)點N2，以保證此刻第五晶體管M5完全關斷。在輸入端IN的下一個高電平信號到來之前,節(jié)點NI將一直保持低電平，輸出端OUT也一直輸出低電平信號。
[0092]在本實施例的移位寄存器單元中，通過在與輸入端直接電連接的晶體管(本實施例中為第一晶體管Ml)和與輸出端直接電連接的晶體管(本實施例中為第五晶體管M5)之間設置一些輔助晶體管、及提供控制該些輔助晶體管的時鐘信號端輸入的時鐘信號，有效地降低與輸入端直接電連接的晶體管所產(chǎn)生的漏電流對移位寄存器單元輸出信號的影響，以解決移位寄存器單元的輸出信號失真的問題。
[0093]實施例二，提供如圖8和圖10所不的移位寄存器單兀,各晶體管為NMOS晶體管。圖8和圖10所示的移位寄存器單元與實施例一或?qū)嵤├峁┑囊莆患拇嫫鲉卧杂胁煌?，詳細說明如下:
[0094]參見圖8，本發(fā)明實施例提供第五種移位寄存器單元，包括:第一晶體管Ml的柵極與第一時鐘信號端CKl電連接，其第一極作為移位寄存器單元的輸入端IN，其第二極與電容Cl的第一端電連接，電容Cl的第二端為移位寄存器單元的輸出端OUT ；
[0095]第二晶體管M2的柵極與第二時鐘信號端CK2電連接,其第一極與第一晶體管Ml的第二極電連接，其第二極與第三晶體管M3的第一極電連接；
[0096]第三晶體管M3的柵極與第二電平信號端V2電連接，其第二極與第五晶體管M5的柵極電連接；
[0097]第四晶體管M4的柵極與第一時鐘信號端CKl電連接，其第一極與第二電平信號端V2電連接，其第二極與電容Cl的第二端電連接；
[0098]第五晶體管M5的第二極與第一電平信號端Vl電連接，其第一極與電容Cl的第二端電連接。
[0099]本發(fā)明實施例中，在第一晶體管Ml和第五晶體管M5之間設置第二晶體管M2和第三晶體管M3，通過第二時鐘信號端CK2接入的時鐘信號控制第二晶體管M2的通斷，有效得降低第一晶體管Ml所產(chǎn)生的漏電流對輸出信號的影響，以減少移位寄存器單元的輸出信號失真的問題。
[0100]具體的，本實施例中，第一晶體管Ml、第二晶體管M2、第三晶體管M3、第四晶體管M4和第五晶體管M5均為NMOS晶體管,第一極為漏極,第二極為源極。
[0101]第一電平信號端Vl接入低電平信號VSS，第二電平信號端V2接入高電平信號VDD，移位寄存器單元的輸入端IN接入高電平有效的單穩(wěn)態(tài)脈沖信號，第一時鐘信號端CKl接入第二時鐘信號CKB，第二時鐘信號端CK2接入第一時鐘信號CK，其中，第二時鐘信號CKB是第一時鐘信號CK的反相信號。
[0102]參考圖9，提供了移位寄存器單元的工作時序圖。其中，輸入端IN提供的單穩(wěn)態(tài)脈沖信號STV的上升沿與第一時鐘信號端CKl接入的第二時鐘信號CKB的上升沿和第二時鐘信號端CK2提供第一時鐘信號CK的下降沿對齊；單穩(wěn)態(tài)脈沖信號STV的周期大于第一時鐘信號CK和第二時鐘信號CKB的周期，單穩(wěn)態(tài)脈沖信號STV的有效脈沖的寬度為第一時鐘信號CK或第二時鐘信號CKB的1/2周期寬度。圖8所示的移位寄存器單元以圖9所示的工作時序工作時，tl、t2和t3各階段有如下描述:
[0103]第三晶體管M3的柵極與第二電平信號端V2電連接，即接入高電平信號VDD，因此為常開狀態(tài)，可以視為二極管，第三晶體管M3能將其第一極的電平傳到第五晶體管M5的柵極。
[0104]tl時間段:
[0105]輸入端IN輸入高電平信號，第一時鐘信號端CKl輸入高電平信號，即第二時鐘信號CKB在tl時間段為高電平信號，第二時鐘信號端CK2輸入低電平信號，即第一時鐘信號CK在tl時間段為低電平信號。
[0106]第一晶體管Ml和第四晶體管M4打開，第二晶體管M2和第五晶體管M5關斷，輸入端IN輸入的高電平信號經(jīng)第一晶體管Ml被寫入節(jié)點NI點，節(jié)點NI點與電容Cl的第一端電連接，向電容Cl充電；第二電平信號端V2接入的高電平信號VDD經(jīng)第四晶體管M4寫入電容Cl的第二端，也即輸出端OUT輸出高電平信號。
[0107]t2時間段:
[0108]輸入端IN輸入低電平信號，第一時鐘信號端CKl輸入低電平信號，即第二時鐘信號CKB在t2時間段為低電平信號，第二時鐘信號端CK2輸入高電平信號，即第一時鐘信號CK在t2時間段為高電平信號。
[0109]第一晶體管Ml和第四晶體管M4關斷，第二晶體管M2打開，由于電容Cl存儲效應的作用，前一時刻電容Cl第一端充入的高電平通過節(jié)點NI和第二晶體管M2提供給第五晶體管M5，使得第五晶體管M5打開，第一電平信號端Vl輸入的低電平信號VSS將電容Cl第二端及輸出端OUT處的電平拉至低電平，即輸出端OUT輸出低電平信號。同時，由于電容Cl的自舉效應，節(jié)點NI的電平在電容Cl的作用下被下拉，具體的:電容Cl為保持兩端之間的電勢差不變，在電容Cl第二端的電平(輸出端OUT的電平)被拉至低電平，電容Cl第一端的電平也被拉低，即與電容Cl的第一端電連接的節(jié)點NI的電平被拉低。
[0110]t3時間段:
[0111]輸入端IN輸入低電平信號，第一時鐘信號端CKl輸入高電平信號，即第二時鐘信號CKB在t3時間段為高電平信號，第二時鐘信號端CK2輸入低電平信號，即第一時鐘信號CK在t3時間段為低電平信號。
[0112]第一晶體管Ml和第四晶體管M4打開，第二晶體管M2關斷，輸入端IN輸入的低電平信號經(jīng)第一晶體管Ml被寫入節(jié)點NI點，第二電平信號端V2輸入的高電平信號VDD經(jīng)第四晶體管M4寫入電容Cl的第二端，也即輸出端OUT輸出高電平信號。
[0113]后面的時序，無論第一時鐘信號端CK1、第二時鐘信號端CK2輸入的信號如何變化，在輸入端IN的下一個高電平信號到來之前，節(jié)點NI將一直保持低電平，輸出端OUT也一直輸出高電平信號。
[0114]通過在輸入端IN直接電連接的晶體管(本實施例中為第一晶體管Ml)和與輸出端OUT直接電連接的晶體管(本實施例中為第五晶體管M5)之間設置一些輔助晶體管、及提供控制該些輔助晶體管的時鐘信號，有效降低與輸入端IN直接電連接的晶體管所產(chǎn)生的漏電流對移位寄存器單元的輸出信號的影響，以解決移位寄存器單元的信號失真的問題。
[0115]進一步地，參見圖10，本發(fā)明實施例提供的第六種移位寄存器單元，與圖8所示的移位寄存器單元不同之處在于，還包括第六晶體管M6，第六晶體管M6的柵極與第一時鐘信號端CKl電連接，其源極與第一電平信號端Vl電連接，其漏極與第五晶體管M5的柵極電連接；第六晶體管M6為NMOS晶體管。本實施例中，通過設置第六晶體管M6，使第五晶體管M5在需要保持關斷時，第六晶體管M6通過向第五晶體管M5的柵極提供第一電平信號端Vl的低電平信號VSS，以保證移位寄存器單元的穩(wěn)定性。以圖9所示的工作時序工作時，tl、t2和t3各階段有如下描述:
[0116]第三晶體管M3為常開狀態(tài)，可以等效視為二極管，能將其第一極的電平傳到第五晶體管M5的柵極。
[0117]tl時間段:
[0118]輸入端IN輸入高電平信號，第一時鐘信號端CKl輸入高電平信號，即第二時鐘信號CKB在tl時間段為高電平信號，第二時鐘信號端CK2輸入低電平信號，即第一時鐘信號CK在tl時間段為低電平信號。
[0119]第一晶體管Ml、第四晶體管M4和第六晶體管M6打開，第二晶體管M2和第五晶體管M5關斷，輸入端IN輸入的高電平信號經(jīng)第一晶體管Ml被寫入節(jié)點NI點，節(jié)點NI點與電容Cl的第一端電連接，電容Cl將保持節(jié)點NI處的高電平；第二電平信號端V2輸入的高電平信號VDD經(jīng)第四晶體管M4寫入電容Cl的第二端，也即輸出端OUT輸出高電平信號；同時，第一電平信號端Vl提供的低電平信號VSS經(jīng)第六晶體管M6至節(jié)點N2，以保證此刻第五晶體管M5完全關斷，從而使輸出端OUT輸出的信號更加穩(wěn)定。
[0120]t2時間段:
[0121]輸入端IN輸入低電平信號，第一時鐘信號端CKl輸入低電平信號，即第二時鐘信號CKB在t2時間段為低電平信號，第二時鐘信號端CK2輸入高電平信號，即第一時鐘信號CK在t2時間段為高電平信號。
[0122]第一晶體管Ml、第四晶體管M4和第六晶體管M6關斷，第二晶體管M2打開，由于電容Cl的存儲作用，節(jié)點NI處被保持的高電平通過第二晶體管M2提供給第五晶體管M5，使得第五晶體管M5打開,第一電平信號端Vl輸入的低電平信號VSS將電容Cl第二端及輸出端OUT處的電平拉至低電平，即輸出端OUT輸出低電平信號。同時，由于電容Cl的自舉效應，節(jié)點NI的電平在電容Cl的作用下被下拉，具體的:電容Cl為保持兩端之間的電勢差不變，在電容Cl第二端的電平(輸出端OUT的電平)被拉至低電平，電容Cl第一端的電平也被拉低，即與電容Cl的第一端電連接的節(jié)點NI的電平被拉低。
[0123]t3時間段:
[0124]輸入端IN輸入低電平信號，第一時鐘信號端CKl輸入高電平信號，即第二時鐘信號CKB在t3時間段為高電平信號，第二時鐘信號端CK2輸入低電平信號，即第一時鐘信號CK在t3時間段為低電平信號。
[0125]第一晶體管Ml、第四晶體管M4和第六晶體管M6打開，第二晶體管M2關斷，輸入端IN輸入的低電平信號經(jīng)第一晶體管Ml被寫入節(jié)點NI點，第二電平信號端V2輸入的高電平信號VDD經(jīng)第四晶體管M4寫入電容Cl的第二端，也即輸出端OUT輸出高電平信號；第一電平信號端Vl輸入的低電平信號VSS再一次經(jīng)第六晶體管M6輸出至節(jié)點N2，以保證此刻第五晶體管M5完全關斷。在輸入端IN的下一個低電平信號到來之前,節(jié)點NI將一直保持低電平，輸出端OUT也一直輸出高電平信號。
[0126]在本實施例的移位寄存器單元中，通過在與輸入端直接電連接的晶體管和與輸出端直接電連接的晶體管之間設置一些輔助晶體管、及提供控制該些輔助晶體管的時鐘信號，有效地降低與輸入端直接電連接的晶體管所產(chǎn)生的漏電流對移位寄存器單元輸出信號的影響，以解決移位寄存器單元的輸出信號失真的問題；進一步的，在第二電平信號端V2和輸出端OUT直接電連接的晶體管(例如第五晶體管M5)之間設置另一輔助晶體管(例如第六晶體管M6)，該輔助晶體管在第一時鐘信號端CKl輸入的信號控制下，向該與輸出端OUT直接電連接的晶體管的柵極提供低電平信號VSS，使完全關斷該與輸出端OUT直接電連接的晶體管，從而使輸出端OUT輸出的信號更加穩(wěn)定。
[0127]實施例四
[0128]本發(fā)明實施例還提供了第一種柵極驅(qū)動裝置，包括多個如實施例一中的移位寄存器單元，該多個移位寄存器單元級聯(lián)，上一級移位寄存器單元的輸出端與下一級移位寄存器單元的輸入端電連接，第一級移位寄存器單元的輸入端接入低電平有效的單穩(wěn)態(tài)脈沖信號。
[0129] 較具體的，參見圖11，柵極驅(qū)動裝置包括多個級聯(lián)的移位寄存器單元VSR(I)、VSR(2)、VSR(3)……VSR(n-2)、VSR(n-1)和VSR(η);其中η為自然數(shù)，例如為8，又例如為16，又例如為32，其取值取決于實際的設計需要。該移位寄存器單元采用如圖2或圖4示例的移位寄存器單兀，每一移位寄存器單兀包括輸入端IN、輸出端OUT、第一電平信號端V1、第二電平信號端V2、第一時鐘信號端CKl和第二時鐘信號端CK2。其中，各端點接入如實施例一所描述以及圖3所示的時序圖所標記的信號:移位寄存器單元VSR(I)的輸入端IN接入初始觸發(fā)信號STV，初始觸發(fā)信號STV為一個低電平有效的單穩(wěn)態(tài)脈沖信號；其余的每一級移位寄存器單元中，上一級移位寄存器單元的輸出端OUT與下一級移位寄存器單元的輸入端IN電連接，即，移位寄存器單元VSR (I)的輸出信號OUTPUT (I)可以作為移位寄存器單元VSR(2)的輸入信號，移位寄存器單元VSR(2)的輸出信號OUTPUT(2)可以作為移位寄存器單元VSR(3)的輸入信號……移位寄存器單元VSR(η-1)的輸出信號OUTPUT (n_l)可以作為移位寄存器單兀VSR(η)的輸入信號,直到無下一級移位寄存器單兀為止。第一電平信號端Vl接入低電平信號VSS，第二電平信號端V2接入高電平信號VDD，第一時鐘信號端CKl接入第一時鐘信號CK，第二時鐘信號端CK2接入第二時鐘信號CKB。圖11所示柵極驅(qū)動裝置的時序可以根據(jù)各移位寄存器單元的連接關系及圖3所示的時序進行推理得到，在此不再贅述。
[0130]需要說明的是，本實施例提供的柵極驅(qū)動裝置的各輸出信號為低電平有效的脈沖信號，當顯示面板中柵極線電連接的各薄膜晶體管(Thin Film Transistor, TFT)的開啟需要高電平信號時，可以使各移位寄存單元的輸出信號OUTPUT(I)至OUTPUT (η)均由反相器進行反相，以向各條柵極線提供高電平有效的脈沖信號。若顯示面板中柵極線電連接的各TFT的開啟需要低電平信號時，則不需要對輸出信號OUTPUT(I)至OUTPUT (η)進行反相。
[0131]實施例五
[0132]本發(fā)明實施例還提供了第二種柵極驅(qū)動裝置，包括多個如實施例二中的移位寄存器單元，該多個移位寄存器單元級聯(lián)，上一級移位寄存器單元的輸出端與下一級移位寄存器單元的輸入端電連接，第一級移位寄存器單元的輸入端接入高電平有效的單穩(wěn)態(tài)脈沖信號。
[0133]較具體的，參見圖12 (附圖標記與前述各圖所示標記含義相同)，柵極驅(qū)動裝置包括多個級聯(lián)的移位寄存器單元VSR(I) ,VSR (2) ,VSR (3)……VSR (n_2) >VSR (n-1)和VSR (η)；其中η為自然數(shù)，例如為8，又例如為16，又例如為32，其取值取決于實際的設計需要。該移位寄存器單元采用如圖5或圖7示例的移位寄存器單元，每一移位寄存器單元包括輸入端IN、輸出端OUT、第一電平信號端V1、第二電平信號端V2、第一時鐘信號端CKl和第二時鐘信號端CK2。其中，各端點接入如實施例二所描述以及圖6所示的時序圖所標記的信號:移位寄存器單元VSR (I)的輸入端IN接入初始觸發(fā)信號STV，初始觸發(fā)信號STV為一個高電平有效的單穩(wěn)態(tài)脈沖信號；其余的每一級移位寄存器單元中，上一級移位寄存器單元的輸出端OUT與下一級移位寄存器單元的輸入端IN電連接，即，移位寄存器單元VSR(I)的輸出信號OUTPUT(I)可以作為移位寄存器單元VSR(2)的輸入信號，移位寄存器單元VSR(2)的輸出信號0UTPUT(2)可以作為移位寄存器單元VSR(3)的輸入信號……移位寄存器單元VSR(n_l)的輸出信號OUTPUT (n-1)可以作為移位寄存器單元VSR(η)的輸入信號，直到無下一級移位寄存器單元為止。第一電平信號端Vl接入高電平信號VDD，第二電平信號端V2接入低電平信號VSS，第一時鐘信號端CKl接入第二時鐘信號CKB，第二時鐘信號端CK2接入第一時鐘信號CK。圖12所示柵極驅(qū)動裝置的時序可以根據(jù)各移位寄存器單元的連接關系及圖6所示的時序進行推理得到，在此不再贅述。
[0134]本實施例提供的柵極驅(qū)動裝置的各輸出信號為高電平有效的脈沖信號，當顯示面板中柵極線電連接的各薄膜晶體管(Thin Film Transistor, TFT)的開啟需要低電平信號時，可以使各移位寄存單元的輸出信號OUTPUT(I)至OUTPUT (η)均由反相器進行反相，以向各條柵極線提供高電平有效的脈沖信號。若顯示面板中柵極線電連接的各TFT的開啟需要高電平信號時，則不需要對輸出信號OUTPUT(I)至OUTPUT (η)進行反相。
[0135]實施例六
[0136]本發(fā)明實施例還提供了第三種柵極驅(qū)動裝置，包括多個如實施例三中的移位寄存器單元，該多個移位寄存器單元級聯(lián)，上一級移位寄存器單元的輸出端經(jīng)反相器與下一級移位寄存器單元的輸入端電連接，第一級移位寄存器單元的輸入端接入高電平有效的單穩(wěn)態(tài)脈沖信號。
[0137]較具體的，參見圖13 (附圖標記與前述各圖所示標記含義相同)，該柵極驅(qū)動裝置包括多個級聯(lián)的移位寄存器單元VSR(I)、VSR(2)、VSR(3)……VSR(n_2)、VSR(n-l)和VSR(η);其中η為自然數(shù)，例如為8，又例如為16，又例如為32，其取值取決于實際的設計需要。每一移位寄存器單兀包括輸入端IN、輸出端OUT、第一電平信號端V1、第二電平信號端V2、第一時鐘信號端CKl和第二時鐘信號端CK2。移位寄存器單元采用如圖8或圖10示例的移位寄存器單元。
[0138]與圖11或圖12所示的柵極驅(qū)動裝置不同之處在于:上一級移位寄存器單元的輸出端OUT經(jīng)反相器與下一級移位寄存器單元的輸入端IN電連接，如圖13所示的反相器RE (I)、RE (2)、RE (3)……RE (n-2)和RE(n_l)。其中，各端點接入如實施例三所描述以及圖9所示的時序圖所標記的信號:移位寄存器單元VSR(I)的輸入端IN接入初始觸發(fā)信號STV，初始觸發(fā)信號STV為高電平有效的單穩(wěn)態(tài)脈沖信號；第一電平信號端Vl接入低電平信號VSS，第二電平信號端V2接入高電平信號VDD，第一時鐘信號端CKl接入第二時鐘信號CKB ;第二時鐘信號端CK2接入第一時鐘信號CK。圖13所示柵極驅(qū)動裝置的時序圖可以根據(jù)各移位寄存器單元的連接關系及圖9所示的時序進行推理得到，在此不再贅述。與圖11所示柵極驅(qū)動裝置相似的，圖13提供的柵極驅(qū)動裝置的各輸出信號同樣為低電平有效的脈沖信號，當與顯示面板中柵極線電連接的各TFT的開啟需要高電平信號時，可以使各移位寄存單元的輸出信號OUTPUT(I)至OUTPUT (η)均通過反相器進行反相，以向各條柵極線提供高電平有效的脈沖信號。若與顯示面板中柵極線電連接的各TFT的開啟需要低電平信號時，則不 需要對輸出信號OUTPUT(I)至OUTPUT (η)進行反相。
[0139]本發(fā)明實施例提供的上述柵極驅(qū)動裝置，由于其移位寄存器單元中，通過在輸入端電連接的晶體管和輸出端電連接晶體管之間設置一些輔助晶體管、及提供控制該些輔助晶體管的時鐘信號端輸入的時鐘信號，能夠有效降低與輸入端電連接的晶體管所產(chǎn)生的漏電流的影響，該柵極驅(qū)動裝置采用上述任意一種實施例所示的移位寄存器單元，因此采用本發(fā)明提供的柵極驅(qū)動裝置可以避免其移位寄存器單元的輸出信號失真的問題。
[0140]此外，本發(fā)明實施例還提供了一種顯示面板，包括如上實施例提供的任意一種柵極驅(qū)動裝置。本實施例所述顯示面板，具有其所包含的移位寄存器單元所帶來的有益效果，在此不再贅述。
[0141]顯然，本領域的技術人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
【權利要求】
1.一種移位寄存器單元，其特征在于，包括:第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管和電容； 所述第一晶體管的柵極與第一時鐘信號端電連接，其第一極作為所述移位寄存器單元的輸入端，其第二極與所述電容的第一端電連接，所述電容的第二端為所述移位寄存器單兀的輸出端； 所述第二晶體管的柵極與第二時鐘信號端電連接，其第一極與所述第一晶體管的第二極電連接，其第二極與所述第三晶體管的第一極電連接； 所述第三晶體管的柵極與第一電平信號端或第二電平信號端電連接，其第二極與所述第五晶體管的柵極電連接； 所述第四晶體管的柵極與第一時鐘信號端電連接，其第一極與第二電平信號端電連接，其第二極與所述電容的第二端電連接； 所述第五晶體管的第二極與所述第一電平信號端電連接，其第一極與所述電容的第二端電連接。
2.如權利要求1所述的移位寄存器單元，其特征在于，所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第四晶體管和所述第五晶體管均為PMOS晶體管，所述第一極為源極，所述第二極為漏極，所述第三晶體管的柵極與第一電平信號端電連接。
3.如權利要求2所述的移位寄存器單元，其特征在于，還包括: 第六晶體管，所述第六晶體管的柵極與所述第一時鐘信號端電連接，其源極與所述第二電平信號端電連接，其漏極與所述第五晶體管的柵極電連接；所述第六晶體管為PMOS晶體管。
4.如權利要求2或3所述的移位寄存器單元，其特征在于，所述第一電平信號端接低電平信號，所述第二電平信號端接高電平信號，所述移位寄存器單元的輸入端接入低電平有效的單穩(wěn)態(tài)脈沖信號，所述第一時鐘信號端接入第一時鐘信號，所述第二時鐘信號端接入第二時鐘信號，其中，所述第二時鐘信號是所述第一時鐘信號的反相信號。
5.如權利要求4所述的移位寄存器單元，其特征在于，所述單穩(wěn)態(tài)脈沖信號的下降沿與所述第一時鐘信號的下降沿和所述第二時鐘信號的上升沿對齊；所述單穩(wěn)態(tài)脈沖信號的周期大于所述第一時鐘信號和所述第二時鐘信號的周期，所述單穩(wěn)態(tài)脈沖信號的有效脈沖的寬度為所述第一時鐘信號或所述第二時鐘信號的1/2周期寬度。
6.如權利要求1所述的移位寄存器單元，其特征在于，所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第四晶體管和所述第五晶體管均為NMOS晶體管，所述第一極為源極，所述第二極為漏極，所述第三晶體管的柵極與第一電平信號端電連接。
7.如權利要求6所述的移位寄存器單元，其特征在于，還包括: 第六晶體管，所述第六晶體管的柵極與所述第一時鐘信號端電連接，其源極與所述第二電平信號端電連接，其漏極與所述第五晶體管的柵極電連接；所述第六晶體管為NMOS晶體管。
8.如權利要求6或7所述的移位寄存器單元，其特征在于，所述第一電平信號端接高電平信號，所述第二電平信號端接低電平信號，所述移位寄存器單元的輸入端接入高電平有效的單穩(wěn)態(tài)脈沖信號，所述第一時鐘信號端接入第二時鐘信號，所述第二時鐘信號端接入第一時鐘信號，其中，所述第二時鐘信號是所述第一時鐘信號的反相信號。
9.如權利要求8所述的移位寄存器單元，其特征在于，所述單穩(wěn)態(tài)脈沖信號的上升沿與所述第一時鐘信號的下降沿和所述第二時鐘信號的上升沿對齊；所述單穩(wěn)態(tài)脈沖信號的周期大于所述第一時鐘信號和所述第二時鐘信號的周期，所述單穩(wěn)態(tài)脈沖信號的有效脈沖的寬度為所述第一時鐘信號或所述第二時鐘信號的1/2周期寬度。
10.如權利要求1所述的移位寄存器單元，其特征在于，所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第四晶體管和所述第五晶體管均為NMOS晶體管，所述第一極為漏極，所述第二極為源極，所述第三晶體管的柵極與第二電平信號端電連接。
11.如權利要求10所述的移位寄存器單元，其特征在于，還包括: 第六晶體管，所述第六晶體管的柵極與所述第一時鐘信號端電連接，其源極與所述第一電平信號端電連接，其漏極與所述第五晶體管的柵極電連接；所述第六晶體管為NMOS晶體管。
12.如權利要求10或11所述的移位寄存器單元，其特征在于，所述第一電平信號端接低電平信號，所述第二電平信號端接高電平信號，所述移位寄存器單元的輸入端接入高電平有效的單穩(wěn)態(tài)脈沖信號，所述第一時鐘信號端接入第二時鐘信號，所述第二時鐘信號端接入第一時鐘信號，其中，所述第二時鐘信號是所述第一時鐘信號的反相信號。
13.如權利要求12所述的移位寄存器單元，其特征在于，所述單穩(wěn)態(tài)脈沖信號的上升沿與所述第一時鐘信號的下降沿和所述第二時鐘信號的上升沿對齊；所述單穩(wěn)態(tài)脈沖信號的周期大于所述第一時鐘信號和所述第二時鐘信號的周期，所述單穩(wěn)態(tài)脈沖信號的有效脈沖的寬度為所述第一時鐘信號或所述第二時鐘信號的1/2周期寬度。
14.一種柵極驅(qū)動裝置，其特征在于，包括多個如權利要求2至5任一項所述的移位寄存器單元，所述多個所述移位寄存器單元級聯(lián)，上一級所述移位寄存器單元的輸出端與下一級所述移位寄存器單元的輸入端電連接，第一級所述移位寄存器單元的輸入端接入低電平有效的單穩(wěn)態(tài)脈沖信號。
15.一種柵極驅(qū)動裝置，其特征在于，包括多個如權利要求6至9任一項所述的移位寄存器單元，所述多個所述移位寄存器單元級聯(lián)，上一級所述移位寄存器單元的輸出端與下一級所述移位寄存器單元的輸入端電連接，第一級所述移位寄存器單元的輸入端接入高電平有效的單穩(wěn)態(tài)脈沖信號。
16.一種柵極驅(qū)動裝置，其特征在于，包括多個如權利要求10至13任一項所述的移位寄存器單元，所述多個所述移位寄存器單元級聯(lián)，上一級所述移位寄存器單元的輸出端經(jīng)反相器與下一級所述移位寄存器單元的輸入端電連接，第一級所述移位寄存器單元的輸入端接入高電平有效的單穩(wěn)態(tài)脈沖信號。
17.—種顯示面板，其特征在于，包括如權利要求14-16中任一項權利要求所述的柵極驅(qū)動裝置。
【文檔編號】G09G3/36GK103915074SQ201410127486
【公開日】2014年7月9日 申請日期:2014年3月31日 優(yōu)先權日:2014年3月31日
【發(fā)明者】吳桐, 錢棟 申請人:上海天馬有機發(fā)光顯示技術有限公司, 天馬微電子股份有限公司