一種輸出緩沖電路、陣列基板和顯示裝置制造方法
【專利摘要】本發(fā)明公開了一種輸出緩沖電路，包括第一級運放電路、第二級運放電路和反饋電路，設置在第一級運放電路和第二級運放電路之間；第一級運放電路，用作差分輸入電路；第二級運放電路，用作有源負載的共源級放大電路；反饋電路，用于提供偏置電壓以及交替提供拉電流和灌電流的驅動能力。通過反饋電路將第一運放電路和第二級運放電路組成一個單位增益放大器，使整個電路具有交替提供拉電流和灌電流的驅動能力。不再需要專門的穩(wěn)壓電路，電路結構簡單，可以減小芯片面積，還由于不再需要專門的穩(wěn)壓電路也能夠降低功耗，同時還能抑制輸出電壓的波動，保證工作時電路的穩(wěn)定性，最大限度地抑制偏移，使得輸出信號更精準，顯示的畫面品質也更加良好。
【專利說明】—種輸出緩沖電路、陣列基板和顯示裝置
【技術領域】
[0001]本發(fā)明涉及液晶顯示領域，尤其涉及一種輸出緩沖電路、陣列基板和顯示裝置。
【背景技術】
[0002]液晶顯示屏以其輕便、超薄、多色彩和高清等特點越來越多的走進人們的生活，并在顯示領域占據主導地位。但是在當今的顯示領域中，隨著對顯示器的分辨率和像素質量的要求越來越高，整個電壓驅動電路的功耗也越來越大，對驅動控制芯片的功耗和液晶屏的畫面品質要求也越來越高。
[0003]當前，主流面板大多米用TFT-LCD (Thin Film Transistor-Liquid CrystalDisplay，薄膜場效應晶體管液晶顯示器)技術來獲得更好的畫質以及盡可能低的功耗。由于TFT-1XD的柵極驅動(即Gate Driver)芯片輸出緩沖電路直接驅動液晶屏上的電容，其性能的好壞將直接影響到液晶屏的顯示質量。隨著液晶屏的尺寸越來越大，對其功耗的要求也越來越高。一般的柵極驅動輸出緩沖電路的示意圖如圖1所示，由兩級運放電路組成，第一級運放電路和第二級運放電路之間直接級聯(lián)。
[0004]由于上述圖1所示的電路中沒有反饋電路，無法實現(xiàn)對輸出波動的抑制，導致輸出的電壓會有較大的波動性，穩(wěn)定性較差。為了解決輸出不穩(wěn)定的問題，現(xiàn)有電路一般需要在上述兩級運放電路的基礎上增加專門的穩(wěn)壓電路，增大芯片面積，同時還需要增加輸出級偏置電流來增加灌電流，功耗也很大。

【發(fā)明內容】

[0005](一)要解決的技術問題
[0006]針對上述缺陷，本發(fā)明要解決的技術問題是如何抑制輸出電壓的波動，使其具有良好的穩(wěn)定性。
[0007](二)技術方案
[0008]為解決上述問題，本發(fā)明提供了一種輸出緩沖電路，包括第一級運放電路和第二級運放電路，還包括反饋電路，設置在第一級運放電路和第二級運放電路之間；
[0009]所述第一級運放電路，用作差分輸入電路；
[0010]所述第二級運放電路，用作有源負載的共源級放大電路；
[0011]所述反饋電路，設置在第一級運放電路和第二級運放電路之間，用于提供偏置電壓以及交替提供拉電流和灌電流的驅動能力。
[0012]進一步地，所述第一級運放電路包括:
[0013]第一晶體管，柵極連接信號輸入端；
[0014]第二晶體管，漏極連接所述第一晶體管的漏極；
[0015]第三晶體管，源極連接電源電壓，漏極連接所述第一晶體管的源極；
[0016]第四晶體管，源極連接電源電壓，柵極連接漏極，并且柵極連接所述第三晶體管的柵極，漏極還連接所述第二晶體管的源極；[0017]第五晶體管，柵極連接偏置電壓輸入端，源極連接所述第一晶體管的漏極和所述第二晶體管的漏極，漏極連接到公共連接端電壓；
[0018]其中第一晶體管、第二晶體管和第五晶體管為NMOS管,第三晶體管和第四晶體管為PMOS管。
[0019]進一步地，所述第二級運放電路包括:
[0020]第九晶體管，柵極連接第一級運放電路中所述第一晶體管的源極和所述第三晶體管的漏極，源極連接電源電壓，漏極連接第一級運放電路中所述第二晶體管的柵極；
[0021]第十晶體管，柵極連接偏置電壓輸入端和第一級運放電路中所述第五晶體管的柵極，源極連接所述第九晶體管的漏極和第一級運放電路中所述第二晶體管的柵極，漏極連接公共連接端電壓；
[0022]其中第九晶體管為PMOS管，第十晶體管為NMOS管。
[0023]進一步地，所述反饋電路包括第六晶體管，柵極連接第一級運放電路中所述第一晶體管的源極、所述第三晶體管的漏極和第二級運放電路中所述第九晶體管的柵極，源極連接電源電壓；
[0024]第七晶體管，柵極連接偏置電壓輸入端、第一級運放電路中所述第五晶體管的柵極和第二級運放電路中所述第十晶體管的柵極，漏極連接公共連接端電壓；
[0025]第八晶體管，柵極連接所述第六晶體管的漏極和所述第七晶體管的源極，源極連接信號輸出端、第二級運放電路中所述第九晶體管的漏極和第二級運放電路中所述第十晶體管的源極，漏極連接公共連接端電壓；
[0026]其中第六晶體管和第八晶體管為PMOS管，第七晶體管為NMOS管。
[0027]進一步地，還包括穩(wěn)壓電容，所述穩(wěn)壓電容的第一端連接所述第八晶體管的源極，并和第八晶體管組成源極跟隨器，以提供灌電流輸出能力，穩(wěn)壓電容的第二端和所述第八晶體管的漏極共同連接到公共連接端電壓。
[0028]為解決上述技術問題，本發(fā)明還提供了一種陣列基板，所述陣列基板包括以上所述的輸出緩沖電路。
[0029]為解決上述技術問題，本發(fā)明還提供了一種顯示裝置，所述顯示裝置中包括以上所述的陣列基板。
[0030](三)有益效果
[0031]本發(fā)明提供了一種輸出緩沖電路、陣列基板和顯示裝置，其中輸出緩沖電路包括第一級運放電路和第二級運放電路，還包括反饋電路，設置在第一級運放電路和第二級運放電路之間；第一級運放電路，用作差分輸入電路；第二級運放電路，用作有源負載的共源級放大電路；反饋電路，用作提供偏置電壓以及交替提供拉電流和灌電流的驅動能力。本發(fā)明提供的輸出緩沖電路中增加反饋電路，動態(tài)控制輸出端的工作狀態(tài)，通過該反饋電路將第一運放電路和第二級運放電路組成一個單位增益放大器，是整個電路具有交替提供拉電流和灌電流的驅動能力。該電路中不再需要專門的穩(wěn)壓電路，電路結構簡單，可以減小芯片面積，還由于不再需要專門的穩(wěn)壓電路也能夠降低功耗，同時還能抑制輸出電壓的波動，保證工作時電路的穩(wěn)定性，最大限度地抑制偏移，使得輸出信號更精準，顯示的畫面品質也更加良好。【專利附圖】

【附圖說明】
[0032]圖1為現(xiàn)有技術中提供的一種輸出緩沖電路的設計原理圖；
[0033]圖2為本發(fā)明實施例中提供的一種輸出緩沖電路的組成示意圖；
[0034]圖3為本發(fā)明實施例中提供的一種輸出緩沖電路的設計原理圖。
【具體實施方式】
[0035]下面結合附圖和實施例，對本發(fā)明的【具體實施方式】作進一步詳細描述。以下實施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。
[0036]目前TFT-1XD柵極驅動的驅動電壓VOFF的輸出緩沖電路的正常輸出電壓是_8V，還需外接穩(wěn)壓電容。如圖1所示，第一級運放電路是由五個晶體管Ml?M5組成的差分輸入電路，第二級運放電路則采用由兩個晶體管M9和MlO組成的有源負載的共源級放大電路，以獲得更高的增益和較大的輸出電壓擺幅。為了減小靜態(tài)功耗MlO和M9的偏置電流較小，電壓負反饋將兩級運放組成了一個單位增益放大器。以PMOS管M9為輸出驅動管的共源級放大電路只有拉電流輸出能力(給穩(wěn)壓電容充電)，為了能夠驅動穩(wěn)壓電容同時吸收正電壓和負電壓變動，輸出緩沖電路還必需具備提供灌電流的能力，以形成穩(wěn)壓電容的放電回路。所以如何使該單位增益放大器具備輸出灌電流的能力成為該設計中的關鍵問題。如果用增加輸出級偏置電流MlO的方法必然會導致有源負載阻抗下降，導致運放的增益下降，因而降低了輸出電壓的精度，更嚴重的是這種方法增加了靜態(tài)功耗，為了解決這一問題本發(fā)明實施例中提供的輸出緩沖電路在單位增益放大器的基礎上，增加了第八晶體管M8與穩(wěn)壓電容Cl組成的源跟隨器，以提供灌電流輸出能力。
[0037]本發(fā)明實施例中提供了一種輸出緩沖電路，組成示意圖如圖2所示，包括第一級運放電路10和第二級運放電路20，還包括反饋電路30，設置在第一級運放電路10和第二級運放電路20之間；
[0038]第一級運放電路10，用作差分輸入電路；
[0039]第二級運放電路20，用作有源負載的共源級放大電路；
[0040]反饋電路30，設置在第一級運放電路10和第二級運放電路20之間，用于提供偏置電壓以及交替提供拉電流和灌電流的驅動能力。
[0041 ] 本實施例中的輸出緩沖電路通過在第一級運放電路和第二級運放電路之間增加設置反饋電路，就能實現(xiàn)負反饋來動態(tài)控制輸出端的工作狀態(tài)，輸出高電平時，對負載提供電流，實現(xiàn)“拉電流”;輸出低電平時，輸出端要吸收負載的電流，即實現(xiàn)“灌電流”，從而提高其對拉電流和灌電流的驅動能力，達到抑制輸出電壓波動的目的，保證穩(wěn)定性。
[0042]對于優(yōu)選地，本實施例中最佳方案的輸出緩沖電路的設計原理圖如圖3所示，其中的第一級運放電路10包括:
[0043]第一晶體管Ml，柵極連接信號輸入端VIN ；
[0044]第二晶體管M2，漏極連接第一晶體管Ml的漏極；
[0045]第三晶體管M3，源極連接電源電壓VDD，漏極連接第一晶體管Ml的源極；
[0046]第四晶體管M4，源極連接電源電壓VDD，柵極連接漏極，并且柵極連接第三晶體管M3的柵極，漏極還連接第二晶體管M2的源極；
[0047]第五晶體管M5，柵極連接偏置電壓輸入端Vbias，源極連接第一晶體管Ml的漏極和第二晶體管M2的漏極，漏極連接到公共連接端電壓VSS ；
[0048]其中第一晶體管Ml、第二晶體管M2和第五晶體管M5為NMOS管，第三晶體M3和第四晶體管M4為PMOS管。
[0049]優(yōu)選地，本實施例中的第二級運放電路20包括:
[0050]第九晶體管M9，柵極連接第一級運放電路10中第一晶體管Ml的源極和第三晶體管M3的漏極，源極連接電源電壓VDD，漏極連接第一級運放電路10中第二晶體管M2的柵極；
[0051]第十晶體管M10，柵極連接偏置電壓輸入端Vbias和第一級運放電路10中第五晶體管M5的柵極，源極連接第九晶體管M9的漏極和第一級運放電路10中第二晶體管M2的柵極，漏極連接公共連接端電壓VSS ；
[0052]其中第九晶體管M9為PMOS管，第十晶體管MlO為NMOS管。
[0053]優(yōu)選地，本實施例中的反饋電路30包括:
[0054]第六晶體管M6，柵極連接第一級運放電路10中第一晶體管Ml的源極、第三晶體管M3的漏極和第二級運放電路20中第九晶體管M9的柵極，源極連接電源電壓VDD ；
[0055]第七晶體管M7，柵極連接偏置電壓輸入端Vbias、第一級運放電路10中第五晶體管M5的柵極和第二級運放電路20中第十晶體管MlO的柵極，漏極連接公共連接端電壓VSS ；
[0056]第八晶體管M8，柵極連接第六晶體管M6的漏極和第七晶體管M7的源極，源極連接信號輸出端V0UT、第二級運放電路10中第九晶體管M9的漏極和第二級運放電路20中第十晶體管MlO的源極，漏極連接公共連接端電壓VSS ；
[0057]其中第六晶體管M6和第八晶體管M8為PMOS管，第七晶體管M7為NMOS管。
[0058]偏置電壓輸入端Vbias通過和第五晶體管M5、第七晶體管M7和第十晶體管MlO連接，為其提供該偏置電壓使得晶體管打開，并在放大狀態(tài)下工作。
[0059]優(yōu)選地，本實施例中還包括穩(wěn)壓電容Cl，穩(wěn)壓電容Cl的第一端連接第八晶體管M8的源極，并和第八晶體管M8組成源極跟隨器，以提供灌電流輸出能力，穩(wěn)壓電容Cl的第二端和第八晶體管M8的漏極共同連接到公共連接端電壓VSS。
[0060]更進一步的，本實施例中反饋電路30中的第六晶體管M6的柵極還與第三晶體管M3的漏極以及第九晶體管M9的柵極連接，第六晶體管M6的漏極和第七晶體管M7的源極連接，并且該連接點上的電壓為第二偏置電壓V2，再與第八晶體管M8的柵極連接，因此第六晶體管M6和第七晶體管M7能夠為第八晶體管M8提供浮動的偏置電壓V2，這樣就能保證第八晶體管M8的工作狀態(tài)能夠受到偏置電壓V2，也就是輸出電壓VOUT的動態(tài)控制。
[0061]具體的，當輸出電壓VOUT不受到反饋電路的影響時，也就是輸出電壓為正常值VOUT時，通過調整第六晶體管M6和第七晶體管M7的尺寸，使得
[0062]VOUT-1 Vth, M8 | <V2<VDD-1 Vds, M6 | 公式(I)
[0063]其中I Vth, M8 I是PMOS管M8的閾值電壓絕對值，且Vth, M8〈0，| Vds, M6 |是PMOS管M6的飽和導通電壓，第八晶體管M8的Vgs電壓為:
[0064]Vgs=V2-V0UT 公式(2)
[0065]根據公式(I)和公式(2)可知:
[0066]Vgs>-|Vth, M8|=Vth, M8 公式(3)[0067]此時第八晶體管M8的Vgs電壓大于其閾值電壓,處于完全截止狀態(tài),對原來的兩級單位增益放大電路的性能不會產生任何影響。
[0068]其中對于調整M6和M7的尺寸，主要是調節(jié)M6和M7的寬度來改變MOS管的寬長t匕，從而改變MOS管的源漏電壓，實現(xiàn)對輸出端工作狀態(tài)的控制。
[0069]綜上所述，本發(fā)明實施例提供的輸出緩沖電路的設計方案和普通兩級運放相比，其電路結構簡單，穩(wěn)定性好。該電路通過三個晶體管構成的反饋電路就能進行穩(wěn)壓，不再需要專門的穩(wěn)壓電路，減小芯片面積，還能降低功耗，可以應用于TFT-LCD驅動電路中，由于電路中有輸出反饋，輸出信號穩(wěn)定，最大限度地抑制偏移，輸出信號更精準，可以提高畫面品質。
[0070]基于上述本發(fā)明實施例中還提供了一種陣列基板，該陣列基板包括上述輸出緩沖電路。
[0071]更進一步的，本發(fā)明實施例中還提供了一種顯示裝置，包括陣列基板、彩膜基板以及在陣列基板和彩膜基板中間填充液晶，其中的陣列基板就是上述包括輸出緩沖電路的陣列基板。
[0072]以上實施方式僅用于說明本發(fā)明，而并非對本發(fā)明的限制，有關【技術領域】的普通技術人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術方案也屬于本發(fā)明的范疇，本發(fā)明的專利保護范圍應由權利要求限定。
【權利要求】
1.一種輸出緩沖電路，包括第一級運放電路和第二級運放電路，其特征在于，還包括反饋電路； 所述第一級運放電路，用作差分輸入電路； 所述第二級運放電路，用作有源負載的共源級放大電路； 所述反饋電路，設置在第一級運放電路和第二級運放電路之間，用于提供偏置電壓以及交替提供拉電流和灌電流的驅動能力。
2.如權利要求1所述的輸出緩沖電路，其特征在于，所述第一級運放電路包括: 第一晶體管，柵極連接信號輸入端； 第二晶體管，漏極連接所述第一晶體管的漏極； 第三晶體管，源極連接電源電壓，漏極連接所述第一晶體管的源極； 第四晶體管，源極連接電源電壓，柵極連接漏極，并且柵極連接所述第三晶體管的柵極，漏極還連接所述第二晶體管的源極； 第五晶體管，柵極連接偏置電壓輸入端，源極連接所述第一晶體管的漏極和所述第二晶體管的漏極，漏極連接到公共連接端電壓； 其中第一晶體管、第二晶體管和第五晶體管為NMOS管，第三晶體管和第四晶體管為PMOS 管。
3.如權利要求1所述的輸出緩沖電路，其特征在于，所述第二級運放電路包括: 第九晶體管，柵極連接第一級運放電路中所述第一晶體管的源極和所述第三晶體管的漏極，源極連接電源電壓，漏極連接第一級運放電路中所述第二晶體管的柵極； 第十晶體管，柵極連接偏置電壓輸入端和第一級運放電路中所述第五晶體管的柵極，源極連接所述第九晶體管的漏極和第一級運放電路中所述第二晶體管的柵極，漏極連接公共連接端電壓； 其中第九晶體管為PMOS管，第十晶體管為NMOS管。
4.如權利要求1所述的輸出緩沖電路，其特征在于，所述反饋電路包括: 第六晶體管，柵極連接第一級運放電路中所述第一晶體管的源極、所述第三晶體管的漏極和第二級運放電路中所述第九晶體管的柵極，源極連接電源電壓； 第七晶體管，柵極連接偏置電壓輸入端、第一級運放電路中所述第五晶體管的柵極和第二級運放電路中所述第十晶體管的柵極，漏極連接公共連接端電壓； 第八晶體管，柵極連接所述第六晶體管的漏極和所述第七晶體管的源極，源極連接信號輸出端、第二級運放電路中所述第九晶體管的漏極和第二級運放電路中所述第十晶體管的源極，漏極連接公共連接端電壓； 其中第六晶體管和第八晶體管為PMOS管，第七晶體管為NMOS管。
5.如權利要求4所述的輸出緩沖電路，其特征在于，還包括穩(wěn)壓電容，所述穩(wěn)壓電容的第一端連接所述第八晶體管的源極，并和第八晶體管組成源極跟隨器，以提供灌電流輸出能力，穩(wěn)壓電容的第二端和所述第八晶體管的漏極共同連接到公共連接端電壓。
6.—種陣列基板,其特征在于,所述陣列基板包括權利要求1-5中任一項所述的輸出緩沖電路。
7.—種顯示裝置，其特征在于，所述顯示裝置中包括權利要求6所述的陣列基板。
【文檔編號】G09G3/36GK103794188SQ201410046370
【公開日】2014年5月14日 申請日期:2014年2月10日 優(yōu)先權日:2014年2月10日
【發(fā)明者】劉寶玉, 張亮, 許益禎, 孫志華 申請人:北京京東方顯示技術有限公司, 京東方科技集團股份有限公司