柵極驅(qū)動電路、方法、陣列基板行驅(qū)動電路和顯示裝置制造方法
【專利摘要】本發(fā)明提供了一種柵極驅(qū)動電路、方法、陣列基板行驅(qū)動電路和顯示裝置。所述柵極驅(qū)動電路，與一行像素單元連接，該行像素單元包括相互連接的行像素驅(qū)動模塊和發(fā)光元件；所述行像素驅(qū)動模塊包括驅(qū)動晶體管、驅(qū)動模塊和補償模塊；所述補償模塊接入柵極掃描信號；所述驅(qū)動模塊接入驅(qū)動控制信號和驅(qū)動電平；所述柵極驅(qū)動電路包括：行像素控制單元，用于為所述補償模塊提供所述柵極掃描信號，為所述驅(qū)動模塊提供所述驅(qū)動電平，以控制該補償模塊補償該驅(qū)動晶體管的閾值電壓；以及，驅(qū)動控制單元，用于為所述驅(qū)動模塊提供所述驅(qū)動控制信號，以控制所述驅(qū)動模塊驅(qū)動所述發(fā)光元件。本發(fā)明可以同時補償像素閾值電壓和驅(qū)動像素，提高集成度。
【專利說明】柵極驅(qū)動電路、方法、陣列基板行驅(qū)動電路和顯示裝置
【技術(shù)領域】
[0001]本發(fā)明涉及顯示【技術(shù)領域】，尤其涉及一種柵極驅(qū)動電路、方法、陣列基板行驅(qū)動電路和顯示裝置。
【背景技術(shù)】
[0002]現(xiàn)有技術(shù)中沒有提供能夠為OLED (有機發(fā)光二極管，Organic Light-EmittingDiode)顯示面板像素提供Vth (閾值電壓)補償?shù)腉OA (Gate on array,陣列基板行驅(qū)動，直接將柵極驅(qū)動電路制作在陣列基板上)電路，而僅提供了以單純具有Vth補償功能的像素設計或單脈沖的GOA電路。
[0003]由于OLED像素設計多采用電流控制型，因此整個OLED顯示面板內(nèi)的Vth不均一和長期工作后產(chǎn)生的Vth Shift (漂移)會降低OLED顯示面板顯示的均勻性。為了提高OLED顯示面板的工藝集成度，同時降低成本，采用集成柵極驅(qū)動技術(shù)是未來的發(fā)展趨勢。但是OLED的Vth補償像素設計需要外圍驅(qū)動電路與之相配合，因此對GOA提出了更高的要求。
【發(fā)明內(nèi)容】
[0004]本發(fā)明的主要目的在于提供一種柵極驅(qū)動電路、方法、陣列基板行驅(qū)動電路和顯示裝置，以同時補償像素閾值電壓和驅(qū)動像素，提高集成度。
[0005]為了達到上述目的，本發(fā)明提供了一種柵極驅(qū)動電路，與一行像素單元連接，該行像素單元包括相互連接的行像素驅(qū)動模塊和發(fā)光元件；所述行像素驅(qū)動模塊包括驅(qū)動晶體管、驅(qū)動模塊和補償模塊；所述補償模塊接入柵極掃描信號；所述驅(qū)動模塊接入驅(qū)動控制信號和驅(qū)動電平；所述柵極驅(qū)動電路包括:
[0006]行像素控制單元，用于為所述補償模塊提供所述柵極掃描信號，為所述驅(qū)動模塊提供所述驅(qū)動電平，以控制該補償模塊補償該驅(qū)動晶體管的閾值電壓；
[0007]以及，驅(qū)動控制單元，用于為所述驅(qū)動模塊提供所述驅(qū)動控制信號，以控制所述驅(qū)動模塊驅(qū)動所述發(fā)光元件。
[0008]實施時，所述行像素控制單元包括:
[0009]所述行像素控制單元包括第一起始信號輸入端、第一控制時鐘輸入端、第二控制時鐘輸入端、復位信號輸入端、輸入時鐘端、進位信號輸出端、切斷控制信號輸出端、輸出電平端、輸出電平下拉控制端和柵極掃描信號輸出端；
[0010]所述行像素控制單元還包括:
[0011]第一上拉節(jié)點電位拉升模塊，用于當?shù)谝豢刂茣r鐘信號和第一起始信號為高電平時，將第一上拉節(jié)點的電位拉升為高電平；
[0012]第一存儲電容，連接于所述第一上拉節(jié)點和所述進位信號輸出端之間；
[0013]第一上拉節(jié)點電位拉低模塊，用于當?shù)谝幌吕?jié)點的電位或第二下拉節(jié)點的電位為高電平時，將第一上拉節(jié)點的電位拉低為第一低電平；[0014]第一控制時鐘開關(guān)，用于在第一控制時鐘信號為高電平時導通所述第一控制時鐘輸入端與第一下拉節(jié)點的連接；
[0015]第二控制時鐘開關(guān)，用于在第二控制時鐘信號為高電平時導通所述第二控制時鐘輸入端與第二下拉節(jié)點的連接；
[0016]第一下拉節(jié)點電位拉低模塊，用于當所述第一上拉節(jié)點的電位或所述第二下拉節(jié)點的電位為高電平時，將所述第一下拉節(jié)點的電位拉低為第一低電平；
[0017]第二下拉節(jié)點電位拉低模塊，與所述復位信號輸入端連接，用于當所述第一上拉節(jié)點的電位或所述第一下拉節(jié)點的電位為高電平時，將所述第二下拉節(jié)點的電位拉低為第一低電平；
[0018]進位控制模塊，用于當所述第一上拉節(jié)點的電位為高電平時，導通所述進位信號輸出端與所述第二控制時鐘輸入端之間的連接；
[0019]第一進位信號下拉模塊，用于當所述第一下拉節(jié)點的電位或所述第二下拉節(jié)點的電位為高電平時，將進位信號的電位拉低為第一低電平；
[0020]第一切斷控制模塊，用于當所述第一上拉節(jié)點的電位為高電平時，導通所述第二控制時鐘輸入端與所述切斷控制信號輸出端之間的連接，當所述第一下拉節(jié)點的電位或第二下拉節(jié)點的電位為高電平時，導通所述切斷控制信號輸出端與第二低電平輸出端之間的連接；
[0021]第一反饋模塊，用于當所述進位信號為高電平時，將切斷控制信號傳送至所述第一上拉節(jié)點電位拉升模塊和所述第一上拉節(jié)點電位拉低模塊；
[0022]柵極掃描信號控制模塊，用于當所述第一上拉節(jié)點的電位為高電平時，導通所述第二控制時鐘輸入端與所述柵極掃描信號輸出端之間的連接；
[0023]輸入時鐘開關(guān)，用于當所述第一上拉節(jié)點的電位為高電平時，導通所述輸入時鐘端與所述輸出電平下拉控制端之間的連接；
[0024]柵極掃描信號下拉模塊，用于當所述第一下拉節(jié)點的電位或所述第二下拉節(jié)點的電位為高電平時，將柵極掃描信號的電位拉低為第二低電平；
[0025]輸出電平下拉控制模塊，用于當所述第一下拉節(jié)點的電位或所述第二下拉節(jié)點的電位為高電平時，將所述輸出電平下拉控制端的電位拉低為第二低電平；
[0026]輸出電平上拉模塊,用于當所述輸出電平下拉控制端輸出第二低電平時，將輸出電平上拉為高電平；
[0027]輸出電平下拉模塊，用于當所述輸出電平下拉控制端輸出高電平時，將所述輸出電平下拉為第二低電平。
[0028]實施時，所述驅(qū)動控制單元包括:第二起始信號輸入端、第三控制時鐘輸入端、第四控制時鐘輸入端、、驅(qū)動控制信號輸出端和驅(qū)動控制信號下拉控制端；所述驅(qū)動控制單元分別與所述復位信號輸入端、所述進位信號輸出端和所述切斷控制信號輸出端連接；
[0029]所述驅(qū)動控制單元還包括:
[0030]第二上拉節(jié)點電位拉升模塊，用于當?shù)谌刂茣r鐘信號和第二起始信號為高電平時，將第二上拉節(jié)點的電位拉升為高電平；
[0031]第二存儲電容，連接于所述第二上拉節(jié)點和所述進位信號輸出端之間；
[0032]第二上拉節(jié)點電位拉低模塊，用于當?shù)谝幌吕?jié)點的電位或第二下拉節(jié)點的電位為高電平時，將上拉節(jié)點的電位拉低為第一低電平；
[0033]第三控制時鐘開關(guān)，用于在第三控制時鐘信號為高電平時導通所述第三控制時鐘輸入端與第三下拉節(jié)點的連接；
[0034]第四控制時鐘開關(guān)，用于在第四控制時鐘信號為高電平時導通所述第四控制時鐘輸入端與第四下拉節(jié)點的連接；
[0035]第三下拉節(jié)點電位拉低模塊，用于當所述第二上拉節(jié)點的電位或所述第四下拉節(jié)點的電位為高電平時，將所述第三下拉節(jié)點的電位拉低為第一低電平；
[0036]第四下拉節(jié)點電位拉低模塊，與所述復位信號輸入端連接，用于當所述第二上拉節(jié)點的電位或所述第三下拉節(jié)點的電位為高電平時，將所述第四下拉節(jié)點的電位拉低為第一低電平；
[0037]第二進位控制模塊，用于當所述第二上拉節(jié)點的電位為高電平時，導通所述進位信號輸出端與所述第四控制時鐘輸入端之間的連接；
[0038]第二進位信號下拉模塊，用于當所述第三下拉節(jié)點的電位或所述第四下拉節(jié)點的電位為高電平時，將進位信號的電位拉低為第一低電平；
[0039]第二切斷控制模塊，用于當所述第二上拉節(jié)點的電位為高電平時，導通所述第四控制時鐘輸入端與所述切斷控制信號輸出端之間的連接，當所述第三下拉節(jié)點的電位或第四下拉節(jié)點的電位為高電平時，導通所述切斷控制信號輸出端與第二低電平輸出端之間的連接；
[0040]第二反饋模塊，用于當所述進位信號為高電平時，將切斷控制信號傳送至第二上拉節(jié)點電位拉升模塊和所述第二上拉節(jié)點電位拉低模塊；
[0041]驅(qū)動控制子模塊，用于當所述第二上拉節(jié)點的電位為高電平時，導通所述第四控制時鐘輸入端與所述驅(qū)動控制信號下拉控制端的連接；
[0042]驅(qū)動控制信號下拉控制模塊，用于當所述第三下拉節(jié)點的電位或所述第四下拉節(jié)點的電位為高電平時，將所述驅(qū)動控制信號下拉控制端的電位拉低為第二低電平；
[0043]驅(qū)動控制信號上拉模塊，用于當所述驅(qū)動控制信號下拉控制端輸出高電平時，將所述驅(qū)動控制信號的電位上拉為高電平；
[0044]驅(qū)動控制信號下拉模塊，用于當所述驅(qū)動控制信號下拉控制端輸出高電平時，將所述驅(qū)動控制信號的電位下拉為第二低電平。
[0045]實施時，所述第一上拉節(jié)點電位拉升模塊包括:
[0046]第一上拉節(jié)點電位拉升晶體管，柵極與第一極和所述第一起始信號輸入端連接，第二極與所述第一反饋模塊連接；
[0047]以及，第二上拉節(jié)點電位拉升晶體管，柵極與所述第一控制時鐘輸入端連接，第一極與所述第一上拉節(jié)點電位拉升晶體管的第二極連接，第二極與所述第一上拉節(jié)點連接；
[0048]所述第一上拉節(jié)點電位拉低模塊包括:
[0049]第一上拉節(jié)點電位拉低晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述第一上拉節(jié)點連接，第二極與所述第一反饋模塊連接；
[0050]第二上拉節(jié)點電位拉低晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述第一上拉節(jié)點電位拉低晶體管的第二極連接，第二極接入第一低電平；
[0051]第三上拉節(jié)點電位拉低晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述第一上拉節(jié)點連接，第二極與所述第一反饋模塊連接；
[0052]以及，第四上拉節(jié)點電位拉低晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述第三上拉節(jié)點電位拉低晶體管的第二極連接，第二極接入第一低電平；
[0053]所述第一下拉節(jié)點電位拉低模塊包括:
[0054]第一下拉晶體管，柵極與所述第一上拉節(jié)點連接，第一極與所述第一下拉節(jié)點連接，第二極與所述復位信號輸入端連接；
[0055]第二下拉晶體管，柵極與所述第一上拉節(jié)點連接，第一極與所述第一下拉晶體管的第二極連接，第二極接入第一低電平；
[0056]以及，第三下拉晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述第一下拉節(jié)點連接，第二極接入第一低電平；
[0057]所述第二下拉節(jié)點電位拉低模塊包括:
[0058]第四下拉晶體管，柵極與所述第一上拉節(jié)點連接，第一極與所述第二下拉節(jié)點連接，第二極與所述復位信號輸入端連接；
[0059]第五下拉晶體管，柵極與所述第一上拉節(jié)點連接，第一極與所述第四下拉晶體管的第二極連接，第二極接入第一低電平；
[0060]以及，第六下拉晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述第二下拉節(jié)點連接，第二極接入第一低電平。
[0061]實施時，所述第一進位控制模塊包括:
[0062]第一進位控制晶體管，柵極與所述第一上拉節(jié)點連接，第一極與所述第二控制時鐘輸入端連接，第二端與所述進位信號輸出端連接；
[0063]所述第一進位信號下拉模塊包括:
[0064]第一進位信號下拉晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述進位信號輸出端連接，第二極接入第一低電平；
[0065]以及，第二進位信號下拉晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述進位信號輸出端連接，第二極接入第一低電平；
[0066]所述第一切斷控制模塊包括:
[0067]第一切斷控制晶體管，柵極與所述第一上拉節(jié)點連接，第一極與所述第二控制時鐘輸入端連接，第二極與所述切斷控制信號輸出端連接；
[0068]第二切斷控制晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述切斷控制信號輸出端連接，第二極接入第一低電平；
[0069]以及，第三切斷控制晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述切斷控制信號輸出端連接，第二極接入第一低電平；
[0070]所述第一反饋模塊包括:
[0071]第一反饋晶體管，柵極與所述進位信號輸出端連接，第一極與所述第一上拉節(jié)點電位拉升晶體管的第二極連接，第二極與所述切斷控制信號輸出端連接。
[0072]實施時，所述柵極掃描信號控制模塊包括:
[0073]柵極掃描控制晶體管，柵極與所述第一上拉節(jié)點連接，第一極接入所述第二控制時鐘信號，第二極與所述柵極掃描信號輸出端連接；
[0074]所述柵極掃描信號下拉模塊包括:[0075]第一輸出下拉晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述柵極掃描信號輸出端連接，第二極接入第二低電平；
[0076]以及，第二輸出下拉晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述柵極掃描信號輸出端連接，第二極接入第二低電平；
[0077]所述輸出電平上拉模塊包括:
[0078]輸出電平上拉晶體管，柵極和第一極接入高電平，第二極與所述輸出電平端連接;
[0079]所述輸出電平下拉控制模塊包括:
[0080]第一下拉控制晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述輸出電平下拉控制端連接，第二極接入第二低電平；
[0081]以及，第二下拉控制晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述輸出電平下拉控制端連接，第二極接入第二低電平；
[0082]所述輸出電平下拉模塊包括:
[0083]輸出電平下拉晶體管，柵極與所述輸出電平下拉控制端連接，第一極與所述輸出電平端連接，第二極接入第二低電平。
[0084]實施時，所述第二上拉節(jié)點電位拉升模塊包括:
[0085]第三上拉節(jié)點電位拉升晶體管，柵極與第一極和所述第二起始信號輸入端連接，第二極與所述第二反饋模塊連接；
[0086]以及，第四上拉節(jié)點電位拉升晶體管，柵極與所述第三控制時鐘輸入端連接，第一極與所述第三上拉節(jié)點電位拉升晶體管的第二極連接，第二極與所述第二上拉節(jié)點連接；
[0087]所述第二上拉節(jié)點電位拉低模塊包括:
[0088]第五上拉節(jié)點電位拉低晶體管，柵極與所述第三下拉節(jié)點連接，第一極與所述第二上拉節(jié)點連接，第二極與所述第二反饋模塊連接；
[0089]第六上拉節(jié)點電位拉低晶體管，柵極與所述第三下拉節(jié)點連接，第一極與所述第五上拉節(jié)點電位拉低晶體管的第二極連接，第二極接入第一低電平；
[0090]第七上拉節(jié)點電位拉低晶體管，柵極與所述第四下拉節(jié)點連接，第一極與所述第二上拉節(jié)點連接，第二極與所述第二反饋模塊連接；
[0091]以及，第八上拉節(jié)點電位拉低晶體管，柵極與所述第四下拉節(jié)點連接，第一極與所述第七上拉節(jié)點電位拉低晶體管的第二極連接，第二極接入第一低電平；
[0092]所述第三下拉節(jié)點電位拉低模塊包括:
[0093]第七下拉晶體管，柵極與所述第二上拉節(jié)點連接，第一極與所述第三下拉節(jié)點連接，第二極與所述復位信號輸入端連接；
[0094]第八下拉晶體管，柵極與所述第二上拉節(jié)點連接，第一極與所述第七下拉晶體管的第二極連接，第二極接入第一低電平；
[0095]以及，第九下拉晶體管，柵極與所述第四下拉節(jié)點連接，第一極與所述第三下拉節(jié)點連接，第二極接入第一低電平；
[0096]所述第四下拉節(jié)點電位拉低模塊包括:
[0097]第十下拉晶體管，柵極與所述第二上拉節(jié)點連接，第一極與所述第四下拉節(jié)點連接，第二極與所述復位信號輸入端連接；[0098]第十一下拉晶體管，柵極與所述第二上拉節(jié)點連接，第一極與所述第十下拉晶體管的第二極連接，第二極接入第一低電平；
[0099]以及，第十二下拉晶體管，柵極與所述第三下拉節(jié)點連接，第一極與所述第四下拉節(jié)點連接，第二極接入第一低電平。
[0100]實施時，所述第二進位控制模塊包括:
[0101]第二進位控制晶體管，柵極與所述第二上拉節(jié)點連接，第一極與所述第四控制時鐘輸入端連接，第二端與所述進位信號輸出端連接；
[0102]所述第二進位信號下拉模塊包括:
[0103]第三進位信號下拉晶體管，柵極與所述第三下拉節(jié)點連接，第一極與所述進位信號輸出端連接，第二極接入第一低電平；
[0104]以及，第四進位信號下拉晶體管，柵極與所述第四下拉節(jié)點連接，第一極與所述進位信號輸出端連接，第二極接入第一低電平；
[0105]所述第二切斷控制模塊包括:
[0106]第四切斷控制晶體管，柵極與所述第二上拉節(jié)點連接，第一極與所述第四控制時鐘輸入端連接，第二極與所述切斷控制信號輸出端連接；
[0107]第五切斷控制晶體管，柵極與所述第三下拉節(jié)點連接，第一極與所述切斷控制信號輸出端連接，第二極接入第一低電平；
[0108]以及，第六切斷控制晶體管，柵極與所述第四下拉節(jié)點連接，第一極與所述切斷控制信號輸出端連接，第二極接入第一低電平；
[0109]所述第二反饋模塊包括:
[0110]第二反饋晶體管，柵極與所述進位信號輸出端連接，第一極與所述第三上拉節(jié)點電位拉升晶體管的第二極連接，第二極與所述切斷控制信號輸出端連接。
[0111]實施時，所述驅(qū)動控制子模塊包括:驅(qū)動控制晶體管，柵極與所述第二上拉節(jié)點連接，第一極與所述第四控制時鐘輸入端連接，第二極與所述驅(qū)動控制信號下拉控制端連接;
[0112]所述驅(qū)動控制信號上拉模塊包括:
[0113]驅(qū)動控制上拉晶體管，柵極和第一極接入高電平，第二極與所述驅(qū)動控制信號輸出端連接；
[0114]所述驅(qū)動控制信號下拉控制模塊包括:
[0115]第一驅(qū)動下拉控制晶體管，柵極與所述第三下拉節(jié)點連接，第一極與所述驅(qū)動控制信號下拉控制端連接，第二極接入第二低電平；
[0116]以及，第二驅(qū)動下拉控制晶體管，柵極與所述第四下拉節(jié)點連接，第一極與所述驅(qū)動控制信號下拉控制端連接，第二極接入第二低電平；
[0117]所述驅(qū)動控制信號下拉模塊包括:
[0118]驅(qū)動下拉晶體管，柵極與所述驅(qū)動控制信號下拉控制端連接，第一極與所述驅(qū)動控制信號輸出端連接，第二極接入第二低電平。
[0119]實施時，所述第一控制時鐘信號和所述第二控制時鐘信號反相；所述第一控制時鐘信號的占空比、所述第二控制時鐘信號的占空比和所述第一起始信號的占空比為0.5 ；
[0120]所述第三控制時鐘信號和所述第四控制時鐘信號反相；[0121]所述第三控制時鐘信號的占空比、所述第四控制時鐘信號的占空比和所述第二起始信號的占空比小于0.5。
[0122]本發(fā)明還提供了一種柵極驅(qū)動方法，應用于上述的柵極驅(qū)動電路，包括以下步驟:
[0123]在由第一起始信號輸入端輸入高電平的下一個時鐘周期，柵極掃描信號輸出端輸出高電平，輸出電平端的輸出信號與輸入時鐘信號反相；
[0124]在由第二起始信號輸入端輸入高電平的下一個時鐘周期，驅(qū)動控制信號與第二起始信號反相。
[0125]本發(fā)明還提供了一種陣列基板行驅(qū)動電路，包括多級上述的柵極驅(qū)動電路；
[0126]除了第一級柵極驅(qū)動電路之外，每一級柵極驅(qū)動電路的切斷控制信號輸出端與上一級柵極驅(qū)動電路的復位信號輸入端連接；
[0127]除了最后一級柵極驅(qū)動電路之外，每一級柵極驅(qū)動電路的進位信號輸出端與下一級柵極驅(qū)動電路的第一起始信號輸入端連接。
[0128]實施時，輸入第n+1級柵極驅(qū)動電路的輸入時鐘信號與輸入第η級柵極驅(qū)動電路的輸入時鐘信號反相。
[0129]η是大于或等于I的整數(shù)，n+1小于或等于所述陣列基板行驅(qū)動電路包括的柵極驅(qū)動電路的級數(shù)。
[0130]本發(fā)明提供了一種顯示裝置，其特征在于，包括上述的柵極驅(qū)動電路。
[0131]實施時,所述顯示裝置為有機發(fā)光二極管OLED顯示裝置或低溫多晶娃LTPS顯示裝置。
[0132]與現(xiàn)有技術(shù)相比，本發(fā)明所述的柵極驅(qū)動電路、方法、陣列基板行驅(qū)動電路和顯示裝置，設置為所述補償模塊提供所述柵極掃描信號，為所述驅(qū)動模塊提供所述驅(qū)動電平，以控制該補償模塊補償該驅(qū)動晶體管的閾值電壓的行像素控制單元，并設置為所述驅(qū)動模塊提供所述驅(qū)動控制信號，以控制所述驅(qū)動模塊驅(qū)動所述發(fā)光元件的驅(qū)動控制單元，能同時補償像素閾值電壓和驅(qū)動像素；本發(fā)明所述的柵極驅(qū)動電路和陣列基板行驅(qū)動電路應用于OLED顯示面板中，可以提高OLED顯示面板的工藝集成度，降低成本。
【專利附圖】
【附圖說明】
[0133]圖1A是本發(fā)明實施例所述柵極驅(qū)動電路與行像素單元連接的結(jié)構(gòu)示意圖；
[0134]圖1B是與本發(fā)明所述的柵極驅(qū)動電路連接的行像素單元包括的行像素驅(qū)動模塊的一實施例的電路圖；
[0135]圖1C是如圖1B所示的行像素驅(qū)動模塊的工作時序圖；
[0136]圖2是是本發(fā)明實施例所述的柵極驅(qū)動電路的行像素驅(qū)動單元的結(jié)構(gòu)框圖；
[0137]圖3是本發(fā)明實施例所述的柵極驅(qū)動電路的行像素驅(qū)動單元的電路圖；
[0138]圖4是本發(fā)明實施例所述的柵極驅(qū)動電路的驅(qū)動控制單元的結(jié)構(gòu)框圖；
[0139]圖5是本發(fā)明實施例所述的柵極驅(qū)動電路的驅(qū)動控制單元的電路圖；
[0140]圖6Α是本發(fā)明實施例所述的陣列基板行驅(qū)動電路在工作時的第一起始信號、第二起始信號、第一控制時鐘信號、第二控制時鐘信號、輸入第η級柵極驅(qū)動電路的輸入時鐘信號、輸入第n+1級柵極驅(qū)動電路的輸入時鐘信號的波形圖；[0141]圖6B是本發(fā)明實施例所述的陣列基板行驅(qū)動電路的工作時序圖。
【具體實施方式】
[0142]本發(fā)明實施例所述的柵極驅(qū)動電路，與一行像素單元連接，該行像素單元包括相互連接的行像素驅(qū)動模塊和發(fā)光元件；所述行像素驅(qū)動模塊包括驅(qū)動晶體管、驅(qū)動模塊和補償模塊；所述補償模塊接入柵極掃描信號；所述驅(qū)動模塊接入驅(qū)動控制信號和驅(qū)動電平；所述柵極驅(qū)動電路包括:
[0143]行像素控制單元，用于為所述補償模塊提供所述柵極掃描信號，為所述驅(qū)動模塊提供所述驅(qū)動電平，以控制該補償模塊補償該驅(qū)動晶體管的閾值電壓；
[0144]以及，驅(qū)動控制單元，用于為所述驅(qū)動模塊提供所述驅(qū)動控制信號，以控制所述驅(qū)動模塊驅(qū)動所述發(fā)光元件。
[0145]本發(fā)明實施例所述的柵極驅(qū)動電路，設置為補償模塊提供柵極掃描信號并為驅(qū)動模塊提供驅(qū)動電平的行像素控制單元，以控制補償模塊補償驅(qū)動晶體管的閾值電壓，并設置為驅(qū)動模塊提供驅(qū)動控制信號的驅(qū)動控制單元，以控制驅(qū)動模塊驅(qū)動發(fā)光元件，提供了能補償像素閾值電壓的柵極驅(qū)動電路。
[0146]本發(fā)明實施例所述的柵極驅(qū)動電路，應用于OLED顯示面板中，可以提高OLED顯示面板的工藝集成度，降低成本。
[0147]如圖1A所示，該行像素單元包括相互連接的行像素驅(qū)動模塊和OLED，OLED的陰極接入低電平ELVSS ;所述行像素驅(qū)動模塊包括驅(qū)動晶體管Tl、驅(qū)動模塊101和補償模塊102 ;所述補償模塊101接入柵極掃描信號G0_S1 (η);所述驅(qū)動模塊102接入驅(qū)動控制信號G0_S2 (η)和驅(qū)動電平G0_ELVDD (η);所述柵極驅(qū)動電路包括:
[0148]行像素控制單元11，用于為所述補償模塊101提供所述柵極掃描信號G0_S1 (η),為所述驅(qū)動模塊102提供所述驅(qū)動電平G0_ELVDD (η),以控制該補償模塊101補償該驅(qū)動晶體管DTFT的閾值電壓；
[0149]以及，驅(qū)動控制單元12，用于為所述驅(qū)動模塊101提供所述驅(qū)動控制信號G0_S2(η),以控制所述驅(qū)動模塊驅(qū)動所述0LED。
[0150]如圖1B所示，所述行像素驅(qū)動模塊的一實施例包括驅(qū)動晶體管Tl、補償晶體管Τ2、驅(qū)動控制晶體管Τ3、第一電容Cl和第二電容C2 ；
[0151]Τ2包括于補償模塊，Τ3包括于驅(qū)動模塊；
[0152]Τ2的柵極接入柵極掃描信號SI，Τ2的第二極接入數(shù)據(jù)信號DATA，T3的柵極接入驅(qū)動控制信號S2，T3的第一極接入輸出電平ELVDD ；
[0153]有機發(fā)光二極管OLED的陰極接入電平ELVSS。
[0154]圖1C是如圖1B所示的行像素驅(qū)動模塊的實施例的工作時序圖。
[0155]本發(fā)明提供了一種能夠與Vth (閾值)補償像素設計相配合的GOA單元，該GOA單兀能夠輸出兩個信號，一個輸出信號為脈沖的高電平信號，可以作為柵極掃描信號(如圖1A中的SI),另一個輸出信號為脈沖的低電平信號,可以作為ELVDD (如圖1A中所不)，以目前常用的3T2C的閾值補償?shù)腛LED像素為例，驅(qū)動像素還需要一個低電平脈沖信號S2控制對ELVDD信號起開關(guān)作用。在一個GOA電路中，第η行的該低電平脈沖信號S2可以與第n+1行的ELVDD信號共用，通過調(diào)整起始信號和時鐘信號的時序即可實現(xiàn)像素的閾值補償并驅(qū)動像素。
[0156]本發(fā)明實施例所述的柵極驅(qū)動電路相對于面板顯示區(qū)分為左右兩部分，設置于左邊的行像素控制單元分別能夠為像素提供柵極掃描信號G0_S1 (η)和輸出電平G0_ELVDDU)，設置于右邊的驅(qū)動控制單元能夠為像素提供驅(qū)動控制信號G0_S2(n)，通過調(diào)整左右兩部分的起始信號和時鐘信號，即可實現(xiàn)對像素的閾值補償并驅(qū)動像素。
[0157]如圖2所示，在本發(fā)明實施例所述的柵極驅(qū)動電路中，
[0158]所述行像素控制單元包括第一起始信號輸入端STV1、第一控制時鐘輸入端CLKA、第二控制時鐘輸入端CLKB、復位信號輸入端RESET (η)、輸入時鐘端CLKIN (η)、進位信號輸出端COUT (η)、切斷控制信號輸出端IOFF (η)、輸出電平端G0_ELVDD (η)、輸出電平下拉控制端GVDD和柵極掃描信號輸出端G0_S1 (η)；
[0159]所述行像素控制單元還包括:
[0160]第一上拉節(jié)點電位拉升模塊101，用于當?shù)谝豢刂茣r鐘信號和第一起始信號為高電平時，將第一上拉節(jié)點的電位拉升為高電平；
[0161]第一存儲電容C，連接于第一上拉節(jié)點Ql和所述進位信號輸出端COUT (η)之間；
[0162]第一上拉節(jié)點電位拉低模塊102，用于當?shù)谝幌吕?jié)點QBl的電位或第二下拉節(jié)點QB2的電位為高電平時，將第一上拉節(jié)點Ql的電位拉低為第一低電平VGLl ；
[0163]第一控制時鐘開關(guān)141，用于在第一控制時鐘信號為高電平時導通所述第一控制時鐘輸入端CLKA與第一下拉節(jié)點QBl的連接；
[0164]第二控制時鐘開關(guān)142，用于在第二控制時鐘信號為高電平時導通所述第二控制時鐘輸入端CLKB與第二下拉節(jié)點QB2的連接；
[0165]第一下拉節(jié)點電位拉低模塊12，用于當所述第一上拉節(jié)點Q的電位或所述第二下拉節(jié)點QB2的電位為高電平時，將所述第一下拉節(jié)點QBl的電位拉低為第一低電平VGLl ；
[0166]第二下拉節(jié)點電位拉低模塊13，與所述復位信號輸入端RESET (η)連接，用于當所述第一上拉節(jié)點Ql的電位或所述第一下拉節(jié)點QBl的電位為高電平時，將所述第二下拉節(jié)點QB2的電位拉低為第一低電平VGLl ；
[0167]第一進位控制模塊151，用于當所述第一上拉節(jié)點Ql的電位為高電平時，導通所述進位信號輸出端COUT (η)與所述第二控制時鐘輸入端CLKB之間的連接；
[0168]第一進位信號下拉模塊152，用于當所述第一下拉節(jié)點QBl的電位或所述第二下拉節(jié)點QB2的電位為高電平時，將進位信號的電位拉低為第一低電平VGLl ；
[0169]第一切斷控制模塊161，用于當所述第一上拉節(jié)點Ql的電位為高電平時，導通所述第二控制時鐘輸入端CLKB與所述切斷控制信號輸出端IOFF (η)之間的連接，當所述第一下拉節(jié)點QBl的電位或第二下拉節(jié)點QB2的電位為高電平時，導通所述切斷控制信號輸出端IOFF (η)與第二低電平輸出端VGL2之間的連接；
[0170]第一反饋模塊162，用于當所述進位信號為高電平時，將切斷控制信號傳送至第一上拉節(jié)點電位拉升模塊101和所述第一上拉節(jié)點電位拉低模塊102 ；
[0171]柵極掃描信號控制模塊171，用于當所述第一上拉節(jié)點Ql的電位為高電平時，導通所述第二控制時鐘輸入端CLKB與所述柵極掃描信號輸出端G0_S1 (η)之間的連接；
[0172]輸入時鐘開關(guān)181，用于當所述第一上拉節(jié)點Ql的電位為高電平時，導通所述輸入時鐘端CLKIN (η)與所述輸出電平下拉控制端G_VDD之間的連接；[0173]柵極掃描信號下拉模塊172，用于當所述第一下拉節(jié)點QBl的電位或所述第二下拉節(jié)點QB2的電位為高電平時，將柵極掃描信號的電位拉低為第二低電平VGL2 ；
[0174]輸出電平上拉模塊182，用于當所述輸出電平下拉控制端G_VDD輸出第二低電平VGL2時，將輸出電平上拉為高電平；
[0175]輸出電平下拉控制模塊183，用于當所述第一下拉節(jié)點QBl的電位或所述第二下拉節(jié)點QB2的電位為高電平時，將所述輸出電平下拉控制端6_￥00的電位拉低為第二低電平 VGL2 ；
[0176]輸出電平下拉模塊184，用于當所述輸出電平下拉控制端G_VDD輸出高電平時，將所述輸出電平下拉為第二低電平VGL2。
[0177]本發(fā)明該實施例所述的柵極驅(qū)動電路包括的行像素驅(qū)動單元采用兩個下拉節(jié)點:第一下拉節(jié)點QBl和第二下拉節(jié)點QB2，以將輸出拉低，第一下拉節(jié)點QBl和第二下拉節(jié)點QB2在非輸出時間均為交流且互補，因此可以減少閾值漂移，且對輸出拉低不存在間隙，因此可提高穩(wěn)定性和信賴性。
[0178]本發(fā)明該實施例所述的柵極驅(qū)動電路包括的行像素驅(qū)動單元在工作時，通過調(diào)整第一起始信號、第一控制時鐘信號、 第二控制時鐘信號和輸入時鐘信號，即可實現(xiàn)對像素的閾值補償。
[0179]本發(fā)明所有實施例中采用的晶體管均可以為薄膜晶體管或場效應管或其他特性相同的器件。在本發(fā)明實施例中，為區(qū)分晶體管除柵極之外的兩極，將其中一極稱為源極，另一極稱為漏極。此外，按照晶體管的特性區(qū)分可以將晶體管分為N型晶體管或P型晶體管。在本發(fā)明實施例提供的驅(qū)動電路中，具體采用N型晶體管或P型晶體管實現(xiàn)時是本領域技術(shù)人員可在沒有做出創(chuàng)造性勞動前提下輕易想到的，因此也是在本發(fā)明的實施例保護范圍內(nèi)的。
[0180]在本發(fā)明實施例提供的驅(qū)動電路中，N型晶體管的第一極可以是源極，N型晶體管的第二極可以是漏極；p型晶體管的第一極可以是漏極，P型晶體管的第二極可以是源極。[0181 ] 具體的，如圖3所示，在本發(fā)明實施例所述的柵極驅(qū)動電路中，
[0182]所述第一上拉節(jié)點電位拉升模塊101包括:
[0183]第一上拉節(jié)點電位拉升晶體管T101，柵極與第一極和所述第一起始信號輸入端STVl連接，第二極與所述第一反饋模塊162連接；
[0184]以及，第二上拉節(jié)點電位拉升晶體管T102，柵極與所述第一控制時鐘輸入端CLKA連接，第一極與所述第一上拉節(jié)點電位拉升晶體管Tioi的第二極連接，第二極與所述第一上拉節(jié)點Ql連接；
[0185]所述上拉節(jié)點電位拉低模塊102包括:
[0186]第一上拉節(jié)點電位拉低晶體管T201，柵極與所述第一下拉節(jié)點QBl連接，第一極與所述第一上拉節(jié)點Ql連接，第二極與所述第一反饋模塊162連接；
[0187]第二上拉節(jié)點電位拉低晶體管T202，柵極與所述第一下拉節(jié)點QBl連接，第一極與所述第一上拉節(jié)點電位拉低晶體管T201的第二極連接，第二極接入第一低電平VGLl ；
[0188]第三上拉節(jié)點電位拉低晶體管T203，柵極與所述第二下拉節(jié)點QB2連接，第一極與所述第一上拉節(jié)點Ql連接，第二極與所述第一反饋模塊162連接；
[0189]以及，第四上拉節(jié)點電位拉低晶體管T204，柵極與所述第二下拉節(jié)點QB2連接，第一極與所述第三上拉節(jié)點電位拉低晶體管T203的第二極連接，第二極接入第一低電平VGLl ；
[0190]所述第一下拉節(jié)點電位拉低模塊12包括:
[0191]第一下拉晶體管T21，柵極與所述第一上拉節(jié)點Ql連接，第一極與所述第一下拉節(jié)點QBl連接，第二極與所述復位信號輸入端RESET (η)連接；
[0192]第二下拉晶體管Τ22，柵極與所述第一上拉節(jié)點Ql連接，第一極與所述第一下拉晶體管Τ21的第二極連接，第二極接入第一低電平VGLl ；
[0193]以及，第三下拉晶體管Τ23，柵極與所述第二下拉節(jié)點QB2連接，第一極與所述第一下拉節(jié)點QBl連接，第二極接入第一低電平VGLl ；
[0194]所述第二下拉節(jié)點電位拉低模塊13包括:
[0195]第四下拉晶體管Τ31，柵極與所述第一上拉節(jié)點Ql連接，第一極與所述第二下拉節(jié)點QB2連接，第二極與所述復位信號輸入端RESET (η)連接；
[0196]第五下拉晶體管Τ32，柵極與所述第一上拉節(jié)點Ql連接，第一極與所述第三下拉晶體管Τ31的第二極連接，第二極接入第一低電平VGLl ；
[0197]以及，第六下拉晶體管Τ33，柵極與所述第一下拉節(jié)點QBl連接，第一極與所述第二下拉節(jié)點QB2連接，第二極接入第一低電平VGLl。
[0198]如圖2所示,所述進位控制模塊151包括:
[0199]進位控制晶體管Τ51，柵極與所述第一上拉節(jié)點Ql連接，第一極與所述第二控制時鐘輸入端CLKB連接，第二端與所述進位信號輸出端COUT (η)連接；
[0200]所述進位信號下拉模塊152包括:
[0201]第一進位信號下拉晶體管Τ521，柵極與所述第一下拉節(jié)點QBl連接，第一極與所述進位信號輸出端COUT (η)連接，第二極接入第一低電平VGLl ；
[0202]以及，第二進位信號下拉晶體管Τ522，柵極與所述第二下拉節(jié)點QB2連接，第一極與所述進位信號輸出端COUT (η)連接，第二極接入第一低電平VGLl ；
[0203]所述第一切斷控制模塊161包括:
[0204]第一切斷控制晶體管Τ611，柵極與所述第一上拉節(jié)點Ql連接，第一極與所述第二控制時鐘輸入端CLKB連接，第二極與所述切斷控制信號輸出端IOFF (η)連接；
[0205]第二切斷控制晶體管Τ612，柵極與所述第一下拉節(jié)點QBl連接，第一極與所述切斷控制信號輸出端IOFF (η)連接，第二極接入第一低電平VGLl ；
[0206]以及，第三切斷控制晶體管Τ613，柵極與所述第二下拉節(jié)點QB2連接，第一極與所述切斷控制信號輸出端IOFF (η)連接，第二極接入第一低電平VGLl ；
[0207]所述第一反饋模塊162包括:
[0208]第一反饋晶體管Τ62，柵極與第一進位信號輸出端COUT (η)連接，第一極與所述第一上拉節(jié)點電位拉升晶體管TlOl的第二極連接，第二極與所述切斷控制信號輸出端IOFF(η)連接。
[0209]如圖3所示，所述柵極掃描信號控制模塊171包括:
[0210]柵極掃描控制晶體管Τ71，柵極與所述第一上拉節(jié)點Ql連接，第一極接入所述第二控制時鐘信號CLKB，第二極與所述柵極掃描信號輸出端G0_S1 (η)連接；
[0211]所述柵極掃描信號下拉模塊172包括:[0212]第一輸出下拉晶體管T721，柵極與所述第一下拉節(jié)點QBl連接，第一極與所述柵極掃描信號輸出端G0_S1 (η)連接，第二極接入第二低電平VGL2 ；
[0213]以及，第二輸出下拉晶體管Τ722，柵極與所述第二下拉節(jié)點QB2連接，第一極與所述柵極掃描信號輸出端G0_S1 (η)連接，第二極接入第二低電平VGL2 ；
[0214]所述輸入時鐘開關(guān)181包括輸入晶體管Τ81 ；
[0215]所述輸入晶體管Τ81，柵極與所述第一上拉節(jié)點Ql連接，第一極與CLKIN (η)連接，第二極與G_VDD連接；
[0216]所述輸出電平上拉模塊182包括:
[0217]輸出電平上拉晶體管T82，柵極和第一極接入高電平VDD，第二極與所述輸出電平端 G0_ELVDD (η)連接；
[0218]所述輸出電平下拉控制模塊183包括:
[0219]第一下拉控制晶體管Τ831，柵極與所述第一下拉節(jié)點QBl連接，第一極與所述輸出電平下拉控制端G_VDD連接，第二極接入第二低電平VGL2 ；
[0220]以及，第二下拉控制晶體管T832，柵極與所述第二下拉節(jié)點QB2連接，第一極與所述輸出電平下拉控制端G_VDD連接，第二極接入第二低電平VGL2 ；
[0221]所述輸出電平下拉模塊184包括:
[0222]輸出電平下拉晶體管T84，柵極與所述輸出電平下拉控制端G_VDD連接，第一極與所述輸出電平端G0_ELVDD (η)連接，第二極接入第二低電平VGL2。
[0223]在具體實施時，第一控制時鐘信號和第二控制時鐘信號互補。
[0224]如圖3所示，第一控制時鐘開關(guān)141包括:
[0225]第一控制晶體管Τ41，柵極和第一極與CLKA連接，第二極與QBl連接；
[0226]第二控制時鐘開關(guān)142包括:
[0227]第二控制晶體管Τ42，柵極和第一極與CLKB連接，第二極與QB2連接；
[0228]第一存儲電容Cl連接于Q與COUT (η)之間。
[0229]在圖3所示的實施例中，TlOU Τ102、Τ42、Τ201、Τ202、Τ203和Τ204為P型晶體管，Τ21、Τ22、Τ31、Τ32、Τ41、Τ51、Τ521、Τ522、Τ611、Τ612、Τ613、Τ62、Τ71、Τ721、Τ722、Τ81、Τ82、Τ831、Τ832和Τ84為N型晶體管，在其他實施例中，晶體管的類型也可以變化，只需能達到相同的導通與關(guān)斷的控制效果即可。
[0230]如圖4所示，所述驅(qū)動控制單元包括第二起始信號輸入端STV2、第三控制時鐘輸入端CLKC、第四控制時鐘輸入端CLKD、驅(qū)動控制信號輸出端G0_S2 (η)和驅(qū)動控制信號下拉控制端G_S2 ;所述驅(qū)動控制單元分別與所述復位信號輸入端RESET (η)、所述進位信號輸出端COUT (η)和所述切斷控制信號輸出端IOFF (η)連接；
[0231]所述驅(qū)動控制單元還包括:
[0232]第三上拉節(jié)點電位拉升模塊103，用于當?shù)谌刂茣r鐘信號和第二起始信號為高電平時，將第二上拉節(jié)點Q2的電位拉升為高電平；
[0233]第二存儲電容C2，連接于第二上拉節(jié)點Q2和所述進位信號輸出端COUT (η)之間；
[0234]第四上拉節(jié)點電位拉低模塊104,用于當?shù)谌吕?jié)點QB3的電位或第四下拉節(jié)點QB4的電位為高電平時，將所述第二上拉節(jié)點Q2的電位拉低為第一低電平VGLl ；
[0235]第三控制時鐘開關(guān)143，用于在第三控制時鐘信號為高電平時導通所述第三控制時鐘輸入端CLKC與第三下拉節(jié)點QB3的連接；
[0236]第四控制時鐘開關(guān)143，用于在第四控制時鐘信號為高電平時導通所述第四控制時鐘輸入端CLKD與所述第四下拉節(jié)點QB4的連接；
[0237]第三下拉節(jié)點電位拉低模塊14，用于當所述第二上拉節(jié)點Q2的電位或所述第四下拉節(jié)點QB4的電位為高電平時，將所述第三下拉節(jié)點QB3的電位拉低為第一低電平VGLl ；
[0238]第四下拉節(jié)點電位拉低模塊15，與所述復位信號輸入端RESET (η)連接，用于當所述第二上拉節(jié)點Q2的電位或所述第三下拉節(jié)點QB3的電位為高電平時，將所述第四下拉節(jié)點QB4的電位拉低為第一低電平VGLl ；
[0239]第二進位控制模塊153，用于當所述第二上拉節(jié)點Q2的電位為高電平時，導通所述進位信號輸出端COUT (η)與所述第四時鐘信號輸入端CLKD之間的連接；
[0240]第二進位信號下拉模塊154，用于當所述第三下拉節(jié)點QB3的電位或所述第四下拉節(jié)點QB4的電位為高電平時，將進位信號的電位拉低為第一低電平VGLl ；
[0241]第二切斷控制模塊163，用于當所述第二上拉節(jié)點Q2的電位為高電平時，導通所述第四時鐘信號輸入端CLKD與所述切斷控制信號輸出端IOFF (η)之間的連接，當所述第一下拉節(jié)點QBl的電位或第二下拉節(jié)點QB2的電位為高電平時，導通所述切斷控制信號輸出端IOFF (η)與第二低電平輸出端之間的連接；所述第二低電平輸出端輸出第二低電平VGL2 ；
[0242]第二反饋模塊164，用于當所述進位信號為高電平時，將切斷控制信號傳送至第二上拉節(jié)點電位拉升模塊103和所述第二上拉節(jié)點電位拉低模塊104 ；
[0243]驅(qū)動控制子模塊191，用于當所述第二上拉節(jié)點Q2的電位為高電平時，導通所述第四控制時鐘輸入端CLKD與所述驅(qū)動控制信號下拉控制端G_S2之間的連接；
[0244]驅(qū)動控制信號上拉模塊192，用于當所述驅(qū)動控制信號下拉控制端G_S2輸出高電平時，將所述驅(qū)動控制信號的電位上拉為高電平VDD ；
[0245]驅(qū)動控制信號下拉控制模塊193，用于當所述第三下拉節(jié)點QB3的電位或所述第四下拉節(jié)點QB4的電位為高電平時，將所述驅(qū)動控制信號下拉控制端G_S2的電位拉低為第二低電平VGL2 ；
[0246]驅(qū)動控制信號下拉模塊194，用于當所述驅(qū)動控制信號下拉控制端G_S2輸出高電平時，將所述驅(qū)動控制信號的電位下拉為第二低電平VGL2。
[0247]本發(fā)明該實施例所述的柵極驅(qū)動電路包括的驅(qū)動控制單元采用兩個下拉節(jié)點:第三下拉節(jié)點QB3和第四下拉節(jié)點QB4，以將輸出拉低，第三下拉節(jié)點QB3和第四下拉節(jié)點QB4在非輸出時間均為交流且互補，因此可以減少閾值漂移，且對輸出拉低不存在間隙，因此可提高穩(wěn)定性和信賴性。
[0248]本發(fā)明該實施例所述的柵極驅(qū)動電路包括的驅(qū)動控制單元在工作時，通過調(diào)整第二起始信號、第三控制時鐘信號和第四控制時鐘信號，即可驅(qū)動像素。
[0249]本發(fā)明所有實施例中采用的晶體管均可以為薄膜晶體管或場效應管或其他特性相同的器件。在本發(fā)明實施例中，為區(qū)分晶體管除柵極之外的兩極，將其中一極稱為源極，另一極稱為漏極。此外，按照晶體管的特性區(qū)分可以將晶體管分為N型晶體管或P型晶體管。在本發(fā)明實施例提供的驅(qū)動電路中，具體采用N型晶體管或P型晶體管實現(xiàn)時是本領域技術(shù)人員可在沒有做出創(chuàng)造性勞動前提下輕易想到的，因此也是在本發(fā)明的實施例保護范圍內(nèi)的。
[0250]在本發(fā)明實施例提供的驅(qū)動電路中，N型晶體管的第一極可以是源極，N型晶體管的第二極可以是漏極；p型晶體管的第一極可以是漏極，P型晶體管的第二極可以是源極。
[0251]具體的，如圖5所示，在本發(fā)明實施例所述的柵極驅(qū)動電路包括的驅(qū)動控制單元中，
[0252]所述第二上拉節(jié)點電位拉升模塊103包括:
[0253]第三上拉節(jié)點電位拉升晶體管T103，柵極與第一極和所述第二起始信號輸入端STV2連接，第二極與所述第二反饋模塊164連接；
[0254]以及，第四上拉節(jié)點電位拉升晶體管T104，柵極與所述第三控制時鐘輸入端CLKC連接，第一極與所述第三上拉節(jié)點電位拉升晶體管T103的第二極連接，第二極與所述第二上拉節(jié)點Q2連接；
[0255]所述第二上拉節(jié)點電位拉低模塊104包括:
[0256]第五上拉節(jié)點電位拉低晶體管T205，柵極與所述第三下拉節(jié)點QB3連接，第一極與所述第二上拉節(jié)點Q2連接，第二極與所述第二反饋模塊164連接；
[0257]第六上拉節(jié)點電位拉低晶體管T206，柵極與所述第三下拉節(jié)點QB3連接，第一極與所述第三上拉節(jié)點電位拉低晶體管T203的第二極連接，第二極接入第一低電平VGLl ；
[0258]第七上拉節(jié)點電位拉低晶體管T207，柵極與所述第四下拉節(jié)點QB4連接，第一極與所述第二上拉節(jié)點Q2連接，第二極與所述第二反饋模塊164連接；
[0259]以及，第八上拉節(jié)點電位拉低晶體管T208，柵極與所述第四下拉節(jié)點QB4連接，第一極與所述第七上拉節(jié)點電位拉低晶體管T207的第二極連接，第二極接入第一低電平VGLl ；
[0260]所述第三下拉節(jié)點電位拉低模塊14包括:
[0261]第七下拉晶體管T27，柵極與所述第二上拉節(jié)點Q2連接，第一極與所述第三下拉節(jié)點QB3連接，第二極與所述復位信號輸入端RESET (η)連接；
[0262]第八下拉晶體管Τ28，柵極與所述第二上拉節(jié)點Q2連接，第一極與所述第七下拉晶體管Τ27的第二極連接，第二極接入第一低電平VGLl ；
[0263]以及，第九下拉晶體管Τ29，柵極與所述第三下拉節(jié)點QB4連接，第一極與所述第三下拉節(jié)點QB3連接，第二極接入第一低電平VGLl ；
[0264]所述第四下拉節(jié)點電位拉低模塊15包括:
[0265]第十下拉晶體管Τ51，柵極與所述上拉節(jié)點Q連接，第一極與所述第二下拉節(jié)點QB2連接，第二極與所述復位信號輸入端RESET (η)連接；
[0266]第十一下拉晶體管Τ52，柵極與所述上拉節(jié)點Q連接，第一極與所述第四下拉晶體管Τ31的第二極連接，第二極接入第一低電平VGLl ；
[0267]以及，第十二下拉晶體管Τ53，柵極與所述第三下拉節(jié)點QB3連接，第一極與所述第四下拉節(jié)點QB4連接，第二極接入第一低電平VGL1。
[0268]如圖5所示，所述第二進位控制模塊153包括:
[0269]第二進位控制晶體管Τ52，柵極與所述第二上拉節(jié)點Q2連接，第一極與所述第四控制時鐘輸入端CLKD連接，第二端與所述進位信號輸出端COUT (η)連接；[0270]所述第二進位信號下拉模塊154包括:
[0271]第三進位信號下拉晶體管T541，柵極與所述第三下拉節(jié)點QB3連接，第一極與所述進位信號輸出端COUT (η)連接，第二極接入第一低電平VGLl ；
[0272]以及，第四進位信號下拉晶體管Τ542，柵極與所述第四下拉節(jié)點QB4連接，第一極與所述進位信號輸出端COUT (η)連接，第二極接入第一低電平VGLl ；
[0273]所述第二切斷控制模塊163包括:
[0274]第四切斷控制晶體管Τ631，柵極與所述第二上拉節(jié)點Q2連接，第一極與所述第四控制時鐘輸入端CLKD連接，第二極與所述切斷控制信號輸出端IOFF(η)連接；
[0275]第五切斷控制晶體管Τ632，柵極與所述第三下拉節(jié)點QB3連接，第一極與所述切斷控制信號輸出端IOFF(η)連接，第二極接入第一低電平VGLl ；
[0276]以及，第六切斷控制晶體管Τ633，柵極與所述第四下拉節(jié)點QB4連接，第一極與所述切斷控制信號輸出端IOFF(η)連接，第二極接入第一低電平VGLl ；
[0277]所述第二反饋模塊164包括:
[0278]第二反饋晶體管Τ64，柵極與所述進位信號輸出端COUT (η)連接，第一極與所述第三上拉節(jié)點電位拉升晶體管Τ103的第二極連接，第二極與所述切斷控制信號輸出端IOFF (η)連接。
[0279]如圖5所示，驅(qū)動控制子模塊191包括:驅(qū)動控制晶體管Τ91，柵極與所述第二上拉節(jié)點Q2連接，第一極與所述第四控制時鐘輸入端CLKD連接，第二極與所述驅(qū)動控制信號下拉控制端G_S2連接；
[0280]所述第二驅(qū)動控制信號上拉模塊192包括:
[0281]驅(qū)動控制上拉晶體管T92，柵極和第一極接入高電平VDD，第二極與所述驅(qū)動控制信號輸出端G0_S2 (η)連接；
[0282]所述驅(qū)動控制信號下拉控制模塊193包括:
[0283]第一驅(qū)動下拉控制晶體管Τ931，柵極與所述第三下拉節(jié)點QB3連接，第一極與所述驅(qū)動控制信號下拉控制端G_S2連接，第二極接入第二低電平VGL2 ；
[0284]以及，第二驅(qū)動下拉控制晶體管T932，柵極與所述第四下拉節(jié)點QB4連接，第一極與所述驅(qū)動控制信號下拉控制端G_S2連接，第二極接入第二低電平VGL2 ；
[0285]所述驅(qū)動控制信號下拉模塊194包括:
[0286]驅(qū)動下拉晶體管T94，柵極與所述驅(qū)動控制信號下拉控制端G_S2連接，第一極與所述驅(qū)動控制信號輸出端G0_S1 (η)連接，第二極接入第二低電平VGL2。
[0287]在具體實施時，第一控制時鐘信號和第二控制時鐘信號互補。
[0288]如圖5所示，第三控制時鐘開關(guān)143包括:
[0289]第三控制晶體管Τ43，柵極和第一極與CLKC連接，第二極與QB3連接；
[0290]第四控制時鐘開關(guān)144包括:
[0291]第四控制晶體管Τ44，柵極和第一極與CLKD連接，第二極與QB4連接；
[0292]第二存儲電容C2連接于Q2與C0UT2 (η)之間。
[0293]在圖5 所示的實施例中，Τ103、Τ104、Τ44、Τ205、Τ206、Τ207、Τ208、Τ53、Τ29 為 P 型晶體管，Τ27、Τ28、Τ51、Τ52、Τ43、Τ52、Τ541、Τ542、Τ631、Τ632、Τ633、Τ64、Τ91、Τ92、Τ931、Τ932和Τ94為N型晶體管，在其他實施例中，晶體管的類型也可以變化，只需能達到相同的導通與關(guān)斷的控制效果即可。
[0294]如圖6A所示，由CLKA輸入的第一控制時鐘信號和由CLKB輸入的第二控制時鐘信號反相；所述第一控制時鐘信號的占空比、所述第二控制時鐘信號的占空比和由STVl輸入的第一起始信號的占空比為0.5;
[0295]由CLKC輸入的第三控制時鐘信號和由CLKD輸入的第四控制時鐘信號反相；
[0296]所述第三控制時鐘信號的占空比、所述第四控制時鐘信號的占空比和由STVl輸入的第二起始信號的占空比小于0.5。
[0297]如圖6B所示，G0_S1 (η)與G0_S2 (η)之間的相位關(guān)系與圖1C中的SI與S2之間的相位關(guān)系相同。
[0298]本發(fā)明實施例所述的柵極驅(qū)動方法，應用上述的柵極驅(qū)動電路，包括以下步驟:
[0299]在由第一起始信號輸入端輸入高電平的下一個時鐘周期，柵極掃描信號輸出端輸出高電平，輸出電平端的輸出信號與輸入時鐘信號反相；
[0300]在由第二起始信號輸入端輸入高電平的下一個時鐘周期，驅(qū)動控制信號與第二起始信號反相。
[0301]本發(fā)明還提供了一種陣列基板行驅(qū)動電路，包括多級上述的柵極驅(qū)動電路；
[0302]除了第一級柵極驅(qū)動電路之外，每一級柵極驅(qū)動電路的切斷控制信號輸出端與上一級柵極驅(qū)動電路的復位信號輸入端連接；
[0303]除了最后一級柵極驅(qū)動電路之外，每一級柵極驅(qū)動電路的進位信號輸出端與下一級柵極驅(qū)動電路的第一起始信號輸入端連接。
[0304]實施時，輸入第n+1級柵極驅(qū)動電路的輸入時鐘信號CLKINl與輸入第η級柵極驅(qū)動電路的輸入時鐘信號CLKIN2信號反相。
[0305]η是大于或等于I的整數(shù)，n+1小于或等于所述陣列基板行驅(qū)動電路包括的柵極驅(qū)動電路的級數(shù)。
[0306]圖6A是本發(fā)明該實施例所述的柵極驅(qū)動電路在工作時STVl、STV2、CLKA, CLKB,CLKC, CLKD, CLKINl 和 CLKIN2 的波形圖。
[0307]圖6B是本發(fā)明該實施例所述的陣列基板行驅(qū)動電路輸出的G0_S1 (n)、G0_S1(n+l)、G0_Sl (n+2、G0_Sl (n+3)、G0_ELVDD (n)、G0_ELVDD (n+l)、G0_ELVDD (n+2)和 G0_ELVDD (n+3)的波形圖。
[0308]由于在本發(fā)明實施例所述的陣列基板行驅(qū)動電路中，上一級柵極驅(qū)動電路輸出的進位信號接入相鄰下一級柵極驅(qū)動電路的第一起始信號輸入端；
[0309]因此對本發(fā)明實施例采用對每一級柵極驅(qū)動電路包括的行像素控制單元和驅(qū)動控制單元分別采用控制時鐘信號，可以使得控制行像素控制單元的控制時鐘信號和控制驅(qū)動控制單元的控制時鐘信號都可以將進位信號上拉為高電平，提高了對于存儲電容的預充電時間，進而該進位信號作為第一起始信號輸入下一級柵極驅(qū)動電路，下一級柵極驅(qū)動電路可以輸出，這樣輸入下一級柵極驅(qū)動電路的輸入時鐘信號的調(diào)整時間長。本發(fā)明實施例所述的柵極驅(qū)動電路可以應用于OLED (Organic Light-Emitting Diode,有機發(fā)光二極管)顯示裝置和LTPS (Low Temperature Poly-silicon,低溫多晶娃技術(shù))顯示裝置中。
[0310]本發(fā)明還提供了 一種顯示裝置，包括上述的柵極驅(qū)動電路。
[0311]所述顯示裝置可以為OLED顯示裝置或LTPS顯示裝置。[0312]以上所述是本發(fā)明的優(yōu)選實施方式，應當指出，對于本【技術(shù)領域】的普通技術(shù)人員來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應視為本發(fā)明的保護范圍。
【權(quán)利要求】
1.一種柵極驅(qū)動電路，與一行像素單元連接，該行像素單元包括相互連接的行像素驅(qū)動模塊和發(fā)光元件；所述行像素驅(qū)動模塊包括驅(qū)動晶體管、驅(qū)動模塊和補償模塊；所述補償模塊接入柵極掃描信號；所述驅(qū)動模塊接入驅(qū)動控制信號和驅(qū)動電平；其特征在于:所述柵極驅(qū)動電路包括: 行像素控制單元，用于為所述補償模塊提供所述柵極掃描信號，為所述驅(qū)動模塊提供所述驅(qū)動電平，以控制該補償模塊補償該驅(qū)動晶體管的閾值電壓； 以及，驅(qū)動控制單元，用于為所述驅(qū)動模塊提供所述驅(qū)動控制信號，以控制所述驅(qū)動模塊驅(qū)動所述發(fā)光元件。
2.如權(quán)利要求1所述的柵極驅(qū)動電路，其特征在于，所述行像素控制單元包括: 所述行像素控制單元包括第一起始信號輸入端、第一控制時鐘輸入端、第二控制時鐘輸入端、復位信號輸入端、輸入時鐘端、進位信號輸出端、切斷控制信號輸出端、輸出電平端、輸出電平下拉控制端和柵極掃描信號輸出端； 所述行像素控制單元還包括: 第一上拉節(jié)點電位拉升模塊，用于當?shù)谝豢刂茣r鐘信號和第一起始信號為高電平時，將第一上拉節(jié)點的電位拉升為高電平； 第一存儲電容，連接于所述第一上拉節(jié)點和所述進位信號輸出端之間； 第一上拉節(jié)點電位拉低模塊，用于當?shù)谝幌吕?jié)點的電位或第二下拉節(jié)點的電位為高電平時，將第一上拉節(jié)點的電位拉低為第一低電平； 第一控制時鐘開關(guān)，用于在第一控制時鐘信號為高電平時導通所述第一控制時鐘輸入端與第一下拉節(jié)點的連接；· 第二控制時鐘開關(guān)，用于在第二控制時鐘信號為高電平時導通所述第二控制時鐘輸入端與第二下拉節(jié)點的連接； 第一下拉節(jié)點電位拉低模塊，用于當所述第一上拉節(jié)點的電位或所述第二下拉節(jié)點的電位為高電平時，將所述第一下拉節(jié)點的電位拉低為第一低電平； 第二下拉節(jié)點電位拉低模塊，與所述復位信號輸入端連接，用于當所述第一上拉節(jié)點的電位或所述第一下拉節(jié)點的電位為高電平時，將所述第二下拉節(jié)點的電位拉低為第一低電平； 進位控制模塊，用于當所述第一上拉節(jié)點的電位為高電平時，導通所述進位信號輸出端與所述第二控制時鐘輸入端之間的連接； 第一進位信號下拉模塊，用于當所述第一下拉節(jié)點的電位或所述第二下拉節(jié)點的電位為高電平時，將進位信號的電位拉低為第一低電平； 第一切斷控制模塊，用于當所述第一上拉節(jié)點的電位為高電平時，導通所述第二控制時鐘輸入端與所述切斷控制信號輸出端之間的連接，當所述第一下拉節(jié)點的電位或第二下拉節(jié)點的電位為高電平時，導通所述切斷控制信號輸出端與第二低電平輸出端之間的連接； 第一反饋模塊，用于當所述進位信號為高電平時，將切斷控制信號傳送至所述第一上拉節(jié)點電位拉升模塊和所述第一上拉節(jié)點電位拉低模塊； 柵極掃描信號控制模塊，用于當所述第一上拉節(jié)點的電位為高電平時，導通所述第二控制時鐘輸入端與所述柵極掃描信號輸出端之間的連接；輸入時鐘開關(guān)，用于當所述第一上拉節(jié)點的電位為高電平時，導通所述輸入時鐘端與所述輸出電平下拉控制端之間的連接； 柵極掃描信號下拉模塊，用于當所述第一下拉節(jié)點的電位或所述第二下拉節(jié)點的電位為高電平時，將柵極掃描信號的電位拉低為第二低電平； 輸出電平下拉控制模塊，用于當所述第一下拉節(jié)點的電位或所述第二下拉節(jié)點的電位為高電平時，將所述輸出電平下拉控制端的電位拉低為第二低電平； 輸出電平上拉模塊，用于當所述輸出電平下拉控制端輸出第二低電平時，將輸出電平上拉為高電平； 輸出電平下拉模塊，用于當所述輸出電平下拉控制端輸出高電平時，將所述輸出電平下拉為第二低電平。
3.如權(quán)利要求2所述的柵極驅(qū)動電路，其特征在于，所述驅(qū)動控制單元包括:第二起始信號輸入端、第三控制時鐘輸入端、第四控制時鐘輸入端、、驅(qū)動控制信號輸出端和驅(qū)動控制信號下拉控制端；所述驅(qū)動控制單元分別與所述復位信號輸入端、所述進位信號輸出端和所述切斷控制信號輸出端連接； 所述驅(qū)動控制單元還包括: 第二上拉節(jié)點電位拉升模塊，用于當?shù)谌刂茣r鐘信號和第二起始信號為高電平時，將第二上拉節(jié)點的電位拉升為高電平； 第二存儲電容，連接于所述第二上拉節(jié)點和所述進位信號輸出端之間； 第二上拉節(jié)點電位拉低模塊，用于當?shù)谝幌吕?jié)點的電位或第二下拉節(jié)點的電位為高電平時，將上拉節(jié)點的電位拉低為第一低電平； 第三控制時鐘開關(guān)，用于在第三控制時鐘信號為高電平時導通所述第三控制時鐘輸入端與第三下拉節(jié)點的連接； 第四控制時鐘開關(guān)，用于在第四控制時鐘信號為高電平時導通所述第四控制時鐘輸入端與第四下拉節(jié)點的連接； 第三下拉節(jié)點電位拉低模塊，用于當所述第二上拉節(jié)點的電位或所述第四下拉節(jié)點的電位為高電平時，將所述第三下拉節(jié)點的電位拉低為第一低電平； 第四下拉節(jié)點電位拉低模塊，與所述復位信號輸入端連接，用于當所述第二上拉節(jié)點的電位或所述第三下拉節(jié)點的電位為高電平時，將所述第四下拉節(jié)點的電位拉低為第一低電平； 第二進位控制模塊，用于當所述第二上拉節(jié)點的電位為高電平時，導通所述進位信號輸出端與所述第四控制時鐘輸入端之間的連接； 第二進位信號下拉模塊，用于當所述第三下拉節(jié)點的電位或所述第四下拉節(jié)點的電位為高電平時，將進位信號的電位拉低為第一低電平； 第二切斷控制模塊，用于當所述第二上拉節(jié)點的電位為高電平時，導通所述第四控制時鐘輸入端與所述切斷控制信號輸出端之間的連接，當所述第三下拉節(jié)點的電位或第四下拉節(jié)點的電位為高電平時，導通所述切斷控制信號輸出端與第二低電平輸出端之間的連接； 第二反饋模塊，用于當所述進位信號為高電平時，將切斷控制信號傳送至第二上拉節(jié)點電位拉升模塊和所述第二上拉節(jié)點電位拉低模塊；驅(qū)動控制子模塊，用于當所述第二上拉節(jié)點的電位為高電平時，導通所述第四控制時鐘輸入端與所述驅(qū)動控制信號下拉控制端的連接； 驅(qū)動控制信號下拉控制模塊，用于當所述第三下拉節(jié)點的電位或所述第四下拉節(jié)點的電位為高電平時，將所述驅(qū)動控制信號下拉控制端的電位拉低為第二低電平； 驅(qū)動控制信號上拉模塊，用于當所述驅(qū)動控制信號下拉控制端輸出高電平時，將所述驅(qū)動控制信號的電位上拉為高電平； 驅(qū)動控制信號下拉模塊，用于當所述驅(qū)動控制信號下拉控制端輸出高電平時，將所述驅(qū)動控制信號的電位下拉為第二低電平。
4.如權(quán)利要求3所述的柵極驅(qū)動電路，其特征在于，所述第一上拉節(jié)點電位拉升模塊包括: 第一上拉節(jié)點電位拉升晶體管，柵極與第一極和所述第一起始信號輸入端連接，第二極與所述第一反饋模塊連接； 以及，第二上拉節(jié)點電位拉升晶體管，柵極與所述第一控制時鐘輸入端連接，第一極與所述第一上拉節(jié)點電位拉升晶體管的第二極連接，第二極與所述第一上拉節(jié)點連接； 所述第一上拉節(jié)點電位拉低模塊包括: 第一上拉節(jié)點電位拉低晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述第一上拉節(jié)點連接，第二極與所述第一反饋模塊連接； 第二上拉節(jié)點電位拉低晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述第一上拉節(jié)點電位拉低晶體管的第二極連接，第二極接入第一低電平； 第三上拉節(jié)點電位拉低晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述第一上拉節(jié)點連接，第二極與所述第一反饋模塊連接； 以及，第四上拉節(jié)點電位拉低晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述第三上拉節(jié)點電位拉低晶體管的第二極連接，第二極接入第一低電平； 所述第一下拉節(jié)點電位拉低模塊包括: 第一下拉晶體管，柵極與所述第一上拉節(jié)點連接，第一極與所述第一下拉節(jié)點連接，第二極與所述復位信號輸入端連接； 第二下拉晶體管，柵極與所述第一上拉節(jié)點連接，第一極與所述第一下拉晶體管的第二極連接，第二極接入第一低電平； 以及，第三下拉晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述第一下拉節(jié)點連接，第二極接入第一低電平； 所述第二下拉節(jié)點電位拉低模塊包括: 第四下拉晶體管，柵極與所述第一上拉節(jié)點連接，第一極與所述第二下拉節(jié)點連接，第二極與所述復位信號輸入端連接； 第五下拉晶體管，柵極與所述第一上拉節(jié)點連接，第一極與所述第四下拉晶體管的第二極連接，第二極接入第一低電平； 以及，第六下拉晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述第二下拉節(jié)點連接，第二極接入第一低電平。
5.如權(quán)利要求4所述的柵極驅(qū)動電路，其特征在于，所述第一進位控制模塊包括: 第一進位控制晶體管，柵極與所述第一上拉節(jié)點連接，第一極與所述第二控制時鐘輸入端連接，第二端與所述進位信號輸出端連接； 所述第一進位信號下拉模塊包括: 第一進位信號下拉晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述進位信號輸出端連接，第二極接入第一低電平； 以及，第二進位信號下拉晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述進位信號輸出端連接，第二極接入第一低電平； 所述第一切斷控制模塊包括: 第一切斷控制晶體管，柵極與所述第一上拉節(jié)點連接，第一極與所述第二控制時鐘輸入端連接，第二極與所述切斷控制信號輸出端連接； 第二切斷控制晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述切斷控制信號輸出端連接，第二極接入第一低電平； 以及，第三切斷控制晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述切斷控制信號輸出端連接，第二極接入第一低電平； 所述第一反饋模塊包括: 第一反饋晶體管，柵極與所述進位信號輸出端連接，第一極與所述第一上拉節(jié)點電位拉升晶體管的第二極連接，第二極與所述切斷控制信號輸出端連接。
6.如權(quán)利要求5所述的柵極驅(qū)動電路，其特征在于， 所述柵極掃描信號控制模塊包括: 柵極掃描控制晶體管，柵極與所述第一上拉節(jié)點連接，第一極接入所述第二控制時鐘信號，第二極與所述柵極掃描信號輸出端連接； 所述柵極掃描信號下拉模塊包括: 第一輸出下拉晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述柵極掃描信號輸出端連接，第二極接入第二低電平； 以及，第二輸出下拉晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述柵極掃描信號輸出端連接，第二極接入第二低電平； 所述輸出電平上拉模塊包括: 輸出電平上拉晶體管，柵極和第一極接入高電平，第二極與所述輸出電平端連接； 所述輸出電平下拉控制模塊包括: 第一下拉控制晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述輸出電平下拉控制端連接，第二極接入第二低電平； 以及，第二下拉控制晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述輸出電平下拉控制端連接，第二極接入第二低電平； 所述輸出電平下拉模塊包括: 輸出電平下拉晶體管，柵極與所述輸出電平下拉控制端連接，第一極與所述輸出電平端連接，第二極接入第二低電平。
7.如權(quán)利要求6所述的柵極驅(qū)動電路，其特征在于， 所述第二上拉節(jié)點電位拉升模塊包括: 第三上拉節(jié)點電位拉升晶體管，柵極與第一極和所述第二起始信號輸入端連接，第二極與所述第二反饋模塊連接；以及，第四上拉節(jié)點電位拉升晶體管，柵極與所述第三控制時鐘輸入端連接，第一極與所述第三上拉節(jié)點電位拉升晶體管的第二極連接，第二極與所述第二上拉節(jié)點連接； 所述第二上拉節(jié)點電位拉低模塊包括: 第五上拉節(jié)點電位拉低晶體管，柵極與所述第三下拉節(jié)點連接，第一極與所述第二上拉節(jié)點連接，第二極與所述第二反饋模塊連接； 第六上拉節(jié)點電位拉低晶體管，柵極與所述第三下拉節(jié)點連接，第一極與所述第五上拉節(jié)點電位拉低晶體管的第二極連接，第二極接入第一低電平； 第七上拉節(jié)點電位拉低晶體管，柵極與所述第四下拉節(jié)點連接，第一極與所述第二上拉節(jié)點連接，第二極與所述第二反饋模塊連接； 以及，第八上拉節(jié)點電位拉低晶體管，柵極與所述第四下拉節(jié)點連接，第一極與所述第七上拉節(jié)點電位拉低晶體管的第二極連接，第二極接入第一低電平； 所述第三下拉節(jié)點電位拉低模塊包括: 第七下拉晶體管，柵極與所述第二上拉節(jié)點連接，第一極與所述第三下拉節(jié)點連接，第二極與所述復位信號輸入端連接； 第八下拉晶體管，柵極與所述第二上拉節(jié)點連接，第一極與所述第七下拉晶體管的第二極連接，第二極接入第一低電平； 以及，第九下拉晶體管，柵極與所述第四下拉節(jié)點連接，第一極與所述第三下拉節(jié)點連接，第二極接入第一低電平； 所述第四下拉節(jié)點電位拉低模塊包括: 第十下拉晶體管，柵極與所述第二上拉節(jié)點連接，第一極與所述第四下拉節(jié)點連接，第二極與所述復位信號輸入端連接； 第十一下拉晶體管，柵極與所述第二上拉節(jié)點連接，第一極與所述第十下拉晶體管的第二極連接，第二極接入第一低電平； 以及，第十二下拉晶體管，柵極與所述第三下拉節(jié)點連接，第一極與所述第四下拉節(jié)點連接，第二極接入第一低電平。
8.如權(quán)利要求7所述的柵極驅(qū)動電路，其特征在于， 所述第二進位控制模塊包括: 第二進位控制晶體管，柵極與所述第二上拉節(jié)點連接，第一極與所述第四控制時鐘輸入端連接，第二端與所述進位信號輸出端連接； 所述第二進位信號下拉模塊包括: 第三進位信號下拉晶體管，柵極與所述第三下拉節(jié)點連接，第一極與所述進位信號輸出端連接，第二極接入第一低電平； 以及，第四進位信號下拉晶體管，柵極與所述第四下拉節(jié)點連接，第一極與所述進位信號輸出端連接，第二極接入第一低電平； 所述第二切斷控制模塊包括: 第四切斷控制晶體管，柵極與所述第二上拉節(jié)點連接，第一極與所述第四控制時鐘輸入端連接，第二極與所述切斷控制信號輸出端連接； 第五切斷控制晶體管，柵極與所述第三下拉節(jié)點連接，第一極與所述切斷控制信號輸出端連接，第二極接入第一低電平；以及，第六切斷控制晶體管，柵極與所述第四下拉節(jié)點連接，第一極與所述切斷控制信號輸出端連接，第二極接入第一低電平； 所述第二反饋模塊包括: 第二反饋晶體管，柵極與所述進位信號輸出端連接，第一極與所述第三上拉節(jié)點電位拉升晶體管的第二極連接，第二極與所述切斷控制信號輸出端連接。
9.如權(quán)利要求8所述的柵極驅(qū)動電路，其特征在于， 所述驅(qū)動控制子模塊包括:驅(qū)動控制晶體管，柵極與所述第二上拉節(jié)點連接，第一極與所述第四控制時鐘輸入端連接，第二極與所述驅(qū)動控制信號下拉控制端連接； 所述驅(qū)動控制信號上拉模塊包括: 驅(qū)動控制上拉晶體管，柵極和第一極接入高電平，第二極與所述驅(qū)動控制信號輸出端連接； 所述驅(qū)動控制信號下拉控制模塊包括: 第一驅(qū)動下拉控制晶體管，柵極與所述第三下拉節(jié)點連接，第一極與所述驅(qū)動控制信號下拉控制端連接，第二極接入第二低電平； 以及，第二驅(qū)動下拉控制晶體管，柵極與所述第四下拉節(jié)點連接，第一極與所述驅(qū)動控制信號下拉控制端連 接，第二極接入第二低電平； 所述驅(qū)動控制信號下拉模塊包括: 驅(qū)動下拉晶體管，柵極與所述驅(qū)動控制信號下拉控制端連接，第一極與所述驅(qū)動控制信號輸出端連接，第二極接入第二低電平。
10.如權(quán)利要求9所述的柵極驅(qū)動電路，其特征在于， 所述第一控制時鐘信號和所述第二控制時鐘信號反相；所述第一控制時鐘信號的占空t匕、所述第二控制時鐘信號的占空比和所述第一起始信號的占空比為0.5 ； 所述第三控制時鐘信號和所述第四控制時鐘信號反相； 所述第三控制時鐘信號的占空比、所述第四控制時鐘信號的占空比和所述第二起始信號的占空比小于0.5。
11.一種柵極驅(qū)動方法，應用于如權(quán)利要求3至10中任一權(quán)利要求所述的柵極驅(qū)動電路，其特征在于， 在由第一起始信號輸入端輸入高電平的下一個時鐘周期，柵極掃描信號輸出端輸出高電平，輸出電平端的輸出信號與輸入時鐘信號反相； 在由第二起始信號輸入端輸入高電平的下一個時鐘周期，驅(qū)動控制信號與第二起始信號反相。
12.—種陣列基板行驅(qū)動電路，其特征在于，包括多級如權(quán)利要求2至10中任一權(quán)利要求所述的柵極驅(qū)動電路； 除了第一級柵極驅(qū)動電路之外，每一級柵極驅(qū)動電路的切斷控制信號輸出端與上一級柵極驅(qū)動電路的復位信號輸入端連接； 除了最后一級柵極驅(qū)動電路之外，每一級柵極驅(qū)動電路的進位信號輸出端與下一級柵極驅(qū)動電路的第一起始信號輸入端連接。
13.如權(quán)利要求12所述的陣列基板行驅(qū)動電路，其特征在于， 輸入第n+1級柵極驅(qū)動電路的輸入時鐘信號與輸入第η級柵極驅(qū)動電路的輸入時鐘信號反相。 η是大于或等于I的整數(shù)，n+1小于或等于所述陣列基板行驅(qū)動電路包括的柵極驅(qū)動電路的級數(shù)。
14.一種顯示裝置，其特征在于，包括如權(quán)利要求1至10中任一權(quán)利要求所述的柵極驅(qū)動電路。
15.如權(quán)利要求14所述的顯示裝置，其特征在于，所述顯示裝置為有機發(fā)光二極管OLED顯示裝置或低溫多晶·硅LTPS顯示裝置。
【文檔編號】G09G3/32GK103714781SQ201310745360
【公開日】2014年4月9日 申請日期:2013年12月30日 優(yōu)先權(quán)日:2013年12月30日
【發(fā)明者】曹昆, 吳仲遠, 段立業(yè) 申請人:京東方科技集團股份有限公司