陣列基板行驅(qū)動電路的制作方法
【專利摘要】本發(fā)明提供一種陣列基板行驅(qū)動電路，包括級聯(lián)的多級陣列基板行驅(qū)動單元，其中，該陣列基板行驅(qū)動電路的第n級陣列基板行驅(qū)動單元具有第n-1級信號第一輸入端（21）、第n-1級信號第二輸入端（22）、第n+1級信號輸入端（23）、時鐘信號第一輸入端（24）、第一低電平輸入端（25）、第二低電平輸入端（26）、第一輸出端（27）及第二輸出端（28）；該第n級陣列基板行驅(qū)動單元還包括：上拉控制單元（42）；上拉單元（44）；第一下拉維持單元（46）；第二下拉維持單元（47）；下拉單元（48）。本發(fā)明陣列基板行驅(qū)動電路可解決現(xiàn)有陣列基板行驅(qū)動電路中引入兩個低電平信號引起的陣列基板行驅(qū)動電路功能性不良和電路操作壽命不長的問題，提高顯示畫面的質(zhì)量。
【專利說明】陣列基板行驅(qū)動電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及液晶顯示領(lǐng)域，尤其涉及一種陣列基板行驅(qū)動電路。
【背景技術(shù)】
[0002]液晶顯示裝置(LCD, Liquid Crystal Display)具有機(jī)身薄、省電、無福射等眾多優(yōu)點(diǎn)，得到了廣泛的應(yīng)用，并隨著液晶顯示裝置產(chǎn)業(yè)的發(fā)展，其要求性能也越來越高，如高分辨率、高亮度、廣視角、低功耗等性能，且其相應(yīng)的技術(shù)也持續(xù)被開發(fā)出來?，F(xiàn)有市場上的液晶顯示裝置大部分為背光型液晶顯示裝置，其包括液晶顯示面板及背光模組(backlightmodule)。液晶顯示面板的工作原理是在兩片平行的玻璃基板當(dāng)中放置液晶分子，通過利用驅(qū)動電路在兩片玻璃基板上施加驅(qū)動電壓來控制液晶分子改變方向，將背光模組的光線折射出來產(chǎn)生畫面。
[0003]近些年來液晶顯示裝置的發(fā)展呈現(xiàn)出高集成度、低成本的發(fā)展趨勢。其中一項非常重要的技術(shù)就是陣列基板行驅(qū)動(Gate Driver On Array, GOA)技術(shù)量產(chǎn)化的實現(xiàn)。陣列基板行驅(qū)動技術(shù)就是利用現(xiàn)有的薄膜晶體管液晶顯示器的前段陣列(Array)制程將柵極行掃描驅(qū)動信號電路制作在液晶顯示面板的陣列基板上，實現(xiàn)對柵極逐行掃描的驅(qū)動技術(shù)。利用陣列基板行驅(qū)動技術(shù)將柵極行掃描驅(qū)動信號電路集成在液晶顯示面板的陣列基板上，可以省掉柵極驅(qū)動集成電路部分，從而從材料成本和制作工藝兩方面降低產(chǎn)品成本。這種利用陣列基板行驅(qū)動技術(shù)集成在陣列基板上的柵極行掃描驅(qū)動信號電路也稱為陣列基板行驅(qū)動電路。其中，陣列基板行驅(qū)動電路包括若干個陣列基板行驅(qū)動單元，請參閱圖1，其為現(xiàn)有技術(shù)中陣列基板行驅(qū)動電路的陣列基板行驅(qū)動單元的電路圖，具體包括:上拉電路100、上拉控制電路200、下拉電路300、第一下拉維持電路400以及第二下拉維持電路500。其中，上拉電路100主要負(fù)責(zé)將時鐘信號CKn輸出為柵極信號Gn ;上拉控制電路200負(fù)責(zé)控制上拉電路100的打開時間，一般連接上一級陣列基板行驅(qū)動單元傳遞過來的下傳信號STn_!和其柵極信號Gm ;第一下拉維持電路400負(fù)責(zé)在第一時間將柵線拉低為低電位，即關(guān)閉柵極信號；第二下拉維持電路500則負(fù)責(zé)將柵級信號Gn和上拉電路100的控制信號仏維持在關(guān)閉狀態(tài)(即負(fù)電位)，通常陣列基板行驅(qū)動電路設(shè)有兩條低電平信號線，該兩條低電平信號線分別提供第一低電平信號Vssl及第二低電平信號Vss2，利用該第二低電平Vss2在掃描電路處于關(guān)閉(保持)時間時拉低上拉電路100的柵極和源極之間的電壓差Vgs，減小上拉電路100和第二下拉維持電路500漏電流的作用；電容CbMSt則負(fù)責(zé)上拉電路100的控制信號Qn的二次抬升，這樣有利于柵極信號Gn輸出。
[0004]但，現(xiàn)有技術(shù)中的陣列基板行驅(qū)動電路存在以下兩點(diǎn)不足之處:
[0005]一是:兩個不同的負(fù)電位之間有導(dǎo)通路徑。請參閱圖2，為圖1的等效電路圖，其中，L100為通過薄膜晶體管T110與上一級陣列基板行驅(qū)動單元連接的漏電流(LeakageCurrent)回路，L200為通過薄膜晶體管T410與本級陣列基板行驅(qū)動單元連接的漏電流回路，現(xiàn)有技術(shù)中的陣列基板行驅(qū)動電路將會導(dǎo)致漏電流回路L100與L200之間產(chǎn)生較大的電流作用，電流大小與下拉點(diǎn)？?和Kn的電位直接相關(guān)，而且導(dǎo)通電流大小與陣列基板行驅(qū)動電路的級數(shù)成正比，這樣會增加VSS1和VSS2信號源的負(fù)擔(dān)，嚴(yán)重的可能會導(dǎo)致畫面顯示異常；
[0006]二是:薄膜晶體管T510和T610的二極體設(shè)計使得下拉點(diǎn)？?和Kn的高電位無法迅速放掉，最后產(chǎn)生的Ρη點(diǎn)和κη點(diǎn)的電壓變化如圖3所示，這樣會增加第一、第二下拉維持電路400、500中主要的四顆薄膜晶體管Τ320、Τ420、Τ330、Τ430的應(yīng)力(Stress)作用，最終會影響陣列基板行驅(qū)動電路的操作壽命。

【發(fā)明內(nèi)容】

[0007]本 發(fā)明的目的在于提供一種陣列基板行驅(qū)動電路，利用陣列基板行驅(qū)動技術(shù)降低液晶顯示器的成本，解決現(xiàn)有陣列基板行驅(qū)動電路中引入兩個低電平信號可能引起的陣列基板行驅(qū)動電路功能性不良和陣列基板行驅(qū)動電路操作壽命不長的問題，提高顯示畫面的質(zhì)量。
[0008]為實現(xiàn)上述目的，本發(fā)明提供一種陣列基板行驅(qū)動電路，包括級聯(lián)的多級陣列基板行驅(qū)動單元，其中:
[0009]對于位于陣列基板行驅(qū)動電路的第二級至倒數(shù)第二級的任一第η級陣列基板行驅(qū)動單元，所述第η級陣列基板行驅(qū)動單元具有第η-1級信號第一輸入端、第η-1級信號第二輸入端、第n+1級信號輸入端、第一輸出端及第二輸出端，其中，所述第η級陣列基板行驅(qū)動單元的第一輸出端用于驅(qū)動陣列基板的有源區(qū)；
[0010]所述第η級陣列基板行驅(qū)動單元的第η-1級信號第一輸入端、第η_1級信號第二輸入端及第n+1級信號輸入端分別電性連接至第η-1級陣列基板行驅(qū)動單元的第一輸出端、第二輸出端及第n+1級陣列基板行驅(qū)動單元的第一輸出端，所述第η級陣列基板行驅(qū)動單元的第一輸出端分別電性連接至第n+1級陣列基板行驅(qū)動單元的第η-1級信號第一輸入端及第η-1級陣列基板行驅(qū)動單元的第n+1級信號輸入端，所述第η級陣列基板行驅(qū)動單元的第二輸出端電性連接至第n+1級陣列基板行驅(qū)動單元的第η-1級信號第二輸入端；
[0011]對于位于陣列基板行驅(qū)動電路的第一級的第η級陣列基板行驅(qū)動單元，所述第η級陣列基板行驅(qū)動單元具有第η-1級信號第一輸入端、第η-1級信號第二輸入端、第n+1級信號輸入端、第一輸出端及第二輸出端，其中，所述第η級陣列基板行驅(qū)動單兀的第一輸出端用于驅(qū)動陣列基板的有源區(qū)；所述第η級陣列基板行驅(qū)動單元的第η-1級信號第一輸入端和第η-1級信號第二輸入端均用于輸入一脈沖激活信號,所述第n+1級信號輸入端電性連接第n+1級陣列基板行驅(qū)動單元的第一輸出端，所述第η級陣列基板行驅(qū)動單元的第一輸出端及第二輸出端分別電性連接至第n+1級陣列基板行驅(qū)動單元的第η-1級信號第一輸入端及第η-1級信號第二輸入端；
[0012]對于位于陣列基板行驅(qū)動電路的倒數(shù)第一級的第η級陣列基板行驅(qū)動單元，所述第η級陣列基板行驅(qū)動單元具有第η-1級信號第一輸入端、第η-1級信號第二輸入端、第n+1級信號輸入端、第一輸出端及第二輸出端；所述第η級陣列基板行驅(qū)動單元的第η-1級信號第一輸入端及第二輸入端分別電性連接至第η-1級陣列基板行驅(qū)動單元的第一輸出端及第二輸出端，所述第η級陣列基板行驅(qū)動單元的第n+1級信號輸入端用于輸入一脈沖激活信號，所述第η級陣列基板行驅(qū)動單元的第一輸出端電性連接至第η-1級陣列基板行驅(qū)動單元的第n+1級信號輸入端且其第二輸出端設(shè)置為懸空；[0013]對于位于陣列基板行驅(qū)動電路的第一至倒數(shù)第一級的任一第η級陣列基板行驅(qū)動單元，所述第η級陣列基板行驅(qū)動單元還具有時鐘信號第一輸入端、第一低電平輸入端、第二低電平輸入端，所述第一低電平輸入端用于輸入第一低電平，所述第二低電平輸入端用于輸入第二低電平，且所述第二低電平小于第一低電平；
[0014]對于位于陣列基板行驅(qū)動電路的第一至倒數(shù)第一級的任一第η級陣列基板行驅(qū)動單元，所述第η級陣列基板行驅(qū)動單元還包括:
[0015]上拉控制單兀，與第η-1級信號第一輸入端及第η-1級信號第二輸入端電性連接;
[0016]上拉單兀,分別與上拉控制單兀、及時鐘信號第一輸入端、第一輸出端及第二輸出端電性連接；
[0017]第一下拉維持單元，分別與第一低電平輸入端、第二低電平輸入端、上拉控制單元及上拉單元電性連接；
[0018]第二下拉維持單元，分別與第一低電平輸入端、第二低電平輸入端、第一下拉維持單元、上拉控制單元及上拉單元電性連接；
[0019]下拉單元，分別與第n+1級信號輸入端、第一低電平輸入端、上拉控制單元、上拉單元、第一下拉維持單元、第二下拉維持單元及第一輸出端電性連接。
[0020]所述時鐘信號第一輸入端的輸入信號為第一時鐘信號或第二時鐘信號，所述第一時鐘信號與第二時鐘信號相位相反；當(dāng)所述陣列基板行驅(qū)動電路的第η級陣列基板行驅(qū)動單元的時鐘信號第一輸入端的輸入信號為第一時鐘信號時，所述陣列基板行驅(qū)動電路的第n+1級陣列基板行驅(qū)動單元的時鐘信號第一輸入端的輸入信號為第二時鐘信號。
[0021]所述上拉控制單元為一第一薄膜晶體管，所述第一薄膜晶體管具有第一柵極、第一源極及第一漏極，所述第一柵極電性連接至第η-1級信號第二輸入端，所述第一源極電性連接至第η-1級信號第一輸入端，所述第一漏極分別與第一、第二下拉維持單元、下拉單元及上拉單元電性連接。
[0022]所述上拉單元包括一電容、第二薄膜晶體管及第三薄膜晶體管，所述第二薄膜晶體管具有第二柵極、第二源極及第二漏極，所述第三薄膜晶體管具有第三柵極、第三源極及第三漏極，所述第二柵極分別與電容的一端、第一漏極、第三柵極、第一、第二下拉維持單元及下拉單元電性連接，所述第二源極分別與第三源極、時鐘信號第一輸入端電性連接，所述第二漏極與第二輸出電性連接，所述第三漏極分別與第一輸出端、第一、第二下拉維持單元、下拉單元及電容的另一端電性連接。
[0023]所述下拉單元包括第四、五薄膜晶體管，所述第四薄膜晶體管具有第四柵極、第四源極及第四漏極，所述第五薄膜晶體管具有第五柵極、第五源極及第五漏極，所述第四柵極分別與第五柵極、第n+1級信號輸入端電性連接，所述第四源極分別與第一低電平輸入端及第五源極電性連接，所述第四漏極分別與第一漏極、電容的一端、第二柵極、第三柵極及第一、第二下拉維持單元電性連接，所述第五漏極分別與第一輸出端、第三源極、電容的另一端及第一、第二下拉維持單元電性連接。
[0024]所述第一下拉維持單元包括第六至第九薄膜晶體管，所述第六薄膜晶體管具有第六柵極、第六源極及第六漏極，所述第七薄膜晶體管具有第七柵極、第七源極及第七漏極，所述第八薄膜晶體管具有第八柵極、第八源極及第八漏極，所述第九薄膜晶體管具有第九柵極、第九源極及第九漏極，所述第六漏極分別與第七漏極、第八柵極及第九柵極電性連接，所述第七柵極分別與第一漏極、第九漏極、電容的一端、第二柵極、第三柵極、第四漏極、及第二下拉維持單元電性連接，所述第七源極電性連接至第二低電平輸入端，所述第八漏極分別與電容的另一端、第五漏極、第二下拉維持單元及第一輸出端電性連接，所述第八源極與第一低電平輸入端電性連接，所述第九源極與第一低電平輸入端電性連接；
[0025]所述第二下拉維持單元包括第十至第十三薄膜晶體管，所述第十薄膜晶體管具有第十柵極、第十源極及第十漏極，所述第十一薄膜晶體管具有第十一柵極、第十一源極及第十一漏極，所述第十二薄膜晶體管具有第十二柵極、第十二源極及第十二漏極，所述第十三薄膜晶體管具有第十三柵極、第十三源極及第十三漏極，所述第十漏極分別與第十一漏極、第十二柵極及第十三柵極電性連接，所述第十一柵極分別與第一漏極、第十三漏極、第七柵極、第九漏極及電容的一端電性連接，所述第十一源極電性連接至第二低電平輸入端，所述第十二漏極分別與電容的另一端、第八漏極及第一輸出端電性連接，所述第十二源極與第一低電平輸入端電性連接，所述第十三源極與第一低電平輸入端電性連接。
[0026]所述陣列基板行驅(qū)動電路的第η級陣列基板行驅(qū)動單元還具有時鐘信號第二輸入端、時鐘信號第三輸入端，所述第六柵極與第六源極均連接至?xí)r鐘信號第二輸入端，所述第十柵極與第十源極均連接至?xí)r鐘信號第三輸入端，所述時鐘信號第二輸入端的輸入信號為第一時鐘信號，所述時鐘信號第三輸入端的輸入信號為第二時鐘信號。
[0027]所述第一下拉維持單元還包括第十四薄膜晶體管，所述第十四薄膜晶體管具有第十四柵極、第十四源極及第十四漏極，所述第十四漏極分別與第六漏極、第七漏極、第八柵極及第九柵極電性連接，所述第十四源極分別與第六柵極及第六源極電性連接；所述第二下拉維持單元還包括第十五薄膜晶體管，所述第十五薄膜晶體管具有第十五柵極、第十五源極及第十五漏極，所述第十五漏極分別與第十漏極、與第十一漏極、第十二柵極及第十三柵極電性連接，所述第十五源極分別與第十柵極及第十源極電性連接。
[0028]所述陣列基板行驅(qū)動電路的第η級陣列基板行驅(qū)動單元還具有時鐘信號第二輸入端、時鐘信號第三輸入端，所述第六柵極、第六源極及第十四源極均連接至?xí)r鐘信號第二輸入端，所述第十四柵極連接至?xí)r鐘信號第三輸入端，所述第十柵極、第十源極與第十五源極均連接至?xí)r鐘信號第三輸入端，所`述第十五柵極連接至?xí)r鐘信號第二輸入端，所述時鐘信號第二輸入端的輸入信號為第一時鐘信號，所述時鐘信號第三輸入端的輸入信號為第二時鐘信號。
[0029]所述陣列基板行驅(qū)動電路的第η級陣列基板行驅(qū)動單元還具有低頻信號第一輸入端、低頻信號第二輸入端，所述第六柵極、第六源極及第十四源極均連接至低頻信號第一輸入端，所述第十四柵極連接至低頻信號第二輸入端，所述第十柵極、第十源極與第十五源極均連接至低頻信號第二輸入端，所述第十五柵極連接至低頻信號第一輸入端，所述低頻信號第一輸入端的輸入信號為低頻信號或超低頻信號，所述低頻信號第二輸入端的輸入信號為低頻信號或超低頻信號。
[0030]本發(fā)明的有益效果:本發(fā)明的陣列基板行驅(qū)動電路，利用兩個低電平信號降低下拉維持單元中的薄膜晶體管的漏電流，其中電位較低的第二低電平只負(fù)責(zé)為下拉點(diǎn)Ρη和κη提供低電位，電位較高的第一低電平負(fù)責(zé)為下拉點(diǎn)9?和Gn提供低電位，既可以在下拉點(diǎn)Qn和Gn打開時降低下拉點(diǎn)Pn和Kn的電位，有利于Qn和Gn的充電，也可以斷開電路中兩個低電平信號之間的漏電回路，大大降低兩個低電平信號之間的漏電流，提高陣列基板行驅(qū)動電路的性能，提高顯示畫面的質(zhì)量，且針對原來第六薄膜晶體管和第十薄膜晶體管的二極體設(shè)計增加了第十四薄膜晶體管和第十五薄膜晶體管負(fù)責(zé)對下拉點(diǎn)^和1進(jìn)行放電，實現(xiàn)--和κη點(diǎn)的電位會隨著第一時鐘信號CK1和第二時鐘信號CK2的變化而高低變化，產(chǎn)生交替作用，進(jìn)而降低第八、九薄膜晶體管及第十二、十三薄膜晶體管受到的壓力作用，延長陣列基板行驅(qū)動電路的使用壽命，同時采用低頻或者超低頻信號控制下拉維持單元，有效地降低電路的功耗。
[0031]為了能更進(jìn)一步了解本發(fā)明的特征以及技術(shù)內(nèi)容，請參閱以下有關(guān)本發(fā)明的詳細(xì)說明與附圖，然而附圖僅提供參考與說明用，并非用來對本發(fā)明加以限制。
【專利附圖】

【附圖說明】
[0032]下面結(jié)合附圖，通過對本發(fā)明的【具體實施方式】詳細(xì)描述，將使本發(fā)明的技術(shù)方案及其它有益效果顯而易見。
[0033]附圖中，
[0034]圖1為現(xiàn)有技術(shù)中陣列基板行驅(qū)動電路的電路圖；
[0035]圖2為圖1的等效電路圖；
[0036]圖3為圖1所不的陣列基板行驅(qū)動電路的驅(qū)動時序圖；
[0037]圖4為本發(fā)明陣列基板行驅(qū)動電路一較佳實施例的電路圖；
[0038]圖5為圖4所不的陣列基板行驅(qū)動電路的驅(qū)動時序圖；
[0039]圖6為薄膜晶體管特性1-V曲線圖；
[0040]圖7為本發(fā)明陣列基板行驅(qū)動電路另一較佳實施例的電路圖；
[0041]圖8為圖7所不的陣列基板行驅(qū)動電路的驅(qū)動時序圖；
[0042]圖9為本發(fā)明陣列基板行驅(qū)動電路又一較佳實施例的電路圖；
[0043]圖10為圖9所不的陣列基板行驅(qū)動電路的驅(qū)動時序圖。
【具體實施方式】
[0044]為更進(jìn)一步闡述本發(fā)明所采取的技術(shù)手段及其效果，以下結(jié)合本發(fā)明的優(yōu)選實施例及其附圖進(jìn)行詳細(xì)描述。
[0045]請參閱圖4至圖6，本發(fā)明提供一種陣列基板行驅(qū)動電路，包括級聯(lián)的多級陣列基板行驅(qū)動單元，其中:
[0046]對于位于陣列基板行驅(qū)動電路的第二級至倒數(shù)第二級的任一第η級陣列基板行驅(qū)動單元，所述第η級陣列基板行驅(qū)動單元具有第η-1級信號第一輸入端21 (Gn_i)、第n_l級信號第二輸入端22 (SI^)、第n+1級信號輸入端23 (Gn+1)、第一輸出端27 (Gn)及第二輸出端28 (STn)，其中，所述第η級陣列基板行驅(qū)動單元的第一輸出端27 (Gn)用于驅(qū)動陣列基板的有源區(qū)；所述第η級陣列基板行驅(qū)動單元的第η-1級信號第一輸入端21(Gn_i)、第η-1級信號第二輸入端22 (STn_i)及第n+1級信號輸入端23 (Gn+1)分別電性連接至第n_l級陣列基板行驅(qū)動單元的第一輸出端27 (Gn)、第二輸出端28 (STn)及第n+1級陣列基板行驅(qū)動單元的第一輸出端27 (Gn)，所述第η級陣列基板行驅(qū)動單元的第一輸出端27 (Gn)分別電性連接至第n+1級陣列基板行驅(qū)動單元的第η-1級信號第一輸入端21 (Gn_i)及第n_l級陣列基板行驅(qū)動單元的第n+1級信號輸入端23 (Gn+1)，所述第η級陣列基板行驅(qū)動單元的第二輸出端28 (STn)電性連接至第n+1級陣列基板行驅(qū)動單元的第η-1級信號第二輸入端 22 (ST^)；
[0047]對于位于陣列基板行驅(qū)動電路的第一級的第η級陣列基板行驅(qū)動單元，所述第η級陣列基板行驅(qū)動單元具有第η-1級信號第一輸入端21 (Gn_i)、第η-1級信號第二輸入端22 (SU、第n+1級信號輸入端23 (Gn+1)、第一輸出端27 (Gn)及第二輸出端28 (STn)，其中，所述第η級陣列基板行驅(qū)動單元的第一輸出端27 (Gn)用于驅(qū)動陣列基板的有源區(qū)；所述第η級陣列基板行驅(qū)動單元的第η-1級信號第一輸入端21 (G^)和第n_l級信號第二輸入端22 (STn_!)均用于輸入一脈沖激活信號,所述第n+1級信號輸入端23 (Gn+1)電性連接第n+1級陣列基板行驅(qū)動單元的第一輸出端27 (Gn)，所述第η級陣列基板行驅(qū)動單元的第一輸出端27 (Gn)及第二輸出端28 (STn)分別電性連接至第n+1級陣列基板行驅(qū)動單元的第η-1級信號第一輸入端21 (Gn_!)及第η-1級信號第二輸入端22 (STn_!)；
[0048]對于位于陣列基板行驅(qū)動電路的倒數(shù)第一級的第η級陣列基板行驅(qū)動單元，所述第η級陣列基板行驅(qū)動單元具有第η-1級信號第一輸入端21(Gn_i)、第η-1級信號第二輸入端22 (SU、第n+1級信號輸入端23 (Gn+1)、第一輸出端27 (Gn)及第二輸出端28 (STn)；所述第η級陣列基板行驅(qū)動單元的第η-1級信號第一輸入端21 (G^)及第二輸入端22(STn_i)分別電性連接至第η-1級陣列基板行驅(qū)動單元的第一輸出端27 (Gn)及第二輸出端28 (STn)，所述第η級陣列基板行驅(qū)動單元的第n+1級信號輸入端23 (Gn+1)用于輸入一脈沖激活信號，所述第η級陣列基板行驅(qū)動單元的第一輸出端27 (Gn)電性連接至第η-1級陣列基板行驅(qū)動單元的第n+1級信號輸入端23 (Gn+1)且其第二輸出端28 (STn)設(shè)置為懸空; [0049]對于位于陣列基板行驅(qū)動電路的第一至倒數(shù)第一級的任一第η級陣列基板行驅(qū)動單元，所述第η級陣列基板行驅(qū)動單元還具有時鐘信號第一輸入端24、第一低電平輸入端25、第二低電平輸入端26,所述第一低電平輸入端25用于輸入第一低電平Vssl，所述第二低電平輸入端26用于輸入第二低電平Vss2,且所述第二低電平Vss2小于第一低電平Vssl ；
[0050]對于位于陣列基板行驅(qū)動電路的第一至倒數(shù)第一級的任一第η級陣列基板行驅(qū)動單元，所述第η級陣列基板行驅(qū)動單元還包括:
[0051]上拉控制單元42，與第η-1級信號第一輸入端21及第η_1級信號第二輸入端22電性連接；
[0052]上拉單元44，分別與上拉控制單元42、及時鐘信號第一輸入端24、第一輸出端27及第二輸出端28電性連接；
[0053]第一下拉維持單兀46,分別與第一低電平輸入端25、第二低電平輸入端26、上拉控制單元42及上拉單元44電性連接；
[0054]第二下拉維持單兀47,分別與第一低電平輸入端25、第二低電平輸入端26、第一下拉維持單元46、上拉控制單元42及上拉單元44電性連接；
[0055]下拉單元48，分別與第n+1級信號輸入端23、第一低電平輸入端25、上拉控制單元42、上拉單元44、第一下拉維持單元46、第二下拉維持單元47及第一輸出端27電性連接。
[0056]本實施例中，所述陣列基板行驅(qū)動電路的第η級陣列基板行驅(qū)動單元還具有時鐘信號第二輸入端31、時鐘信號第三輸入端32。所述時鐘信號第一輸入端24的輸入信號為第一時鐘信號CK1或第二時鐘信號CK2,所述時鐘信號第二輸入端31的輸入信號為第一時鐘信號CK1，所述時鐘信號第三輸入端32的輸入信號為第二時鐘信號CK2，所述第一時鐘信號CK1與第二時鐘信號CK2相位相反，即信號CK1和CK2的高低電位在同樣時間內(nèi)相反；當(dāng)所述陣列基板行驅(qū)動電路的第η級陣列基板行驅(qū)動單元的時鐘信號第一輸入端24的輸入信號為第一時鐘信號CK1時，所述陣列基板行驅(qū)動電路的第n+1級陣列基板行驅(qū)動單元的時鐘信號第一輸入端24的輸入信號為第二時鐘信號CK2。
[0057]所述上拉控制單元42為一第一薄膜晶體管T1，所述第一薄膜晶體管T1具有第一柵極gl、第一源極si及第一漏極dl，所述第一柵極gl電性連接至第η-1級信號第二輸入端22，所述第一源極si電性連接至第η-1級信號第一輸入端21，所述第一漏極dl分別與第一、第二下拉維持單元46、47、下拉單元48及上拉單元44電性連接。
[0058]所述上拉單元44包括一電容Cb、第二薄膜晶體管T2及第三薄膜晶體管T3，所述第二薄膜晶體管T2具有第二柵極g2、第二源極s2及第二漏極d2，所述第三薄膜晶體管T3具有第三柵極g3、第三源極s3及第三漏極d3，所述第二柵極g2分別與電容Cb的一端、第一漏極dl、第三柵極g3、第一、第二下拉維持單元46、47及下拉單元48電性連接，所述第二源極s2分別與第三源極S3、時鐘信號第一輸入端24電性連接，所述第二漏極d2與第二輸出28電性連接，所述第三漏極d3分別與第一輸出端27、第一、第二下拉維持單元46、47、下拉單元48及電容(；的另一端電性連接。
[0059]所述下拉單元48包括第四、五薄膜晶體管T4、T5，所述第四薄膜晶體管Τ4具有第四柵極g4、第四源極s4及第四漏極d4，所述第五薄膜晶體管T5具有第五柵極g5、第五源極s5及第五漏極d5，所述第四柵極g4分別與第五柵極g5、第n+1級信號輸入端23電性連接，所述第四源極s4分別與第一低電平輸入端及第五源極s5電性連接，所述第四漏極d4分別與第一漏極dl、電容Cb的一端、第二柵極g2、第三柵極g3及第一、第二下拉維持單元46、47電性連接，所述第五漏極d5分別與第一輸出端27、第三源極s3、電容Cb的另一端及第一、第二下拉維持單元46、47電性連接。
[0060]所述第一下拉維持單元46包括第六至第九薄膜晶體管T6、T7、T8、T9，所述第六薄膜晶體管Τ6具有第六柵極g6、第六源極s6及第六漏極d6，所述第七薄膜晶體管T7具有第七柵極g7、第七源極s7及第七漏極d7，所述第八薄膜晶體管具有第八柵極g8、第八源極s8及第八漏極d8，所述第九薄膜晶體管具有第九柵極g9、第九源極s9及第九漏極d9，所述第六柵極g6與第六源極s6均連接至?xí)r鐘信號第二輸入端31，所述第六漏極d6分別與下拉點(diǎn)Pn、第七漏極d7、第八柵極g8及第九柵極g9電性連接，所述第七柵極g7分別與第一漏極dl、第九漏極d9、電容Cb的一端、第二柵極g2、第三柵極g3、第四漏極d4、及第二下拉維持單元47電性連接，所述第七源極s7電性連接至第二低電平輸入端26，所述第八漏極d8分別與電容Cb的另一端、第二下拉維持單元47及第一輸出端27 (Gn)電性連接，所述第八源極s8與第一低電平輸入端25電性連接,所述第九源極s9與第一低電平輸入端25電性連接。
[0061]所述第八薄膜晶體管T8主要負(fù)責(zé)維持第一輸出端27 (Gn)的低電位，第九薄膜晶體管T9主要負(fù)責(zé)維持下拉點(diǎn)Qn的低電位，所述第七薄膜晶體管T7主要負(fù)責(zé)在0?處于高電位時使下拉點(diǎn)？?和Kn處于·低電位，并關(guān)閉第一下拉維持單元46，以防止下拉點(diǎn)0?對第一輸出端27 (Gn)的影響，而第二低電平Vss2小于第一低電平Vssl可降低第八、九薄膜晶體管T8、T9的漏電流。
[0062]所述第二下拉維持單元47包括第十至第十三薄膜晶體管T10、T11、T12、T13，所述第十薄膜晶體管Τ10具有第十柵極glO、第十源極SlO及第十漏極dio，所述第十一薄膜晶體管T11具有第十一柵極gll、第十一源極Sll及第十一漏極dll，所述第十二薄膜晶體管T12具有第十二柵極gl2、第十二源極sl2及第十二漏極dl2，所述第十三薄膜晶體管T13具有第十三柵極gl3、第十三源極sl3及第十三漏極dl3，所述第十柵極glO與第十源極slO均連接至?xí)r鐘信號第三輸入端32，所述第十漏極dlO分別與下拉點(diǎn)Kn、第十一漏極dll、第十二柵極gl2及第十三柵極gl3電性連接，所述第十一柵極gl 1分別與第一漏極dl、第十三漏極dl3、第七柵極g7、第九漏極d9及電容Cb的一端電性連接，所述第十一源極sll電性連接至第二低電平輸入端26，所述第十二漏極dl2分別與電容Cb的另一端、第八漏極d8及第一輸出端27 (Gn)電性連接，所述第十二源極sl2與第一低電平輸入端25電性連接，所述第十三源極sl3與第一低電平輸入端電性連接。
[0063]所述第十二薄膜晶體管T12主要負(fù)責(zé)維持第一輸出端27 (Gn)的低電位，第十三薄膜晶體管T13主要負(fù)責(zé)維持下拉點(diǎn)Qn的低電位，所述第十一薄膜晶體管T11主要負(fù)責(zé)在Qn處于高電位時使下拉點(diǎn)？?和Kn處于低電位，并關(guān)閉第二下拉維持單元47，以防止下拉點(diǎn)Qn對第一輸出端27 (Gn)的影響,而第二低電平Vss2小于第一低電平Vssl可降低第十二、十三薄膜晶體管T12、T13的漏電流。
[0064]請參閱圖5，圖中信號CK1和CK2是指高低電位在同樣時間內(nèi)相反的兩個時鐘信號，第二低電平Vss2小于第一低電平Vssl，6?和Gn+1為相鄰的兩級陣列基板行驅(qū)動單元的第二輸出端27的輸出信號，可以看出Qn和Gn會被拉到Vssl的低電位，Pn和Kn在Qn和Gn高電位時會被拉到Vss2的低電位，這樣第八、九薄膜晶體管T8、T9及第十二、十三薄膜晶體管T12、T13的柵極和源極的相對電位Vgs小于0 (Vgs=Vss2-Vssl)，因通常薄膜晶體管的關(guān)態(tài)漏電流最低的位置處于 柵極和源極的相對電位Vgs小于0的位置(如圖6所示)，所以本實施例的陣列基板行驅(qū)動電路可以有效地降低第八、九薄膜晶體管T8、T9及第十二、十三薄膜晶體管T12、T13的漏電流。
[0065]請參閱圖7至圖8，其為本發(fā)明提供陣列基板行驅(qū)動電路的另一實施例，本實施例中，所述第一下拉維持單元46還包括第十四薄膜晶體管Τ14，所述第十四薄膜晶體管Τ14具有第十四柵極gl4、第十四源極sl4及第十四漏極dl4，所述第十四柵極gl4連接至?xí)r鐘信號第三輸入端32，所述第十四漏極dl4分別與第六漏極d6、第七漏極d7、第八柵極g8及第九柵極g9電性連接，所述第十四源極sl4分別與第六柵極g6、第六源極g6及時鐘信號第二輸入端31電性連接。所述第二下拉維持單元47還包括第十五薄膜晶體管T15，所述第十五薄膜晶體管T15具有第十五柵極gl5、第十五源極sl5及第十五漏極dl5,所述第十五柵極gl5連接至?xí)r鐘信號第二輸入端31，所述第十五源極sl5分別與第十源極slO、第十柵極glO及時鐘信號第三輸入端32電性連接，所述第十五漏極dl5分別與第十漏極dlO、與第i 漏極dll、第十二柵極gl2及第十三柵極gl3電性連接。
[0066]本實施例中，第一、二下拉維持單元46、47針對原來第六薄膜晶體管T6和第十薄膜晶體管T10的二極體設(shè)計的缺陷進(jìn)行了改進(jìn)，增加了第十四薄膜晶體管T14和第十五薄膜晶體管T15負(fù)責(zé)對下拉點(diǎn)？?和Kn進(jìn)行放電，快速將下拉點(diǎn)？?和Κη的電位拉到與第一時鐘信號CK1或者第二時鐘信號CK2的低電位，通過第一、二下拉維持單元46、47的交替作用，實現(xiàn)？?和κη點(diǎn)的電位會隨著第一時鐘信號CK1和第二時鐘信號CK2的變化而高低變化，產(chǎn)生交替作用，進(jìn)而降低第八、九薄膜晶體管Τ8、Τ9及第十二、十三薄膜晶體管Τ12、Τ13受到的應(yīng)力(Stress)作用。
[0067]請參閱圖9至圖10，其為本發(fā)明提供陣列基板行驅(qū)動電路的又一實施例，本實施例與圖7所示的實施例基本相同，唯一區(qū)別之處在于:本實施例中的第一、二下拉維持單元46、47的時鐘信號第二、三輸入端31、32改成了低頻信號第一、二輸入端34、35，所述低頻信號第一、二輸入端34、35輸入的信號為低頻或者超低頻信號LC1和LC2,這樣可以降低第一、二下拉維持單元46、47的功耗，因為第一、二下拉維持單元46、47 —直處于工作狀態(tài)，且當(dāng)陣列基板行驅(qū)動電路的級數(shù)較多時，采用高頻訊號會增加陣列基板行驅(qū)動電路的功耗。
[0068]綜上所述，本發(fā)明的陣列基板行驅(qū)動電路，利用兩個低電平信號降低下拉維持單元中的薄膜晶體管的漏電流，其中電位較低的第二低電平只負(fù)責(zé)為下拉點(diǎn)？?和Kn提供低電位，電位較高的第一 低電平負(fù)責(zé)為下拉點(diǎn)Qn和Gn提供低電位，既可以在下拉點(diǎn)Qn和Gn打開時降低下拉點(diǎn)PjP Kn的電位，有利于QjP Gn的充電，也可以斷開電路中兩個低電平信號之間的漏電回路，大大降低兩個低電平信號之間的漏電流，提高陣列基板行驅(qū)動電路的性能，提高顯示畫面的質(zhì)量，且針對原來第六薄膜晶體管和第十薄膜晶體管的二極體設(shè)計增加了第十四薄膜晶體管和第十五薄膜晶體管負(fù)責(zé)對下拉點(diǎn)？?和1進(jìn)行放電，實現(xiàn)PI^PKn點(diǎn)的電位會隨著第一時鐘信號CK1和第二時鐘信號CK2的變化而高低變化，產(chǎn)生交替作用，進(jìn)而降低第八、九薄膜晶體管及第十二、十三薄膜晶體管受到的壓力作用，延長陣列基板行驅(qū)動電路的使用壽命，同時采用低頻或者超低頻信號控制下拉維持單元，有效地降低電路的功耗。
[0069]以上所述，對于本領(lǐng)域的普通技術(shù)人員來說，可以根據(jù)本發(fā)明的技術(shù)方案和技術(shù)構(gòu)思作出其他各種相應(yīng)的改變和變形，而所有這些改變和變形都應(yīng)屬于本發(fā)明權(quán)利要求的保護(hù)范圍。
【權(quán)利要求】
1.一種陣列基板行驅(qū)動電路，其特征在于，包括級聯(lián)的多級陣列基板行驅(qū)動單元，其中:對于位于陣列基板行驅(qū)動電路的第二級至倒數(shù)第二級的任一第η級陣列基板行驅(qū)動單元，所述第η級陣列基板行驅(qū)動單元具有第η-1級信號第一輸入端(21)、第η_1級信號第二輸入端(22)、第n+1級信號輸入端(23)、第一輸出端(27)及第二輸出端(28)，其中，所述第η級陣列基板行驅(qū)動單元的第一輸出端(27)用于驅(qū)動陣列基板的有源區(qū)；所述第η級陣列基板行驅(qū)動單元的第η-1級信號第一輸入端(21)、第η-1級信號第二輸入端(22)及第n+1級信號輸入端(23)分別電性連接至第η-1級陣列基板行驅(qū)動單元的第一輸出端(27)、第二輸出端(28)及第n+1級陣列基板行驅(qū)動單元的第一輸出端(27)，所述第η級陣列基板行驅(qū)動單元的第一輸出端(27)電性連接至第n+1級陣列基板行驅(qū)動單元的第η-1級信號第一輸入端(21)及第η-1級陣列基板行驅(qū)動單元的第n+1級信號輸入端(23)，所述第η級陣列基板行驅(qū)動單元的第二輸出端(28)電性連接至第n+1級陣列基板行驅(qū)動單元的第η-1級信號第二輸入端(22)；對于位于陣列基板行驅(qū)動電路的第一級的第η級陣列基板行驅(qū)動單元，所述第η級陣列基板行驅(qū)動單元具有第η-1級信號第一輸入端(21)、第η-1級信號第二輸入端(22)、第n+1級信號輸入端(23)、第一輸出端(27)及第二輸出端(28)，其中，所述第η級陣列基板行驅(qū)動單元的第一輸出端(27)用于驅(qū)動陣列基板的有源區(qū)；所述第η級陣列基板行驅(qū)動單元的第η-1級信號第一輸入端(21)和第η-1級信號第二輸入端(22)均用于輸入一脈沖激活信號，所述第n+1級信號輸入端(23)電性連接第n+1級陣列基板行驅(qū)動單元的第一輸出端(27)，所述第η級陣列基板行驅(qū)動單元的第一輸出端(27)及第二輸出端(28)分別電性連接至第n+1級陣列基板行驅(qū) 動單元的第η-1級信號第一輸入端(21)及第η_1級信號第二輸入端(22)；對于位于陣列基板行驅(qū)動電路的倒數(shù)第一級的第η級陣列基板行驅(qū)動單元，所述第η級陣列基板行驅(qū)動單元具有第η-1級信號第一輸入端(21)、第η_1級信號第二輸入端(22)、第n+1級信號輸入端(23)、第一輸出端(27)及第二輸出端(28);所述第η級陣列基板行驅(qū)動單元的第η-1級信號第一輸入端(21)及第二輸入端(22)分別電性連接至第η-1級陣列基板行驅(qū)動單元的第一輸出端(27)及第二輸出端(28)，所述第η級陣列基板行驅(qū)動單元的第n+1級信號輸入端(23)用于輸入一脈沖激活信號，所述第η級陣列基板行驅(qū)動單元的第一輸出端(27)電性連接至第η-1級陣列基板行驅(qū)動單元的第n+1級信號輸入端(23)且其第二輸出端(28)設(shè)置為懸空；對于位于陣列基板行驅(qū)動電路的第一至倒數(shù)第一級的任一第η級陣列基板行驅(qū)動單元，所述第η級陣列基板行驅(qū)動單元還具有時鐘信號第一輸入端(24)、第一低電平輸入端(25)、第二低電平輸入端(26),所述第一低電平輸入端(25)用于輸入第一低電平，所述第二低電平輸入端(26)用于輸入第二低電平,且所述第二低電平小于第一低電平；對于位于陣列基板行驅(qū)動電路的第一至倒數(shù)第一級的任一第η級陣列基板行驅(qū)動單元，所述第η級陣列基板行驅(qū)動單元還包括:上拉控制單元(42)，與第η-1級信號第一輸入端(21)及第η-1級信號第二輸入端(22)電性連接；上拉單兀(44),分別與上拉控制單兀(42)、時鐘信號第一輸入端(24)、第一輸出端(27)及第二輸出端(28)電性連接；第一下拉維持單兀(46),分別與第一低電平輸入端(25)、第二低電平輸入端(26)、上拉控制單元(42)及上拉單元(44)電性連接；第二下拉維持單兀(47),分別與第一低電平輸入端(25)、第二低電平輸入端(26)、第一下拉維持單元(46)、上拉控制單元(42)及上拉單元(44)電性連接；下拉單兀(48),分別與第n+1級信號輸入端(23)、第一低電平輸入端(25)、上拉控制單元(42)、上拉單元(44)、第一下拉維持單元(46)、第二下拉維持單元(47)及第一輸出端(27)電性連接。
2.如權(quán)利要求1所述的陣列基板行驅(qū)動電路，其特征在于，所述時鐘信號第一輸入端(24)的輸入信號為第一時鐘信號或第二時鐘信號，所述第一時鐘信號與第二時鐘信號相位相反；當(dāng)所述陣列基板行驅(qū)動電路的第η級陣列基板行驅(qū)動單元的時鐘信號第一輸入端(24)的輸入信號為第一時鐘信號時，所述陣列基板行驅(qū)動電路的第n+1級陣列基板行驅(qū)動單元的時鐘信號第一輸入端(24)的輸入信號為第二時鐘信號。
3.如權(quán)利要求1所述的陣列基板行驅(qū)動電路，其特征在于，所述上拉控制單元(42)為一第一薄膜晶體管(T1)，所述第一薄膜晶體管(T1)具有第一柵極(gl)、第一源極(Si)及第一漏極(dl)，所述第一柵極(gl)電性連接至第η-1級信號第二輸入端(22)，所述第一源極(si)電性連接至第η-1級信號第一輸入端(21)，所述第一漏極(dl)分別與第一、第二下拉維持單元(46、47)、下拉單元(48)及上拉單元(44)電性連接。
4.如權(quán)利要求3所述的陣列基板行驅(qū)動電路，其特征在于，所述上拉單元(44)包括一電容((；)、第二薄膜晶體`管(T2)及第三薄膜晶體管(T3)，所述第二薄膜晶體管(T2)具有第二柵極(g2)、第二源極(s2)及第二漏極(d2)，所述第三薄膜晶體管(T3)具有第三柵極(g3)、第三源極(s3)及第三漏極(d3)，所述第二柵極(g2)分別與電容(Cb)的一端、第一漏極(dl)、第三柵極(g3)、第一、第二下拉維持單元(46、47)及下拉單元(48)電性連接，所述第二源極(s2)分別與第三源極(S3)、時鐘信號第一輸入端(24)電性連接，所述第二漏極(d2)與第二輸出(28)電性連接,所述第三漏極(d3)分別與第一輸出端(27)、第一、第二下拉維持單元(46、47)、下拉單元(48)及電容(Cb)的另一端電性連接。
5.如權(quán)利要求4所述的陣列基板行驅(qū)動電路，其特征在于，所述下拉單元(48)包括第四、五薄膜晶體管(T4、T5)，所述第四薄膜晶體管(T4)具有第四柵極(g4)、第四源極(s4)及第四漏極(d4)，所述第五薄膜晶體管(T5)具有第五柵極(g5)、第五源極(s5)及第五漏極(d5)，所述第四柵極(g4)分別與第五柵極(g5)、第n+1級信號輸入端(23)電性連接，所述第四源極(s4)分別與第一低電平輸入端及第五源極(s5)電性連接，所述第四漏極(d4)分別與第一漏極(dl)、電容((；)的一端、第二柵極(g2)、第三柵極(g3)及第一、第二下拉維持單元(46、47)電性連接，所述第五漏極(d5)分別與第一輸出端(27)、第三源極(S3)、電容(Cb)的另一端及第一、第二下拉維持單元(46、47)電性連接。
6.如權(quán)利要求5所述的陣列基板行驅(qū)動電路，其特征在于，所述第一下拉維持單元(46)包括第六至第九薄膜晶體管(T6、T7、T8、T9)，所述第六薄膜晶體管(T6)具有第六柵極(g6)、第六源極(s6)及第六漏極(d6)，所述第七薄膜晶體管(Τ7)具有第七柵極(g7)、第七源極(s7)及第七漏極(d7)，所述第八薄膜晶體管具有第八柵極(g8)、第八源極(s8)及第八漏極(d8)，所述第九薄膜晶體管具有第九柵極(g9)、第九源極(s9)及第九漏極(d9)，所述第六漏極(d6)分別與第七漏極(d7)、第八柵極(g8)及第九柵極(g9)電性連接，所述第七柵極(g7)分別與第一漏極(dl)、第九漏極(d9)、電容(Cb)的一端、第二柵極(g2)、第三柵極(g3)、第四漏極(d4)、及第二下拉維持單元(47)電性連接，所述第七源極(s7)電性連接至第二低電平輸入端(26)，所述第八漏極(d8)分別與電容(Cb)的另一端、第五漏極(d5)、第二下拉維持單元(47)及第一輸出端(27)電性連接，所述第八源極(s8)與第一低電平輸入端(25)電性連接，所述第九源極(s9)與第一低電平輸入端(25)電性連接；所述第二下拉維持單元(47)包括第十至第十三薄膜晶體管(T10、Til、T12、T13)，所述第十薄膜晶體管(T10)具有第十柵極(glO)、第十源極(slO)及第十漏極(dlO)，所述第十一薄膜晶體管(T11)具有第十一柵極(gll)、第十一源極(sll)及第十一漏極(dll)，所述第十二薄膜晶體管(T12)具有第十二柵極(gl2)、第十二源極(sl2)及第十二漏極(dl2)，所述第十三薄膜晶體管(T13)具有第十三柵極(gl3)、第十三源極(sl3)及第十三漏極(dl3)，所述第十漏極(dlO)分別與第十一漏極(dll)、第十二柵極(gl2)及第十三柵極(gl3)電性連接，所述第十一柵極(gll)分別與第一漏極(dl)、第十三漏極(dl3)、第七柵極(g7)、第九漏極(d9)及電容(Cb)的一端電性連接，所述第十一源極(sll)電性連接至第二低電平輸入端(26)，所述第十二漏極(dl2)分別與電容(Cb)的另一端、第八漏極(d8)及第一輸出端(27)電性連接，所述第十二源極(sl2)與第一低電平輸入端(25)電性連接，所述第十三源極(sl3)與第一低電平輸入端(25)電性連接。
7.如權(quán)利要求6所述的陣列基板行驅(qū)動電路，其特征在于，所述陣列基板行驅(qū)動電路的第η級陣列基板行驅(qū)動單元還具有時鐘信號第二輸入端(31)、時鐘信號第三輸入端(32)，所述第六柵極(g6)與第六源極(s6)均連接至?xí)r鐘信號第二輸入端(31)，所述第十柵極(glO)與第十源極(slO)均連接至?xí)r鐘信號第三輸入端(32)，所述時鐘信號第二輸入端(31)的輸入信號為第一時鐘信號，所述時鐘信號第三輸入端(32)的輸入信號為第二時鐘信號。`
8.如權(quán)利要求6所述的陣列基板行驅(qū)動電路，其特征在于，所述第一下拉維持單元(46)還包括第十四薄膜晶體管(T14)，所述第十四薄膜晶體管(T14)具有第十四柵極(gl4)、第十四源極(sl4)及第十四漏極(dl4)，所述第十四漏極(dl4)分別與第六漏極(d6)、第七漏極(d7)、第八柵極(g8)及第九柵極(g9)電性連接，所述第十四源極(sl4)分別與第六柵極(g6)及第六源極(s6)電性連接；所述第二下拉維持單元(47)還包括第十五薄膜晶體管(T15)，所述第十五薄膜晶體管(T15)具有第十五柵極(gl5)、第十五源極(sl5)及第十五漏極(dl5)，所述第十五漏極(dl5)分別與第十漏極(dlO)、與第十一漏極(dll)、第十二柵極(gl2)及第十三柵極(gl3)電性連接，所述第十五源極(sl5)分別與第十柵極(glO)及第十源極(slO)電性連接。
9.如權(quán)利要求8所述的陣列基板行驅(qū)動電路，其特征在于，所述陣列基板行驅(qū)動電路的第η級陣列基板行驅(qū)動單元還具有時鐘信號第二輸入端(31)、時鐘信號第三輸入端(32)，所述第六柵極(g6)、第六源極(s6)及第十四源極(sl4)均連接至?xí)r鐘信號第二輸入端(31)，所述第十四柵極(gl4)連接至?xí)r鐘信號第三輸入端(32)，所述第十柵極(glO)、第十源極(slO)與第十五源極(sl5)均連接至?xí)r鐘信號第三輸入端(32)，所述第十五柵極(gl5)連接至?xí)r鐘信號第二輸入端(31 )，所述時鐘信號第二輸入端(31)的輸入信號為第一時鐘信號，所述時鐘信號第三輸入端(32)的輸入信號為第二時鐘信號。
10.如權(quán)利要求8所述的陣列基板行驅(qū)動電路，其特征在于，所述陣列基板行驅(qū)動電路的第η級陣列基板行驅(qū)動單元還具有低頻信號第一輸入端(34)、低頻信號第二輸入端(35)，所述第六柵極(g6)、第六源極(s6)及第十四源極(sl4)均連接至低頻信號第一輸入端(34)，所述第十四柵極(gl4)連接至低頻信號第二輸入端(35)，所述第十柵極(glO)、第十源極(slO)與第十五源極(sl5)均連接至低頻信號第二輸入端(35)，所述第十五柵極(gl5)連接至低頻信號第一輸入端(34)，所述低頻信號第一輸入端(34)的輸入信號為低頻信號或超低頻信號，所述 低頻信號第二輸入端(35)的輸入信號為低頻信號或超低頻信號。
【文檔編號】G09G3/36GK103680453SQ201310712607
【公開日】2014年3月26日 申請日期:2013年12月20日 優(yōu)先權(quán)日:2013年12月20日
【發(fā)明者】戴超, 肖軍城 申請人:深圳市華星光電技術(shù)有限公司