顯示板的制作方法
【專利摘要】一種顯示裝置包括：顯示區(qū)域，其包括柵極線和數(shù)據(jù)線；以及，柵極驅動器，其連接到所述柵極線的一端，所述柵極驅動器包括在基板上集成的至少一級，并且被配置來輸出柵極電壓，其中，所述級包括逆變器單元和輸出單元，其中，所述輸出單元包括第一晶體管和第一電容器。所述第一晶體管包括被施加時鐘信號的輸入端、連接到所述逆變器單元的節(jié)點Q的控制端和連接到柵極電壓輸出端的輸出端，其中通過所述柵極電壓輸出端來輸出所述柵極電壓。從所述逆變器輸出的逆變器電壓低于由所述輸出單元輸出的所述柵極電壓。
【專利說明】顯不板
【技術領域】
[0001]本發(fā)明涉及一種顯示板。
【背景技術】
[0002]平板顯示器包括柵極驅動器和數(shù)據(jù)驅動器，用于驅動連接到柵極線和數(shù)據(jù)線的像素。柵極驅動器包括多個級，該多個級可以包括薄膜晶體管。當柵極驅動器通過柵極線向像素供應柵極信號時，可能在柵極驅動器中包括的薄膜晶體管中產生泄漏電流。

【發(fā)明內容】

[0003]根據(jù)本發(fā)明的一個示例性實施例的一種顯示裝置包括:顯示區(qū)域，其包括柵極線和數(shù)據(jù)線；以及，柵極驅動器，其連接到所述柵極線的一端，所述柵極驅動器包括在基板上集成的至少一級，并且被配置來輸出柵極電壓，其中，所述級包括逆變器單元和輸出單元，其中，所述輸出單元包括第一晶體管和第一電容器，其中，所述第一晶體管包括被施加時鐘信號的輸入端、連接到所述逆變器單元的節(jié)點(例如，節(jié)點Q)的控制端和連接到柵極電壓輸出端的輸出端，通過所述柵極電壓輸出端來輸出所述柵極電壓，并且其中，從所述逆變器輸出的逆變器電壓低于由所述輸出單元輸出的所述柵極電壓。
[0004]所述逆變器單元可以包括連接到所述逆變器電壓的至少兩個晶體管。
[0005]所述級可以進一步包括噪聲去除單元，所述噪聲去除單元具有至少第一晶體管對，所述第一晶體管對包括被配置來接收所述逆變器的輸出電壓的控制端、連接到所述節(jié)點Q的輸入端和連接到所述逆變器電壓的輸出端。
[0006]所述級可以進一步包括下拉單元，所述下拉單元具有至少第二晶體管對，所述第二晶體管對包括被配置來接收下一級的輸出的控制端、連接到所述節(jié)點Q的輸入端和連接到所述逆變器電壓的輸出端。
[0007]所述噪聲去除單元可以進一步包括至少一個晶體管，所述至少一個晶體管包括被配置來接收前一級的逆變器的輸出電壓的控制端、連接到所述柵極電壓輸出端的輸入端和連接到所述柵極電壓的輸出端。
[0008]所述級可以進一步包括發(fā)送信號發(fā)生器，所述發(fā)送信號發(fā)生器具有至少一個晶體管，所述至少一個晶體管包括被配置來接收所述時鐘信號的輸入端、連接到所述節(jié)點Q的控制端和連接到被配置來輸出發(fā)送信號的發(fā)送信號輸出端的輸出端。
[0009]所述下拉單元可以進一步包括至少一個晶體管，所述至少一個晶體管包括被配置來接收下一級的輸出的控制端、連接到所述發(fā)送信號輸出端的輸入端和連接到所述逆變器電壓的輸出端。
[0010]所述下拉單元可以進一步包括至少一個晶體管，所述至少一個晶體管被配置來接收第二下一級的輸出，并且包括連接到所述節(jié)點的輸入端和連接到所述逆變器電壓的輸出端。
[0011]所述晶體管的至少一個可以包括氧化物半導體。[0012]所述級可以進一步包括下拉單元，所述下拉單元包括至少一個晶體管對，所述至少一個晶體管對具有被配置來接收下一級的輸出的控制端、連接到所述節(jié)點的輸入端和連接到所述柵極電壓的輸出端。
[0013]所述級可以進一步包括下拉單元，所述下拉單元包括至少一個晶體管，所述至少一個晶體管包括被配置來接收下一級的輸出的控制端、連接到所述節(jié)點的輸入端和連接到所述逆變器電壓的輸出端。
[0014]所述級可以進一步包括下拉單元，所述下拉單元包括至少一個晶體管，所述至少一個晶體管具有被配置來接收下一級的輸出的控制端、連接到所述節(jié)點的輸入端和連接到所述柵極電壓的輸出端。
[0015]所述級可以進一步包括噪聲去除單元，所述噪聲去除單元包括至少一個晶體管，所述至少一個晶體管包括被配置來接收所述逆變器的輸出電壓的控制端、連接到所述節(jié)點的輸入端和連接到所述逆變器電壓的輸出端。
[0016]根據(jù)本發(fā)明的一個示例性實施例的一種顯示裝置包括:顯示區(qū)域，其包括柵極線和數(shù)據(jù)線；以及，柵極驅動器，其連接到所述柵極線的一端，所述柵極驅動器包括在基板上集成的至少一級并且被配置來輸出柵極電壓，其中，所述級包括逆變器單元和輸出單元，其中，所述輸出單元包括第一晶體管和第一電容器，其中，所述第一晶體管包括被施加時鐘信號的輸入端、連接到所述逆變器的節(jié)點(例如，節(jié)點Q)的控制端和連接到柵極電壓輸出端的輸出端，所述數(shù)據(jù)電壓通過所述柵極電壓輸出端而被輸出，并且其中，從所述逆變器輸出的低壓是由所述輸出單元輸出的所述柵極電壓。
[0017]所述逆變器單元可以包括至少兩個晶體管，所述至少兩個晶體管包括連接到比所述柵極電壓低的逆變器電壓的輸出端。
【專利附圖】

【附圖說明】
[0018]圖1是圖示根據(jù)本發(fā)明的一個示例性實施例的顯示板的俯視平面圖。
[0019]圖2是圖示圖1的柵極驅動器和柵極線的框圖。
[0020]圖3是圖示根據(jù)本發(fā)明的一個示例性實施例的柵極驅動器的級的放大電路圖。
[0021]圖4是圖示包括氧化物半導體的薄膜晶體管的電流對電壓的圖形。
[0022]圖5至圖7是示出根據(jù)本發(fā)明的一個示例性實施例的柵極驅動器的操作特性的時序圖。
[0023]圖8至圖12是根據(jù)本發(fā)明的示例性實施例的在柵極驅動器中的級的放大電路圖。
[0024]圖13是圖示根據(jù)一個示例性實施例的柵極驅動器和柵極線的框圖。
[0025]圖14是圖示在圖13的柵極驅動器中的級的放大電路圖。
[0026]圖15至圖19是圖示根據(jù)本發(fā)明的示例性實施例的在柵極驅動器中的級的放大電路圖。
[0027]圖20是圖示根據(jù)本發(fā)明的一個示例性實施例的顯示裝置的俯視平面圖。
[0028]圖21是圖示在圖20的示例性實施例中使用的時鐘信號的波形圖。
【具體實施方式】
[0029]以下將參考附圖詳細描述本發(fā)明的實施例。然而，本發(fā)明可以以許多不同的形式被體現(xiàn)，并且不應當被解釋為限于在此闡述的實施例。
[0030]貫穿說明書和附圖，相似的附圖標號可以指示相似或類似的元件?？梢悦靼?，當元件被稱為“在另一個元件上”、“連接到另一個元件”或“耦合到另一個元件”時，它可以直接地在該另一個元件上、連接到或稱合到該另一個元件，或者可以存在中間的元件。
[0031 ] 如在此使用，單數(shù)形式“一個”和“該”意欲也包括復數(shù)形式，除非上下文清楚地另外指示。
[0032]圖1是圖示根據(jù)本發(fā)明的一個示例性實施例的顯示裝置的俯視平面圖。
[0033]參見圖1，根據(jù)本發(fā)明的一個示例性實施例的顯示板100包括顯示區(qū)域300，用于顯示圖像；以及，柵極驅動器500，用于向顯示區(qū)域300的柵極線施加柵極電壓。顯示區(qū)域300的數(shù)據(jù)線被施加來自在附接到顯示板100的、諸如柔性印刷電路(FPC)膜450的膜上形成的數(shù)據(jù)驅動器IC460的數(shù)據(jù)電壓。柵極驅動器500和數(shù)據(jù)驅動器IC460被信號控制器600控制。印刷電路板(PCB)400形成在諸如柔性印刷電路膜450的膜外部，并且從信號控制器600向數(shù)據(jù)驅動器IC460和柵極驅動器500發(fā)送信號。從信號控制器600提供的信號可以包括例如第一時鐘信號CKV、第二時鐘信號CKVB、掃描開始信號STVP與低電壓Vssl和Vss2o低電壓Vssl和Vss2的每個具有預定電平。根據(jù)本發(fā)明的一個不例性實施例,可以提供僅所述低電壓之一。
[0034]當顯示板100是液晶板時,顯示區(qū)域300包括薄膜晶體管Trsw、液晶電容器Clc和存儲電容器Cst，并且圖1示出液晶板的示例。當顯示板100是有機發(fā)光顯示(OLED)板時，顯示區(qū)域300包括薄膜晶體管和有機發(fā)光二極管。本發(fā)明不限于液晶板，但是為了說明的目的，將作為示例描述液晶板。
[0035]顯示區(qū)域300包括多條柵極線Gl-Gn和多條數(shù)據(jù)線Dl_Dm，該多條數(shù)據(jù)線Dl-Dm與柵極線Gl-Gn絕緣，并且與柵極線Gl-Gn相交。
[0036]每一個像素PX包括薄膜晶體管Trsw、液晶電容器Clc和存儲電容器Cst。薄膜晶體管Trsw的控制端連接到柵極線，薄膜晶體管Trsw的輸入端連接到數(shù)據(jù)線，并且薄膜晶體管Trsw的輸出端連接到液晶電容器Clc的一端和存儲電容器Cst的一端。液晶電容器Clc的另一端連接到公共電極，并且存儲電容器Cst的另一端被從信號控制器600施加存儲電壓Vest。根據(jù)本發(fā)明的一個實施例，液晶板的像素PX可以包括另外的構成元件。
[0037]多條數(shù)據(jù)線Dl-Dm從數(shù)據(jù)驅動器IC460接收數(shù)據(jù)電壓，并且多條柵極線Gl-Gn從柵極驅動器500接收柵極電壓。
[0038]數(shù)據(jù)驅動器IC460形成在顯示板100的上或下側處，并且連接到在垂直方向上延伸的數(shù)據(jù)線Dl-Dm。如圖1中所示，數(shù)據(jù)驅動器IC460例如位于顯示板100的上側處。
[0039]柵極驅動器500接收時鐘信號CKV和CKVB、掃描開始信號STVP、與柵極截止電壓對應的第一低電壓Vssl以及比柵極截止電壓低的第二低電壓Vss2，并且產生柵極電壓(柵極導通電壓和柵極截止電壓)。柵極驅動器500順序向柵極線Gl-Gn施加柵極導通電壓。
[0040]時鐘信號CKV和CKVB、掃描開始信號STVP、第一低電壓Vssl以及第二低電壓Vss2通過在分別包括數(shù)據(jù)驅動器IC460的柔性印刷電路膜450當中的、與柵極驅動器500最接近的柔性印刷電路膜450被施加到柵極驅動器500。信號CKV、CKVB、STVP、VssI和Vss2被從外部或從信號控制器600通過印刷電路板(PCB) 400發(fā)送到該柔性印刷電路膜450。
[0041]圖2是圖示圖1的柵極驅動器和柵極線的框圖。[0042]如圖2中所示，顯示區(qū)域300包括多個電阻器Rp和多個電容器Cp。柵極線Gl-Gn具有它們各自的電阻Rp，并且連接到它們各自的液晶電容器Clc和存儲電容器Cst。電容Clc和Cst的和被表示為等同電容Cp。如圖2中所示，每條柵極線可以被表示為在電路圖中連接到電阻器Rp和電容器Cp?？梢愿鶕?jù)顯示區(qū)域300的結構和特性來改變電阻器Rp和電容器Cp的值。從級SR (例如，SR1、SR2、…)輸出的柵極電壓被發(fā)送到其對應的柵極線。
[0043]柵極驅動器500包括彼此相關地連接的多個級SRl、SR2、SR3、SR4、…。級SRl、SR2、SR3、SR4、…的每一個包括三個輸入端IN1、IN2和IN3、一個時鐘輸入端CK、兩個電壓輸入端Vinl和Vin2、輸出柵極電壓的柵極電壓輸出端OUT、發(fā)送信號輸出端CRout和逆變器信號輸出端IVTout。
[0044]第一輸入端INl連接到前一級的發(fā)送信號輸出端CRout，并且接收前一級的發(fā)送信號CR。第一級沒有前一級,并且向該第一級的第一輸入端INl施加掃描開始信號STVP。
[0045]第二輸入端IN2連接到下一級的發(fā)送信號輸出端CRout，并且接收下一級的發(fā)送信號CR。
[0046]連接到第(η-1)柵極線Gn-1的級SR(n_l)和連接到第η柵極線Gn的級SRn可以具有兩個下一個假級SR(n+l)和SR(n+2)，用于接收發(fā)送信號CR。假級SR(n+l)和SR(n+2)與不同的級SRl-SRn不同地產生和輸出假柵極電壓。從級SRl-SRn輸出的柵極電壓通過它們各自的柵極線被發(fā)送到它們各自的像素，使得可以向用于圖像的顯示的它們各自的像素施加數(shù)據(jù)電壓。然而，假級SR(n+l)和SR(n+2)不連接到柵極線或者連接到不顯示圖像的假像素的柵極線。
[0047]第三輸入端IN3連接到前一級的逆變器信號輸出端IVTout，并且接收前一級的逆變器信號IVT。第一級沒有前一級，并且可以將與第一級對應的獨立信號產生和輸入到第一級的第三輸入端IN3，或者，假級SR(n+l)和SR(n+2)可以產生具有適當定時的信號，并且將該信號發(fā)送到第一級的第三輸·入端IN3。例如，在當從對應的級施加柵極導通電壓時的部分IH期間，具有施加低電壓Vssl或Vss2的定時的信號被稱為輸出控制信號0CS。
[0048]時鐘端CK被施加時鐘信號，并且在多個級中，奇數(shù)級的時鐘端CK被施加第一時鐘信號CKV，并且偶數(shù)編號的時鐘端CK被施加第二時鐘信號CKVB。第一時鐘信號CKV和第二時鐘信號CKVB分別具有相反的相位。
[0049]第一電壓輸入端Vinl被施加與柵極截止電壓對應的第一低電壓Vssl,并且第二電壓輸入端Vin2被施加比第一低電壓Vssl低的第二低電壓Vss2。根據(jù)本發(fā)明的不例性實施例，第一低電壓Vssl和第二低電壓Vss2可以具有各種值。例如，根據(jù)本發(fā)明的一個不例性實施例，第一低電壓Vssl是-6V,并且第二低電壓Vss2是-10V。第二低電壓Vss2低于第一低電壓Vssl。
[0050]現(xiàn)在描述柵極驅動器500的操作。
[0051]第一級SRl通過時鐘輸入端CK接收從外部提供的第一時鐘信號CKV、通過第一輸入端INl接收掃描開始信號STVP，通過第一和第二電壓輸入端Vinl和Vin2來接收第一和第二低電壓Vssl和Vss2，通過第二輸入端IN2接收分別從第二級SR2提供的發(fā)送信號CR，并且通過第三輸入端IN3接收輸出控制信號，并且通過柵極電壓輸出端OUT來向第一柵極線輸出柵極導通電壓。發(fā)送信號輸出端CRout輸出發(fā)送信號CR，并且向第二級SR2的第一輸入端INl發(fā)送發(fā)送信號CR，并且逆變器信號輸出端IVTout向第二級SR2的第三輸入端IN3發(fā)送逆變器信號IVT。
[0052]第二級SR2通過時鐘輸入端CK接收從外部提供的第二時鐘信號CKVB，通過第一輸入端INl接收第一級SRl的發(fā)送信號CR，通過第一和第二電壓輸入端Vinl和Vin2來接收第一和第二低電壓Vssl和Vss2，通過第二輸入端IN2接收從第三級SR3提供的發(fā)送信號CR，并且通過第三輸入端IN3接收從第一級SRl提供的逆變器信號IVT，并且通過柵極電壓輸出端OUT來向第二柵極線輸出柵極導通電壓。發(fā)送信號CR通過發(fā)送信號輸出端CRout被輸出，并且被發(fā)送到第三級SR3的第一輸入端INl和第一級SRl的第二輸入端IN2。逆變器信號IVT被從逆變器信號輸出端IVTout發(fā)送到第三級SR3的第三輸入端IN3。
[0053]第三級SR3通過時鐘輸入端CK接收從外部提供的第一時鐘信號CKV，通過第一輸入端INl接收第二級SR2的發(fā)送信號CR，通過第一和第二電壓輸入端Vinl和Vin2來接收第一和第二低電壓Vssl和Vss2，通過第二輸入端IN2接收從第四級SR4提供的發(fā)送信號CR，并且通過第三輸入端IN3來接收從第二級SR2提供的逆變器信號IVT，并且通過柵極電壓輸出端OUT來向第三柵極線輸出柵極導通電壓。發(fā)送信號CR通過發(fā)送信號輸出端CRout被輸出，并且被發(fā)送到第四級SR4的第一輸入端INl和第二級SR2的第二輸入端IN2。逆變器信號IVT被從逆變器信號輸出端IVTout發(fā)送到第四級SR4的第三輸入端IN3。
[0054]第η級SRn通過時鐘輸入端CK接收從外部提供的第一時鐘信號CKV或第二時鐘信號CKVB，通過第一輸入端INl接收第(η-1)級SR (η_1)的發(fā)送信號CR，通過第一和第二電壓輸入端Vinl和Vin2來接收第一和第二低電壓Vssl和Vss2，通過第二輸入端IN2接收從第(n+1)級SR(n+l)(假級)分別提供的發(fā)送信號CR，并且通過第三輸入端IN3來接收從第(η-1)級SRn-1提供的逆變器信號IVT，并且通過柵極電壓輸出端OUT來向第η柵極線輸出柵極導通電壓。發(fā)送信號CR通過發(fā)送信號輸出端CRout被輸出，并且被發(fā)送到第(n+1)級SR (n+1)(假級)的第一輸入端INl和第(η-1)級SR(n_l)的第二輸入端IN2。逆變器信號IVT被從逆變器信號輸出端IVTout發(fā)送到第(n+1)級SRn+Ι (假級)。
[0055]圖3是圖示根據(jù)本發(fā)明的一個示例性實施例的柵極驅動器的級的放大電路圖。
[0056]參見圖3，根據(jù)本發(fā)明的一個示例性實施例的柵極驅動器500的級SR包括輸入單元511、逆變器單元512、發(fā)送信號發(fā)生器513、輸出單元514、噪聲去除單元515和下拉單元516。
[0057]輸入單元511包括一個晶體管(第4晶體管Tr4)。第4晶體管Tr4的輸入端和控制端共同連接(例如，被稱為“二極管連接”)到第一輸入端IN1，并且第4晶體管Tr4的輸出端連接到節(jié)點Q (以下稱為第一節(jié)點)。輸入單元511當?shù)谝惠斎攵薎Nl被施加高電壓時向節(jié)點Q發(fā)送該高電壓。
[0058]逆變器單元512包括四個晶體管(第12晶體管Tr 12、第7晶體管Tr7、第8晶體管Tr8和第13晶體管Trl3)。第12晶體管Trl2的輸入端二極管連接到控制端，并且連接到時鐘輸入端CK，并且第12晶體管Trl2的輸出端連接到第7晶體管Tr7的控制端和第13晶體管Trl3的輸入端。第7晶體管Tr7包括連接到第12晶體管Trl2的輸出端的控制端、連接到時鐘輸入端CK的輸入端和連接到節(jié)點I (稱為逆變器節(jié)點或第二節(jié)點)的輸出端。第8晶體管TrS包括連接到當前級的發(fā)送信號輸出端CRout的控制端、連接到節(jié)點I的輸入端和連接到第二電壓輸入端Vin2的輸出端。第13晶體管Trl3包括連接到第12晶體管Trl2的輸出端的輸入端、連接到當前級的發(fā)送信號輸出端CRout的控制端和連接到第二電壓輸入端Vin2的輸出端。當高信號作為時鐘信號被施加到級時，該時鐘信號通過第12和第7晶體管Trl2和Tr7被發(fā)送到第8和第13晶體管Tr8和Trl3的輸入端，并且節(jié)點I具有高壓。當從當前級的發(fā)送信號輸出端CRout輸出發(fā)送信號CR時，所發(fā)送的高信號將節(jié)點I的電壓降低到第二低電壓VSS2。因此，逆變器單元512的節(jié)點I具有與當前級的發(fā)送信號CR和柵極導通電壓的電壓電平相反的電壓電平。
[0059]發(fā)送信號發(fā)生器513包括一個晶體管(第15晶體管Trl5)。第15晶體管Trl5的輸入端連接到時鐘端CK，并且接收第一時鐘信號CKV或第二時鐘信號CKVB，第15晶體管Trl5的控制端連接到輸入單元511的輸出端，例如，節(jié)點Q，并且，第15晶體管Trl5的輸出端連接到輸出發(fā)送信號CR的發(fā)送信號輸出端CRout?？赡茉诘?5晶體管Trl5的控制端和輸出端之間產生寄生電容。第15晶體管Trl5的輸出端連接到噪聲去除單元515、下拉單元516和發(fā)送信號輸出端CRout，并且接收第二低電壓Vss2。因此，當發(fā)送信號CR低時，發(fā)送信號CR的電壓值是第二低電壓Vss2。
[0060]輸出單兀514包括一個晶體管(第I晶體管Trl)和一個電容器(第一電容器Cl)。第I晶體管Trl的控制端連接到節(jié)點Q，并且第I晶體管Trl的輸入端通過時鐘端CK來接收第一時鐘信號CKV或第二時鐘信號CKVB。在第I晶體管Trl的控制端和輸出端之間形成第一電容器Cl。第I晶體管Trl的輸出端連接到柵極電壓輸出端OUT。第I晶體管Trl的輸出端連接到噪聲去除單元515和下拉單元516，并且因此通過噪聲去除單元515和下拉單元516連接到第一電壓輸入端Vinl。因此，柵極截止電壓是第一低電壓Vssl。輸出單元514根據(jù)節(jié)點Q的電壓和時鐘信號CKV來輸出柵極電壓。通過節(jié)點Q的電壓在第I晶體管Trl的控制端和輸出端之間產生電壓差，并且當在第一電容器Cl中充電該電壓差并且然后通過時鐘信號來施加高電壓時，在提高該充電電壓時，該高電壓被輸出為柵極導通電壓。
[0061]噪聲去除單元515被節(jié)點I的輸出控制，并且包括5個晶體管(第3晶體管Tr2、第10和第10-1晶體管TrlO和TrlO-UlI 11晶體管Trll和第11-1晶體管Trll_l)。第3晶體管Tr3包括連接到節(jié)點I的控制端、連接到柵極電壓輸出端OUT的輸入端和連接到第一電壓輸入端Vinl的輸出端。第3晶體管Tr3根據(jù)節(jié)點I的電壓將柵極電壓輸出端OUT的電壓改變?yōu)榈谝坏碗妷篤ssl。第10和第10-1晶體管TrlO和TrlO-1構成晶體管對。第10晶體管TrlO的輸出端連接到第10-1晶體管TrlO-1的輸入端。第10和10_1晶體管TrlO和TrlO-1的控制端連接到同一端(以下簡稱為“另外連接”)，并且連接到節(jié)點I。該晶體管對的輸入端連接到節(jié)點Q，并且該晶體管對的輸出端連接到第二電壓輸入端Vin2。第10和第10-1晶體管TrlO和TrlO-1根據(jù)節(jié)點I的電壓將節(jié)點Q的電壓改變?yōu)榈诙碗妷篤ss2。一對另外連接的晶體管將在第二低電壓和節(jié)點I之間的電壓差分壓，使得可以降低節(jié)點Q的泄漏電流。根據(jù)本發(fā)明的一個示例性實施例，第10和第10-1晶體管TrlO和TrlO-1可以具有另外連接到晶體管TrlO和TrlO-1的至少另一個薄膜晶體管。在該情況下，該另一個晶體管的輸入端或輸出端可以連接到晶體管對的輸入端或輸出端，并且該另一個晶體管的控制端可以連接到同一節(jié)點I。第11晶體管Trll包括連接到節(jié)點I的控制端、連接到發(fā)送信號輸出端CRout的輸入端和連接到第二電壓輸入端Vin2的輸出端。第11晶體管Trll根據(jù)節(jié)點I的電壓將發(fā)送信號輸出端CRout的電壓改變?yōu)榈诙碗妷篤ss2。第11-1晶體管Trll-1包括通過第三輸入端IN3連接到前一級的節(jié)點I的控制端、連接到柵極電壓輸出端OUT的輸入端和連接到第一電壓輸入端Vinl的輸出端。第ll-ι晶體管Trll-1根據(jù)前一級的節(jié)點I的電壓(逆變器輸出)來將柵極電壓輸出端OUT的電壓改變?yōu)榈谝坏碗妷篤ssl。第3晶體管Tr3通過當前級的逆變器輸出將柵極電壓輸出端OUT改變?yōu)榈谝坏碗妷篤ssl，并且第11-1晶體管Trll-1通過前一級的逆變器輸出將柵極電壓輸出端OUT改變?yōu)榈谝坏碗妷篤ssl。
[0062]下拉單元516被下一級的發(fā)送信號CR控制。下拉單元516包括四個晶體管(第2晶體管Tr2、第9晶體管Tr9、第9_1晶體管Tr9_l和第17晶體管Trl7)。第二晶體管Tr2包括連接到第二輸入端IN2的控制端、連接到柵極電壓輸出端OUT的輸入端和連接到第一電壓輸入端Vinl的輸出端。第2晶體管Tr2根據(jù)下一級的發(fā)送信號CR將柵極電壓輸出端OUT的電壓改變?yōu)榈谝坏碗妷篤ssl。第9和9-1晶體管Tr9和Tr9_l構成晶體管對。第9-1晶體管Tr9-1的輸入端和第九晶體管Tr9的輸出端彼此連接。第9和9_1晶體管Tr9和Tr9-1的控制端連接到同一端。換句話說，第9和9-1晶體管Tr9和Tr9_l彼此另外連接。第9和9-1晶體管Tr9和Tr9-1的控制端連接到第二輸入端IN2。晶體管對的輸入端連接到節(jié)點Q，并且晶體管對的輸出端連接到第二電壓輸入端Vin2。一對另外連接的晶體管將在第二低電壓和要施加的下一級的進位信號之間的電壓差(例如，低電壓差)分壓，使得可以降低節(jié)點Q的泄漏電流。根據(jù)本發(fā)明的一個示例性實施例，第9和9-1晶體管Tr9和Tr9-1可以具有另外連接到第9和9-1晶體管Tr9和Tr9_l的至少另一個薄膜晶體管。在該情況下，另一個晶體管的輸入端或輸出端可以連接到晶體管對的輸入端或輸出端，并且該另一個晶體管的控制端可以連接到同一第二輸入端IN2。第17晶體管Trl7包括連接到第二輸入端IN2的控制端、連接到發(fā)送信號輸出端CRout的輸入端和連接到第二電壓輸入端Vin2的輸出端。
[0063]柵極電壓和發(fā)送信號CR具有各種電壓值。在本發(fā)明的一個示例性實施例中，柵極導通電壓是25V,柵極截止電壓和第一低電壓Vssl是-5V，發(fā)送信號CR的高電壓是25V,并且發(fā)送信號CR的低電壓和第二低電壓Vss2是-10V。
[0064]總之，通過節(jié)點Q的電壓來操作發(fā)送信號發(fā)生器513和輸出單元514，使得輸出級SR輸出發(fā)送信號CR的高電壓和柵極導通電壓，通過前一級和下一級的發(fā)送信號CR來將發(fā)送信號CR從高電壓降低到第二低電壓Vss2，并且，將柵極導通電壓降低為第一低電壓Vssl，該第一低電壓Vssl然后變?yōu)闁艠O截止電壓。
[0065]逆變器單元512的第8晶體管TrS和第13晶體管Trl3的輸出端連接到第二低電壓Vss2。因此，第二低電壓Vss2被提供為節(jié)點I的低電壓。這影響噪聲去除單元515的晶體管，其中噪聲去除單元515具有接收作為逆變器的輸出的節(jié)點I的電壓的控制端。例如，對于第10和10-1晶體管TrlO和TrlO-Ι，不產生在控制端的電壓(節(jié)點I的電壓)中的低電壓(第二低電壓Vss2)和輸出端的電壓(第二低電壓Vss2)之間的電壓電平差，使得在薄膜晶體管的源極電極和柵極電極之間的電壓差變?yōu)?，并且因此，不產生泄漏電流，即使當將氧化物半導體用作薄膜晶體管的通道層時，也可以保持該效果。通常，使用氧化物半導體的薄膜晶體管產生比使用非晶硅的薄膜晶體管產生的泄漏電流大10倍的泄漏電流。在圖4中示出使用氧化物半導體的薄膜晶體管的特性。
[0066]圖4是圖示包括氧化物半導體的薄膜晶體管的電流對電壓的圖形，其中，水平軸表示在柵極電極和源極電極之間的電壓差，并且垂直軸表示在源極電極和漏極電極之間的電流(泄漏電流)。[0067]如圖4中所示，使用氧化物半導體的薄膜晶體管對于在電壓上的改變敏感，并且泄漏電流突降，并且降低在柵極電極和源極電極之間的電壓差可以減小泄漏電流。
[0068]與圖3的第8晶體管TrS和第13晶體管Trl3不同，當輸出端連接到第一低電壓Vssl時，節(jié)點I的低電壓是-5V，并且在該情況下，第10和10-1晶體管TrlO和TrlO-1被施加-1OV的第二低電壓Vss2，并且控制端被施加-5V的低電壓，并且因此，產生5V的電壓差。參見圖4，產生增大大約104倍的較高泄漏電流。如圖3中所示，第8晶體管TrS和第13晶體管Trl3的輸出端連接到第二低電壓Vss2，并且因此，可以減小在噪聲去除單元515中包括的晶體管的泄漏電流，并且可以防止因為節(jié)點Q的電流導致的在柵極導通電壓上的減小。
[0069]為了減小節(jié)點Q的電流泄漏，如圖3中所示，一對薄膜晶體管具有另外連接的結構，其中，薄膜晶體管之一的輸入端連接到另一個薄膜晶體管的輸出端，并且薄膜晶體管的控制端連接到同一端。例如，在圖3中所示的第9和第9-1晶體管與第10和第10-1晶體管具有另外連接結構。兩對晶體管將節(jié)點Q的電壓降低為第二低電壓Vss2。根據(jù)下一級的發(fā)送信號CR來操作第9和第9-1晶體管Tr9和Tr9_l，并且，通過逆變器輸出(節(jié)點I的電壓)來操作第10和第10-1晶體管TrlO和TrlO-Ι。具有該另外連接的結構的該對晶體管可以比當單獨形成晶體管時進一步降低泄漏電流。例如，即使當晶體管因為在被施加到晶體管的控制端的電壓和第二低電壓之間的電壓差而導致處于截止狀態(tài)中時，也可以產生泄漏電流。當兩個晶體管彼此另外連接時，該兩個晶體管共享電壓差，并且因此，可以通過這些晶體管來降低泄漏電流。例如，在使用氧化物半導體的薄膜晶體管中，如圖4中所示，泄漏電流根據(jù)在電壓上的增大而以指數(shù)方式增大，然而，當電壓減半時，泄漏電流可能減小超過一半。
[0070]而且，在圖3的示例性實施例中，通過由第11-1晶體管Trll-1來使用前一級的節(jié)點I的電壓(逆變器輸出)，在當前級中，浮置的時間段被保持為不浮置，并且由此穩(wěn)定柵極電壓。因此，針對在反轉時鐘信號的同時產生的噪聲，將柵極電壓保持為低電壓。
[0071]而且，在圖3的示例性實施例中，通過使用第17晶體管Trl7，基于下一級的發(fā)送信號CR來去除由時鐘信號的延遲在發(fā)送信號CR的輸出端中產生的噪聲(毛刺噪聲(glitchnoise))。
[0072]而且，在圖3的示例性實施例中，省略了用于通過使用第二下一級的例如發(fā)送信號CR的信號來穩(wěn)定當前級的晶體管和布線。根據(jù)一個示例性實施例，可以通過該晶體管來穩(wěn)定當前級的節(jié)點Q或節(jié)點I的電壓，然而，在圖3的示例性實施例中，省略晶體管和布線以簡化在兩級之間的布線連接，并且可以從該級省略一個晶體管，由此減小其大小。因此，在圍繞用于在顯示裝置中顯示圖像的顯示區(qū)域的外圍區(qū)域中包括的柵極驅動器的大小可以被減小，以因此獲得減小的邊框(bezel)。
[0073]在圖3的示例性實施例中，第9和第9-1晶體管的輸出端連接到第二低電壓Vss2，并且因此，可以減小其間通過在節(jié)點Q處產生的延遲來減小柵極電壓的時間的延遲。節(jié)點Q的電壓被減小的低電壓，并且因此，柵極電壓被迅速地減小為低電壓。因此，可以減小用于下拉柵極電壓輸出端OUT的電壓的、例如第2晶體管Tr2的晶體管的大小。通過減小在該級中包括的晶體管的大小，減小了每一個級的大小，并且因此，可以減小顯示裝置的邊框。
[0074]圖5至圖7是圖示根據(jù)本發(fā)明的一個示例性實施例的柵極驅動器的操作特性的時序圖。
[0075]在圖5至圖7中，實線表示與圖3相關地上述的示例性實施例，并且虛線表示比較示例?；谑褂醚趸锇雽w的薄膜晶體管來執(zhí)行試驗。
[0076]根據(jù)圖5的第一圖形，比較示例和圖3的示例性實施例示出相同的升高電壓。然而，在圖3的示例性實施例中，泄漏電流小，并且保持電壓，而在該比較示例中，通過在節(jié)點Q處的電流泄漏而減小電壓。
[0077]而且，在圖3的示例性實施例中，將柵極導通電壓減小為沒有延遲或具有很小延遲的柵極截止電壓，而在比較示例中，在大約IH的時間段期間保持預定電平的電壓，因為電壓在節(jié)點Q處迅速減小。
[0078]在圖5的第二圖形中，發(fā)送信號CR的輸出具有如在放大視圖中所示的噪聲。在比較示例中，該噪聲也被稱為毛刺噪聲，并且通過時鐘信號來產生。然而，在圖3的示例性實施例中，不產生噪聲。
[0079]圖5示出在比較示例和在圖3的示例性實施例中產生的柵極導通電壓。柵極導通電壓彼此大體相同。在比較示例中，產生適當?shù)臇艠O導通電壓，并且，節(jié)點Q的電壓和發(fā)送信號CR可能長時間異常操作。
[0080]圖5示出當在60Hz下執(zhí)行驅動操作時在圖3的示例性實施例中和在比較示例中獲得的試驗結果。圖6示出當在諸如30Hz和IOHz的較低頻率下執(zhí)行驅動操作時獲得的結果值。在低頻驅動中，該比較示例更清楚地顯示了毛刺噪聲的出現(xiàn)。然而，在圖3的示例性實施例中，驅動操作的結果與當如圖5中所示在60Hz下執(zhí)行驅動操作時獲得的結果大體相同。因此，雖然當顯示靜止圖像時減小驅動頻率以降低功耗，但是圖3的示例性實施例未因為柵極驅動器的輸出而引起顯示質量的變差。
[0081]圖7示出當向時鐘信號CKV施加較大負載時獲得的具有毛刺噪聲的結果波形。
[0082]參見其中施加比一般負載大大約6倍的負載的圖7的上部，如在圖7的第二圖形中所示，在圖3的示例性實施例和比較示例中產生比上面結合圖5和圖6描述的示例大的噪聲(毛刺噪聲)，但是在圖3的示例性實施例中在節(jié)點Q或柵極輸出處不出現(xiàn)延遲。然而，在比較示例中，當節(jié)點Q的電壓被減小為低電壓時，產生延遲。
[0083]當如圖7的下部所示施加比一般負載大大約10倍的負載時，在圖3的示例性實施例和比較示例中產生大的噪聲(毛刺噪聲)，并且在圖3的示例性實施例中在節(jié)點Q或柵極輸出處不出現(xiàn)延遲。然而，在比較示例中，當節(jié)點Q的電壓被減小為低電壓時，產生延遲。
[0084]如上所述，在圖3的示例性實施例中，對于柵極電壓、節(jié)點Q的電壓和發(fā)送信號獲得良好特性。
[0085]圖8至圖12示出根據(jù)本發(fā)明的示例性實施例的在柵極驅動器中的級的放大電路圖。
[0086]在圖8中，第9-1晶體管Tr9_l的輸出端連接到第一電壓輸入端Vinl。
[0087]因此，彼此另外連接的一對晶體管Tr9和Tr9_l允許通過下一級的發(fā)送信號CR將當前級的節(jié)點Q的電壓減小為第一低電壓Vssl。
[0088]根據(jù)圖8的示例性實施例，防止第9和第9-1晶體管Tr9和Tr9_l將節(jié)點Q的電壓減小為第二低電壓Vss2，并且因此，當節(jié)點Q的電壓被減小為低電壓時可能產生延遲，但是下拉單元516的晶體管可以防止因為這樣的延遲而出現(xiàn)任何故障。如圖5至圖7中所示，在比較示例中，柵極導通電壓的輸出不改變。
[0089]在圖9的示例性實施例中，與圖3的示例性實施例作比較去除了第17晶體管Trl70
[0090]在圖3的示例性實施例中，第17晶體管Trl7通過下一級的發(fā)送信號CR將當前級的發(fā)送信號CR減小為第二低電壓Vss2。然而，第11晶體管Trll可以通過逆變器的輸出(節(jié)點I的電壓)將發(fā)送信號CR減小為第二低電壓，并且因此，可以使用沒有第17晶體管Tr 17的圖9的示例性實施例。
[0091]根據(jù)一個示例性實施例，第9晶體管Tr9_l的輸出端可以連接到第一電壓輸入端Vinl0
[0092]在圖10的示例性實施例中，與圖3的示例性實施例作比較去除了第11-1薄膜晶體管 Trl 1-1。
[0093]在圖3中，第11-1晶體管Trll-1根據(jù)前一級的節(jié)點I的電壓(逆變器輸出)將柵極電壓輸出端OUT的電壓減小為第一低電壓Vssl，并且通過由反轉時鐘產生的前一級的逆變器輸出來將柵極電壓減小為低電壓。然而，根據(jù)一個實施例，可以省略用于將柵極電壓輸出減小為第一低電壓的晶體管，因為第二和第三晶體管Tr2和Tr3也可以將柵極電壓輸出減小為第一低電壓。
[0094]在圖10的示例性實施例中，像圖8的示例性實施例那樣，第9-1晶體管Tr9_l的輸出端可以連接到第一電壓輸入端Vinl，或者，像圖9的示例性實施例那樣，去除第17晶體管 Trl70
[0095]同時，在圖11的示例性實施例中，與圖3的示例性實施例作比較去除了第9-1和10-1 晶體管 Tr9-1 和 TrlO-1。
[0096]在圖11中，在圖3的示例性實施例中另外連接的一對晶體管被替換為一個晶體管。在圖3中，晶體管對Tr9和Tr9-1與晶體管對TrlO和TrlO-1用于減小泄漏電流。然而，替代地，不是使用該對晶體管，而是可以利用通道的增大的寬度或長度來形成薄膜晶體管。根據(jù)一個示例性實施例，可以去除第9-1薄膜晶體管和第10-1薄膜晶體管的僅一個。
[0097]在本發(fā)明的一個示例性實施例中，像在圖8的示例性實施例中那樣，第9晶體管Tr9-1的輸出端可以連接到第一電壓輸入端Vinl，并且像在圖9的示例性實施例中那樣，可以去除第17晶體管Trl7。
[0098]在圖12的示例性實施例中，與圖3的示例性實施例作比較，逆變器單元512不是連接到第二低電壓Vss2，而是連接到第一低電壓Vssl0逆變器單元512的第8和第13晶體管Tr8和Trl3的輸出端連接到第一電壓輸入端Vinl。在圖12的示例性實施例中，節(jié)點I的電壓被減小為第一低電壓Vssl，并且因此，可能影響具有用于接收節(jié)點I的電壓的控制端的晶體管。產生在第10和第10-1晶體管TrlO和TrlO-1的控制端和輸出端之間的電壓差，并且因此可以產生泄漏電流。然而，當使用不使用氧化物半導體的晶體管時，不產生泄漏電流，或者即使使用使用氧化物半導體的晶體管，也可能通過另外連接如圖3中所示的一對晶體管來減小泄漏電流。
[0099]在本發(fā)明的一個示例性實施例中，像在圖8的示例性實施例中那樣，第9-1晶體管Tr9-1的輸出端可以連接到第一電壓輸入端Vinl，像在圖9的示例性實施例中那樣可以去除第17晶體管Trl7，像在圖11的示例性實施例中那樣可以去除第9_1或第10_1晶體管Tr9-1或TrlO-1，或者，像在圖12的示例性實施例中那樣，第8或第13晶體管Tr8和Trl3的輸出端可以連接到第二電壓輸入端Vin2。
[0100]與圖8至圖12的示例性實施例不同，可以在每級中包括通過接收第二個下一級的發(fā)送信號CR而操作的晶體管。
[0101]圖13是圖示根據(jù)一個示例性實施例的柵極驅動器和柵極線的框圖，并且，圖14是圖示在圖13的柵極驅動器中的級的放大電路圖。
[0102]柵極驅動器500包括彼此相關地連接的多個級SR1、SR2、SR3、SR4、…。該級SR1、SR2、SR3、SR4、…的每一個包括四個輸入端IN1、IN2、IN3和IN4、一個時鐘輸入端CK、兩個電壓輸入端Vinl和Vin2、用于輸出柵極電壓的柵極電壓輸出端OUT、發(fā)送信號輸出端CRout和逆變器信號輸出端IVTout。
[0103]第一輸入端INl連接到前一級的發(fā)送信號輸出端CRout，并且接收前一級的發(fā)送信號CR。第一級沒有前一級，并且因此，向第一級的第一輸入端INl施加掃描開始信號STVP。
[0104]第二輸入端IN2連接到下一級的發(fā)送信號輸出端CRout，并且接收下一級的發(fā)送信號CR。第四輸入端IN4連接到第二個下一級的發(fā)送信號輸出端CRout，并且接收第二個下一級的發(fā)送信號CR。
[0105]連接到第(η-1)柵極線Gn-1的級SR(n_l)和連接到第η柵極線Gn的級SRn可以具有兩個假級，用于從下一級和第二個下一級接收發(fā)送信號CR。假級SR(n+l)和SR(n+2)(未示出)產生和輸出與不同的級SRl-SRn不同的假柵極電壓。通過柵極線來發(fā)送從級SRl-SRn輸出的柵極電壓，并且因此，向用于圖像的顯示的像素施加數(shù)據(jù)電壓。然而，假級SR(n+l)和SR(n+2)不必然連接到柵極線，或者可以連接到不顯示圖像的假像素的柵極線。
[0106]第三輸入端IN3連接到前一級的逆變器信號輸出端IVTout，并且接收前一級的逆變器信號IVT。第一級沒有前一級，并且因此可以產生獨立的信號并輸入到第一級的第三輸入端IN3，或者，假級SR (n+1)和SR(n+2)可以產生具有適當定時的信號，并且該信號可以被發(fā)送到第一級。向第一級的第三輸入端IN3輸入的信號可以在當?shù)谝粬艠O線Gl被施加柵極導通電壓時的部分IH期間是第二低電壓Vss2，并且在下一個部分IH期間可以是發(fā)送信號CR的高電壓(根據(jù)一個示例性實施例，其可能變化。在本示例性實施例中，該高電壓是大約20V)。如上所述，在當從對應級施加柵極導通電壓時的部分IH期間，具有當被施加低電壓Vssl或Vss2時的定時的信號以下稱為輸出控制信號0CS,并且,輸出控制信號OCS可以具有在根據(jù)一個示例性實施例施加柵極導通電壓后的部分IH期間當被施加高電壓(發(fā)送信號CR的高電壓或柵極導通電壓)時的定時。以下，例如，作為具有輸出控制信號OCS的特性的信號，使用前一級或當前級的逆變器信號IVT。然而，本發(fā)明的實施例不限于此。
[0107]時鐘端CK被施加時鐘信號，并且在多個級當中，奇數(shù)編號的級的時鐘端CK被施加第一時鐘信號CKV，并且偶數(shù)編號的級的時鐘端CK被施加第二時鐘信號CKVB。第一時鐘信號CKV和第二時鐘信號CKVB具有彼此相反的相位。
[0108]第一電壓輸入端Vinl被施加與柵極截止電壓對應的第一低電壓Vssl,并且第二電壓輸入端Vin2被施加比第一低電壓Vssl低的第二低電壓Vss2。第一低電壓Vssl和第二低電壓Vss2可以具有各種值,并且在本不例性實施例中,第一低電壓Vssl是大約-6V,并且第二低電壓Vss2是大約-10V。第二低電壓Vss2低于第一低電壓Vssl。[0109]第一級SRl通過時鐘輸入端CK接收從外部提供的第一時鐘信號CKV，通過第一輸入端INl接收掃描開始信號STVP，通過第一和第二電壓輸入端Vinl和Vin2接收第一和第二低電壓Vssl和Vss2，通過第二和第四輸入端IN2和IN4來接收從第二級SR2和第三級SR3分別提供的發(fā)送信號CR，并且通過第三輸入端IN3接收輸出控制信號，并且因此，通過柵極電壓輸出端OUT向第一柵極線輸出柵極導通電壓。發(fā)送信號輸出端CRout輸出發(fā)送信號CR，并且發(fā)送信號CR被發(fā)送到第二級SR2的第一輸入端INl，并且逆變器信號IVT被從逆變器信號輸出端IVTout發(fā)送到第二級SR2的第三輸入端IN3。
[0110]第二級SR2通過時鐘輸入端CK接收從外部提供的第二時鐘信號CKVB，通過第一輸入端INl接收第一級SRl的發(fā)送信號CR，通過第一和第二電壓輸入端Vinl和Vin2接收第一和第二低電壓Vssl和Vss2，通過第二和第四輸入端IN2和IN4來接收從第三級SR3和第四級SR4分別提供的發(fā)送信號CR，并且通過第三輸入端IN3接收從第一級SRl提供的逆變器信號IVT，并且因此，通過柵極電壓輸出端OUT向第二柵極線輸出柵極導通電壓。通過發(fā)送信號輸出端CRout輸出發(fā)送信號CR,并且發(fā)送信號CR被發(fā)送到第三級SR3的第一輸入端INl和第一級SRl的第二輸入端IN2，并且逆變器信號IVT被從逆變器信號輸出端IVTout發(fā)送到第三級SR3的第三輸入端IN3。
[0111]第三級SR3通過時鐘輸入端CK接收從外部提供的第一時鐘信號CKV，通過第一輸入端INl接收第二級SR2的發(fā)送信號CR，通過第一和第二電壓輸入端Vinl和Vin2接收第一和第二低電壓Vssl和Vss2，通過第二和第四輸入端IN2和IN4來接收從第四級SR4和第五級SR5分別提供的發(fā)送信號CR，并且通過第三輸入端IN3接收從第二級SR2提供的逆變器信號IVT，并且因此，通過柵極電壓輸出端OUT向第三柵極線輸出柵極導通電壓。通過發(fā)送信號輸出端CRout輸出發(fā)送信號CR,并且發(fā)送信號CR被發(fā)送到第四級SR4的第一輸入端IN1、第一級SRl的第四輸入端IN4、第二級SR2的第二輸入端IN2，并且逆變器信號IVT被從逆變器信號輸出端IVTout發(fā)送到第四級SR4的第三輸入端IN3。
[0112]通過上面的方法，第η級SRn通過時鐘輸入端CK接收從外部提供的第一時鐘信號CKV或第二時鐘信號CKVB，通過第一輸入端INl接收第(η-1)級SR2的發(fā)送信號CR，通過第一和第二電壓輸入端Vinl和Vin2接收第一和第二低電壓Vssl和Vss2,通過第二和第四輸入端IN2和IN4來接收從第(n+1)級SR(n+l)(假級)和第(n+2)級SR(n+2)(假級)分別提供的發(fā)送信號CR，并且通過第三輸入端IN3接收從第(η-1)級SRn-1提供的逆變器信號IVT，并且因此，通過柵極電壓輸出端OUT向第η柵極線輸出柵極導通電壓。通過發(fā)送信號輸出端CRout輸出發(fā)送信號CR，并且發(fā)送信號CR被發(fā)送到第(n+1)級SR (n+1)(假級)的第一輸入端IN1、第(n-2)級SR(n-2)的第四輸入端IN4和第(n_l)級SR(n_l)的第二輸入端IN2，并且逆變器信號IVT被從逆變器信號輸出端IVTout發(fā)送到第(n+1)級SRn+Ι (假級)。
[0113]參考圖14更詳細地描述連接到柵極線的柵極驅動器的級SR的結構。
[0114]在圖14的示例性實施例中，與圖3不同地另外形成第六晶體管Tr6。第6晶體管Tr6包括連接到第四輸入端IN4的控制端、連接到節(jié)點Q的輸入端和連接到第二電壓輸入端Vin2和第二低電壓Vss2的輸出端。因此，節(jié)點Q的電壓被第二個下一級的發(fā)送信號CR降低至第二低電壓Vss2。在下拉單元516中包括第6晶體管Tr6。
[0115]根據(jù)圖14的示例性實施例的柵極驅動器500的每一個級SR包括輸入單元511、逆變器單元512、發(fā)送信號發(fā)生器513、輸出單元514、噪聲去除單元515和下拉單元516。[0116]輸入單元511包括一個晶體管(第4晶體管Tr4)。第4晶體管Tr4的輸入端和控制端共同連接(二極管連接)到第一輸入端IN1，并且第4晶體管Tr4的輸出端連接到節(jié)點Q (以下稱為第一節(jié)點)。當?shù)谝惠斎攵薎Nl被施加高電壓時，輸入單元511向節(jié)點Q發(fā)送高電壓。
[0117]逆變器單元512包括四個晶體管(第12晶體管Trl2、第7晶體管Tr7、第8晶體管Tr8和第13晶體管Trl3)。第12晶體管Tr 12包括:通過連接到時鐘輸入端CK的二極管連接而連接到控制端的一端(輸入端)；以及，連接到第7晶體管Tr7的控制端和第13晶體管Trl3的輸入端的另一端(輸出端)。第7晶體管Tr7包括連接到第12晶體管Trl2的輸出端的控制端、連接到時鐘輸入端CK的輸入端和連接到節(jié)點I (稱為逆變器節(jié)點或第二節(jié)點)的輸出端。第8晶體管TrS包括連接到當前級的發(fā)送信號輸出端CRout的控制端、連接到節(jié)點I的輸入端和連接到第二電壓輸入端Vin2的輸出端。第13晶體管Trl3包括連接到第12晶體管Trl2的輸出端的輸入端、連接到當前級的發(fā)送信號輸出端CRout的控制端和連接到第二電壓輸入端Vin2的輸出端。通過該連接，當作為時鐘信號施加高信號時，通過第12和第17晶體管Trl2和Trl7來向第8和第13晶體管Tr8和Trl3的輸入端發(fā)送時鐘信號，并且因此，節(jié)點I具有高電壓。當從當前級的發(fā)送信號輸出端CRout輸出發(fā)送信號CR時，所發(fā)送的高信號將節(jié)點I的電壓降低為第二低電壓Vss2。因此，逆變器單元512的節(jié)點I具有與當前級的發(fā)送信號CR的電壓電平和柵極導通電壓相反的電壓電平。
[0118]發(fā)送信號發(fā)生器513包括一個晶體管(第15晶體管Trl5)。第15晶體管Trl5的輸入端連接到時鐘端CK，并且接收第一時鐘信號CKV或第二時鐘信號CKVB，第15晶體管Trl5的控制端連接到輸入單元511的輸出端，例如，節(jié)點Q，并且第15晶體管Trl5的輸出端連接到用于輸出發(fā)送信號CR的發(fā)送信號輸出端CRout。可能在第15晶體管Trl5的控制端和輸出端之間產生寄生電容。第15晶體管Trl5的輸出端連接到噪聲去除單元515、下拉單元516和發(fā)送信號輸出端CRout，并且接收第二低電壓Vss2。因此，當發(fā)送信號CR低時，電壓值是第二低電壓Vss2。
[0119]輸出單兀514包括晶體管(第I晶體管Trl)和電容器(第I電容器Cl)。第I晶體管Trl的控制端連接到節(jié)點Q。第I晶體管Trl的輸入端通過時鐘端CK來接收第一時鐘信號CK或第二時鐘信號CKVB。在第I晶體管Trl的控制端和輸出端之間形成第I電容器Cl。第I晶體管Trl的輸出端連接到柵極電壓輸出端OUT。第I晶體管Trl的輸出端連接到噪聲去除單元515和下拉單元516，并且因此通過噪聲去除單元515和下拉單元516連接到第一電壓輸入端Vinl。因此，柵極截止電壓的電壓是第一低電壓Vssl。輸出單元514根據(jù)節(jié)點Q的電壓和第一時鐘信號CKV來輸出柵極電壓。通過節(jié)點Q的電壓在第I晶體管Trl的控制端和輸出端之間產生電壓差，并且當向第I電容器Cl充電該電壓差并且然后通過時鐘信號來施加高電壓時，該高電壓在提高所充電的電壓的同時被輸出為柵極導通電壓。
[0120]噪聲去除單元515被節(jié)點I的輸出控制。噪聲去除單元515包括五個晶體管(第3晶體管Tr3、第10和第10-1晶體管TrlO和TrlO-1、第11晶體管Trll和第11_1晶體管Trll-D0第3晶體管Tr3包括連接到節(jié)點I的控制端、連接到柵極電壓輸出端OUT的輸入端和連接到第一電壓輸入端Vinl的輸出端。第3晶體管Tr3根據(jù)節(jié)點I的電壓將柵極電壓輸出端OUT的電壓改變?yōu)榈谝坏碗妷篤ssl。第10和第10-1晶體管TrlO和TrlO-1構成晶體管對，其中，晶體管TrlO或TrlO-1的輸入端可以連接到晶體管TrlO或TrlO-1的輸出端，并且，晶體管TrlO和TrlO-1的控制端連接到同一端(在晶體管之間的這樣的連接以下被稱為另外連接)。晶體管TrlO和TrlO-1的控制端連接到節(jié)點I。晶體管對的輸入端連接到節(jié)點Q，并且，晶體管對的輸出端連接到第二電壓輸入端Vin2。第10和第10-1晶體管TrlO和TrlO-1根據(jù)節(jié)點I的電壓將節(jié)點Q的電壓改變?yōu)榈诙碗妷篤ss2。一對另外連接的晶體管共享在第二低電壓和節(jié)點I之間的電壓差，并且因此，可能從節(jié)點Q產生很小的泄漏電流或不產生泄漏電流。第11晶體管Trll包括連接到節(jié)點I的控制端、連接到發(fā)送信號輸出端CRout的輸入端和連接到第二電壓輸入端Vin2的輸出端。第11晶體管Trll根據(jù)節(jié)點I的電壓將發(fā)送信號輸出端CRout的電壓改變?yōu)榈诙碗妷篤ss2。第11-1晶體管Trll-1包括通過第三輸入端IN3連接到前一級的節(jié)點I的控制端、連接到柵極電壓輸出端OUT的輸入端和連接到第一電壓輸入端Vinl的輸出端。第11-1晶體管Trll-1根據(jù)前一級的節(jié)點I (逆變器輸出)的電壓將柵極電壓輸出端OUT的電壓改變?yōu)榈谝坏碗妷篤ssl。第3晶體管Tr3通過當前級的逆變器輸出將柵極電壓輸出端OUT的電壓改變?yōu)榈谝坏碗妷篤ssl，并且第11晶體管Trll-1通過前一級的逆變器輸出將柵極電壓輸出端OUT的電壓改變?yōu)榈谝坏碗妷篤ssl。
[0121]下拉單元516被下一級的發(fā)送信號CR控制。該下拉單元包括5個晶體管(第2晶體管Tr2、第6晶體管Tr6、第9晶體管Tr9、第9_1晶體管Tr9_l和第17晶體管Trl7)。第二晶體管Tr2包括連接到第二電壓輸入端Vin2的控制端、連接到柵極電壓輸出端OUT的輸入端和連接到第一電壓輸入端Vinl的輸出端。第2晶體管Tr2根據(jù)下一級的發(fā)送信號CR來將柵極電壓輸出端OUT的電壓改變?yōu)榈谝坏碗妷篤ssl。第6晶體管Tr6包括連接到第四輸入端IN4的控制端、連接到節(jié)點Q的輸入端和連接到與第二電壓輸入端Vin2連接的第二低電壓Vss2的輸出端。因此，節(jié)點Q的電壓被第二個下一級的發(fā)送信號CR減小為第二低電壓Vss2。第9和第9-1晶體管Tr9和Tr9_l構成晶體管對，其中，晶體管Tr9或Tr9_l的輸入端連接到晶體管Tr9或Tr9-1的輸出端。晶體管Tr9和Tr9_l的控制端連接到同一端。換句話說，晶體管Tr9和Tr9-1彼此另外連接。晶體管Tr9和Tr9_l的控制端連接到第二輸入端IN2。該晶體管對的輸入端連接到節(jié)點Q，并且該晶體管對的輸出端連接到第二電壓輸入端Vin2。一對另外連接的晶體管共享在第二低電壓和下一級的進位信號之間的電壓差(例如，低電壓差)，并且因此從節(jié)點Q不產生泄漏電流或產生很小的泄漏電流。第17晶體管Trl7包括連接到第二輸入端IN2的控制端、連接到發(fā)送信號輸出端CRout的輸入端和連接到第二電壓輸入端Vin2的輸出端。
[0122]總之，發(fā)送信號發(fā)生器513和輸出單元514被節(jié)點Q的電壓操作，并且一個級SR輸出發(fā)送信號CR的高電壓和柵極導通電壓。通過前一級和下一級的發(fā)送信號CR將發(fā)送信號CR從高電壓減小為第二低電壓Vss2，并且柵極導通電壓被減小為第一低電壓Vssl，該第一低電壓Vssl然后變?yōu)闁艠O截止電壓。
[0123]上面的結構可以具有下面的特性。
[0124]逆變器單元512的第8晶體管TrS和第13晶體管Trl3的輸出端連接到第二低電壓Vss2。因此，第二低電壓Vss2被提供為節(jié)點I的低電壓。因此影響具有用于接收作為逆變器的輸出的節(jié)點I的電壓的控制端的噪聲去除單元515的晶體管。例如，在第10和第10-1晶體管TrlO和TrlO-1中，不產生在控制端的電壓(節(jié)點I的電壓)的低電壓(第二低電壓Vss2)和輸出端的電壓(第二低電壓Vss2)之間的電壓電平差，并且因此，在薄膜晶體管的源極電極和柵極電極之間不出現(xiàn)電壓差。因此，不產生泄漏電流。當在薄膜晶體管的通道層中使用氧化物半導體時，可以保持該特性。通常，使用氧化物半導體的薄膜晶體管產生為使用非晶硅的薄膜晶體管的大約10倍的泄漏電流。在圖4中示出使用氧化物半導體的薄膜晶體管的特性。
[0125]圖4是圖示包括氧化物半導體的薄膜晶體管的電流對電壓的圖形，其中，水平軸表示在柵極電極和源極電極之間的電壓差，并且垂直軸表示在源極電極和漏極電極之間的電流(泄漏電流)。
[0126]如圖4中所示，使用氧化物半導體的薄膜晶體管對于在電壓上的改變敏感，并且泄漏電流突降，并且減小在柵極電極和源極電極之間的電壓差可能減小泄漏電流。
[0127]與圖3的第8晶體管TrS和第13晶體管Trl3不同，當輸出端連接到第一低電壓Vssl時，節(jié)點I的低電壓是-5V，并且，在該情況下，第10和第10-1晶體管TrlO和TrlO-1被施加-1OV的第二低電壓Vss2，并且控制端被施加-5V的低電壓，并且因此，產生5V的電壓差。參見圖4，產生被增大大約IO4倍的較高泄漏電流。如圖3中所示，第8晶體管TrS和第13晶體管Trl3的輸出端連接到第二低電壓Vss2，并且因此，在噪聲去除單元515中包括的晶體管的泄漏電流可以被減小，并且可以防止因為節(jié)點Q的電流導致的在柵極導通電壓上的減小。
[0128]為了減小節(jié)點Q的電流泄漏，如圖3中所示，一對薄膜晶體管具有另外連接的結構，其中，薄膜晶體管之一的輸入端連接到另一個薄膜晶體管的輸出端，并且薄膜晶體管的控制端連接到同一端。例如，在圖3中所示的第9和第9-1晶體管與第10和第10-1晶體管具有另外連接的結構。兩對晶體管將節(jié)點Q的電壓降低為第二低電壓Vss2。根據(jù)下一級的發(fā)送信號CR來操作第9和第9-1晶體管Tr9和Tr9_l，并且，通過逆變器輸出(節(jié)點I的電壓)來操作第10和第10-1晶體管TrlO和TrlO-Ι。具有另外連接的結構的晶體管對可以比當獨立地形成晶體管時更多地減小泄漏電流。例如，即使當因為在被施加到晶體管的控制端的電壓和第二低電壓之間的電壓差而導致晶體管處于截止狀態(tài)中時也可以產生泄漏電流。當兩個晶體管彼此另外連接時，兩個晶體管共享電壓差，并且因此，可以通過這些晶體管來減小泄漏電流。例如，在使用氧化物半導體的薄膜晶體管中，如圖4中所示，泄漏電流根據(jù)在電壓上的增大而以指數(shù)方式增大，然而，當將電壓減半時，泄漏電流可能減小超過一半。
[0129]而且，在圖3的示例性實施例中，通過由第11晶體管Trll-1來使用前一級的節(jié)點I的電壓(逆變器輸出)，在當前級中浮置的時間段被保持為不浮置，并且由此穩(wěn)定柵極電壓。因此，對于在反轉時鐘信號的同時產生的噪聲，將柵極電壓保持為低電壓。
[0130]而且，在圖3的示例性實施例中，通過使用第17晶體管Trl7，基于下一級的發(fā)送信號CR來去除通過時鐘信號的延遲在發(fā)送信號CR的輸出端中產生的噪聲(毛刺噪聲)。
[0131]而且，在圖3的示例性實施例中，省略了用于通過使用第二下一級的例如發(fā)送信號CR的信號來穩(wěn)定當前級的晶體管和布線。根據(jù)一個示例性實施例，可以通過該晶體管來穩(wěn)定當前級的節(jié)點Q或節(jié)點I的電壓，然而，在圖3的示例性實施例中，省略晶體管和布線以簡化在級之間的布線連接，并且可以從該級省略一個晶體管，由此減小其大小。因此，在圍繞用于在顯示裝置中顯示圖像的顯示區(qū)域的外圍區(qū)域中包括的柵極驅動器的大小可以被減小，以因此獲得減小的邊框。[0132]在圖3的示例性實施例中，第9和第9-1晶體管的輸出端連接到第二低電壓Vss2，并且因此，可以減小其間通過在節(jié)點Q處產生的延遲來減小柵極電壓的時間的延遲。節(jié)點Q的電壓被減小為低電壓，并且因此，柵極電壓被迅速地減小為低電壓。因此，可以減小用于下拉柵極電壓輸出端OUT的電壓的、例如第二晶體管Tr2的晶體管的大小。通過減小在該級中包括的晶體管的大小，減小了每一個級的大小，并且因此，可以減小顯示裝置的邊框。
[0133]而且，通過第6晶體管Tr6根據(jù)第二個下一級的發(fā)送信號CR來將節(jié)點Q的電壓減小為第二低電壓Vss2，并且因此，可以進一步穩(wěn)定節(jié)點Q的電壓。當與結合圖2和圖13上述的實施例作比較時，從第二個下一級輸入信號，并且因此，可以增大其中形成柵極驅動器500的區(qū)域。
[0134]圖14的示例性實施例可以具有與從圖3的示例性實施例獲得的結果值類似的結果值，因為圖3和14的實施例彼此類似，除了在圖14的實施例中設置了第6晶體管Tr6(其補償下拉單元516)之外。
[0135]圖15至圖19是圖示根據(jù)本發(fā)明的示例性實施例的在柵極驅動器中的級的放大電路圖。
[0136]圖15的示例性實施例與圖14的實施例不同在:與圖14不同地，第9-1晶體管Tr9-1的輸出端連接到第一電壓輸入端Vinl。
[0137]因此，彼此另外連接的一對晶體管Tr9和Tr9_l允許通過下一級的發(fā)送信號CR將當前級的節(jié)點Q的電壓降低為第一低電壓Vssl。
[0138]根據(jù)圖15的示例性實施例，通過第9和第9-1晶體管Tr9和Tr9_l來將節(jié)點Q的電壓降低為第二低電壓Vss2，并且因此，當節(jié)點Q的電壓被降低為低電壓時，可能產生延遲。然而，下拉單元516的晶體管可以防止在該級中出現(xiàn)故障。如圖5至圖7中所示，即使在比較示例中，柵極導通電壓的輸出也不改變。
[0139]在圖16的示例性實施例中，與圖14的示例性實施例作比較，去除了第17晶體管Trl70
[0140]在圖14的示例性實施例中，第17晶體管Trl7通過下一級的發(fā)送信號CR來將當前級的發(fā)送信號CR減小為第二低電壓Vss2。然而，在圖16的示例性實施例中，第11晶體管Trll可以通過逆變器的輸出(節(jié)點I的電壓)來將發(fā)送信號CR減小為第二低電壓。
[0141]像在圖15的示例性實施例中那樣，圖16的示例性實施例使得第9-1晶體管Tr9_l的輸出端連接到第一電壓輸入端Vinl。
[0142]在圖17的示例性實施例中，與圖14的示例性實施例作比較，去除了第11-1薄膜晶體管Trl 1-1。
[0143]在圖14中，第11-1晶體管Trll-1根據(jù)前一級的節(jié)點的電壓(逆變器輸出)將柵極電壓輸出端OUT的電壓減小為第一低電壓Vssl，并且，通過由反轉時鐘產生的前一級的逆變器輸出來將柵極電壓減小為低電壓。在圖17的實施例中，第2和第3晶體管Tr2和Tr3可以將柵極電壓輸出減小為第一低電壓。
[0144]在圖17的示例性實施例中，像在圖15的示例性實施例中那樣，第9-1晶體管Tr9-1的輸出端可以連接到第一電壓輸入端Vinl，或者像在圖16的示例性實施例中那樣，可以去除第17晶體管Trl7。
[0145]在圖18的示例性實施例中，與圖14的示例性實施例作比較，去除第9-1和第10_1晶體管Tr9-1和TrlO-1。
[0146]換句話說，在圖18的實施例中，在圖14的示例性實施例中彼此另外連接的一對晶體管被替換為單個晶體管。在圖14中，一對晶體管Tr9和Tr9-1與TrlO和TrlO-1用于減小泄漏電流，但是不總是需要一對晶體管。例如，單個薄膜晶體管可以具有增大的通道寬帶或長度。同時，根據(jù)一個示例性實施例，可以去除第9-1薄膜晶體管和第10-1薄膜晶體管中的僅一個。
[0147]在圖18的示例性實施例中，像在圖15的示例性實施例中那樣，第9-1晶體管Tr9-1的輸出端可以連接到第一電壓輸入端Vinl，或者，像在圖16的示例性實施例中那樣，可以去除第17晶體管Trl7。
[0148]在圖19的示例性實施例中，與圖14的示例性實施例作比較，逆變器單元512不連接到第二低電壓Vss2，而是連接到第一低電壓Vssl。逆變器單元512的第8和第13晶體管Tr8和Tr 13的輸出端連接到第一電壓輸入端Vinl。在圖17的示例性實施例中，節(jié)點I的電壓被減小為第一低電壓Vssl，并且因此，可能影響具有用于接收節(jié)點I的電壓的控制端的晶體管?？赡墚a生在第10和第10-1晶體管TrlO和TrlO-1的控制端和輸出端之間的電壓差，并且因此，可能產生泄漏電流。使用除了氧化物半導體之外的材料的晶體管的使用可以避免泄漏電流的出現(xiàn)。即使當使用氧化物半導體晶體管時，也可能通過改善薄膜晶體管的泄漏電流特性或通過使用彼此另外連接的一對晶體管來不產生泄漏電流或產生很小的泄漏電流，如圖14中所示。因此，當使用在圖19中所示的級時，很少的泄漏電流可能出現(xiàn)，或者可能不出現(xiàn)泄漏電流。
[0149]在圖19的示例性實施例中，像在圖15的示例性實施例中那樣，第9-1晶體管Tr9-1的輸出端可以連接到第一電壓輸入端Vinl，像在圖16的示例性實施例中那樣，可以去除第17晶體管Trl7。像在圖17的示例性實施例中那樣可以去除第9_1或第10_1晶體管Tr9-1和TrlO-Ι，或者，像在圖18的示例性實施例中那樣，第8和第13晶體管Tr8和Trl3的輸出端可以連接到第二電壓輸入端Vin2。
[0150]根據(jù)本發(fā)明的一個實施例，上述的晶體管可以包括氧化物半導體、非晶硅或多晶硅。
[0151]已經(jīng)描述了使用兩個時鐘信號CKV和CKVB的顯示裝置。
[0152]然而，根據(jù)本發(fā)明的一個示例性實施例，可以在顯示裝置中使用四個或更多的時鐘信號(例如，兩對時鐘信號)。
[0153]參考圖20和圖21來描述使用四個時鐘信號的顯示裝置(例如，兩對時鐘信號)。
[0154]圖20是圖示根據(jù)本發(fā)明的一個示例性實施例的顯示裝置的俯視平面圖，并且，圖21是圖示在圖20的示例性實施例中使用的時鐘信號的波形圖。
[0155]參見圖20,根據(jù)本發(fā)明的一個示例性實施例的顯示板100包括:顯示區(qū)域300。用于顯示圖像；以及，一對柵極驅動器500-1和500-2，用于向顯示區(qū)域300的柵極線施加柵極電壓。顯示區(qū)域300的數(shù)據(jù)線被施加來自在附接到顯示板100的、諸如柔性印刷電路(FPC)膜450的膜上形成的數(shù)據(jù)驅動器IC460的數(shù)據(jù)電壓。通過信號控制器600來控制柵極驅動器500-1和500-2與數(shù)據(jù)驅動器460。印刷電路板(PCB) 400形成在諸如柔性印刷電路膜450的膜的外部，并且向數(shù)據(jù)驅動器IC460與柵極驅動器500-1和500-2發(fā)送來自信號控制器600的信號。從信號控制器600提供的信號可以包括第一時鐘信號CKV1、第二時鐘信號CKVB1、第三時鐘信號CKV2、第四時鐘信號CKVB2、掃描開始信號STVPl和STVP2與用于提供預定電平的低電壓Vssl和Vss2的信號。根據(jù)一個示例性實施例，該信號可以提供僅一種低電壓。第一時鐘信號CKV1、第二時鐘信號CKVB1、第三時鐘信號CKV2和第四時鐘信號CKVB2分別可以具有如圖21中所示的相位。
[0156]當顯示區(qū)域300是液晶板時，該顯示區(qū)域包括薄膜晶體管Trsw、液晶電容器Clc和存儲電容器Cst，并且圖20示出液晶板的示例。另一方面，用于有機發(fā)光板的顯示區(qū)域300可以包括薄膜晶體管和有機發(fā)光二極管，并且用于其他顯示板的顯示區(qū)域300包括諸如薄膜晶體管的元件。本發(fā)明不限于液晶板，然而，將作為示例描述液晶板以用于更清楚的說明。
[0157]顯示區(qū)域300包括多條柵極線Gl-Gn和多條數(shù)據(jù)線Dl_Dm，并且該多條柵極線Gl-Gn和多條數(shù)據(jù)線Dl-Dm彼此絕緣和相交。
[0158]每一個像素PX包括薄膜晶體管Trsw、液晶電容器Clc和存儲電容器Cst。薄膜晶體管Trsw的控制端連接到柵極線，并且薄膜晶體管Trsw的輸入端連接到數(shù)據(jù)線，并且薄膜晶體管Trsw的輸出端連接到液晶板Clc的端子和存儲電容器的端子。液晶板電容器Clc的另一端連接到公共電極，并且存儲電容器Cst的另一端被施加從信號控制器600施加的存儲電壓Vest。根據(jù)本發(fā)明的一個實施例，液晶板的像素PX可以包括另一個構成元件。
[0159]多條柵極線Dl-Dm從數(shù)據(jù)驅動器IC460接收數(shù)據(jù)電壓，并且多條柵極線Gl-Gn從柵極驅動器500-1和500-2接收柵極電壓。多條柵極線Gl-Gn被劃分為奇數(shù)編號的柵極線和偶數(shù)編號的柵極線。奇數(shù)編號的柵極線連接到第一柵極驅動器500-1，并且偶數(shù)編號的柵極線連接到第二柵極驅動器500-2。
[0160]數(shù)據(jù)驅動器IC460形成在顯示板100的上側或下側處，并且連接到在垂直方向上延伸的數(shù)據(jù)線Dl-Dm。如圖20中所示，數(shù)據(jù)驅動器IC460例如位于顯示板100的上側處。[0161 ] 第一柵極驅動器500-1接收第一時鐘信號CKVl、第二時鐘信號CKVBl、第一掃描開始信號STVP1、與柵極截止電壓對應的第一低電壓Vssl和低于柵極截止電壓的第二低電壓Vss2，并且產生柵極電壓(柵極導通電壓和柵極截止電壓)。第一柵極驅動器500-1依序向奇數(shù)編號的柵極線施加柵極導通電壓。
[0162]第二柵極驅動器500-2接收第三時鐘信號CKV2、第四時鐘信號CKVB2、第二掃描開始信號STVP2、與柵極截止電壓對應的第一低電壓Vssl和低于柵極截止電壓的第二低電壓Vss2,以產生柵極電壓(柵極導通電壓和柵極截止電壓)。第二柵極驅動器500-2依序向偶數(shù)編號的柵極線施加柵極導通電壓
[0163]如圖21中所不，在本發(fā)明的一個不例性實施例中，第一時鐘信號CKVl和第二時鐘信號CKVBl具有大約180度的相差，并且第三時鐘信號CKV2和第四時鐘信號CKVB2具有大約180度的相差。根據(jù)一個示例性實施例，在第一時鐘信號CKVl和第三時鐘信號CKV2之間的相差可以變化(圖21的Td)，在圖21的示例性實施例中，相差是90度。
[0164]如圖21中所示，與第一至第四時鐘信號相關地，其間施加柵極導通電壓的時間段可以在奇數(shù)編號的柵極線和偶數(shù)編號的柵極線中的彼此相鄰的柵極線之間彼此部分重疊。當向兩個相鄰的像素行施加數(shù)據(jù)電壓時，該數(shù)據(jù)電壓可以被施加到像素行之一(前一個像素行)，并且可以預充電另一個像素行(隨后的像素行)。
[0165]被施加到柵極驅動器500-1和500-2的時鐘信號CKV1、CKVBU CKV2和CKVB2、掃描開始信號STVPl和STVP2、第一低電壓Vssl和第二低電壓Vss2通過在包括如圖20中所示的數(shù)據(jù)驅動器IC460的柔性印刷電路膜450中的最接近柵極驅動器500-1和500-2的柔性印刷電路膜450被施加到柵極驅動器500-1和500-2。信號從外部通過印刷電路板(PCB)400或通過信號控制器600被發(fā)送到柔性印刷電路膜450。
[0166]在圖20中所示的第一和第二柵極驅動器500-1和500_2可以包括如圖2或圖13中所示的相同或大體相同的結構，并且，第一和第二柵極驅動器500-1和500-2的每一個級可以包括如圖3、圖8至圖12或圖14至圖19中所示的相同或大體相同的結構。
[0167]雖然已經(jīng)描述了本發(fā)明的實施例，但是應當明白，本發(fā)明不限于所述實施例，并且可以對于本發(fā)明的實施例進行各種修改。
【權利要求】
1.一種顯示裝置，包括: 顯示區(qū)域，其包括柵極線和數(shù)據(jù)線；以及， 柵極驅動器，其連接到所述柵極線的一端，所述柵極驅動器包括在基板上集成的至少一級，并且被配置來輸出柵極電壓，其中，所述級包括逆變器單元和輸出單元， 其中，所述輸出單兀包括第一晶體管和第一電容器， 其中，所述第一晶體管包括被施加時鐘信號的輸入端、連接到所述逆變器單元的節(jié)點的控制端和連接到柵極電壓輸出端的輸出端，其中通過所述柵極電壓輸出端來輸出所述柵極電壓，并且其中， 從所述逆變器輸出的逆變器電壓低于由所述輸出單元輸出的所述柵極電壓。
2.根據(jù)權利要求1所述的顯示裝置，其中，所述逆變器單元包括連接到所述逆變器電壓的至少兩個晶體管。
3.根據(jù)權利要求2所述的顯示裝置，其中，所述級進一步包括噪聲去除單元，所述噪聲去除單元具有至少第一晶體管對，其中所述第一晶體管對包括被配置來接收所述逆變器的輸出電壓的控制端、連接到所述節(jié)點的輸入端和連接到所述逆變器電壓的輸出端。
4.根據(jù)權利要求3所述的顯示裝置，其中，所述級進一步包括下拉單元，所述下拉單元具有至少第二晶體管對，其中所述第二晶體管對包括被配置來接收下一級的輸出的控制端、連接到所述節(jié)點的輸入端和連接到所述逆變器電壓的輸出端。
5.根據(jù)權利要求4所述的顯示裝置，其中，所述噪聲去除單元進一步包括至少一個晶體管，所述至少一個晶體管包括被配置來接收前一級的逆變器的輸出電壓的控制端、連接到所述柵極電壓輸出端的輸入端和連接到所述柵極電壓的輸出端。
6. 根據(jù)權利要求5所述的顯示裝置，其中，所述級進一步包括發(fā)送信號發(fā)生器，所述發(fā)送信號發(fā)生器具有至少一個晶體管，所述至少一個晶體管包括被配置來接收所述時鐘信號的輸入端、連接到所述節(jié)點的控制端和連接到被配置來輸出發(fā)送信號的發(fā)送信號輸出端的輸出端。
7.根據(jù)權利要求6所述的顯示裝置，其中，所述下拉單元進一步包括至少一個晶體管，所述至少一個晶體管包括被配置來接收下一級的輸出的控制端、連接到所述發(fā)送信號輸出端的輸入端和連接到所述逆變器電壓的輸出端。
8.根據(jù)權利要求7所述的顯示裝置，其中，所述下拉單元進一步包括至少一個晶體管，所述至少一個晶體管被配置來接收第二下一級的輸出，并且包括連接到所述節(jié)點的輸入端和連接到所述逆變器電壓的輸出端。
9.根據(jù)權利要求8所述的顯示裝置，其中，所述晶體管的至少一個包括氧化物半導體。
10.根據(jù)權利要求3所述的顯示裝置，其中，所述級進一步包括下拉單元，所述下拉單元包括至少一個晶體管對，所述至少一個晶體管對具有被配置來接收下一級的輸出的控制端、連接到所述節(jié)點的輸入端和連接到所述柵極電壓的輸出端。
11.根據(jù)權利要求3所述的顯示裝置，其中，所述級進一步包括下拉單元，所述下拉單元包括至少一個晶體管，所述至少一個晶體管包括被配置來接收下一級的輸出的控制端、連接到所述節(jié)點的輸入端和連接到所述逆變器電壓的輸出端。
12.根據(jù)權利要求3所述的顯示裝置，其中，所述級進一步包括下拉單元，所述下拉單元包括至少一個晶體管，所述至少一個晶體管具有被配置來接收下一級的輸出的控制端、連接到所述節(jié)點的輸入端和連接到所述柵極電壓的輸出端。
13.根據(jù)權利要求2所述的顯示裝置，其中，所述級進一步包括噪聲去除單元，所述噪聲去除單元包括至少一個晶體管，所述至少一個晶體管包括被配置來接收所述逆變器的輸出電壓的控制端、連接到 所述節(jié)點的輸入端和連接到所述逆變器電壓的輸出端。
【文檔編號】G09G3/32GK103714789SQ201310450355
【公開日】2014年4月9日 申請日期:2013年9月26日 優(yōu)先權日:2012年9月28日
【發(fā)明者】尹銖浣, 權英根, 金智善, 金鐘熙, 徐榮完, 林栽瑾 申請人:三星顯示有限公司