專利名稱：一種移位寄存器及陣列基板柵極驅(qū)動裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及液晶顯示技術(shù)領(lǐng)域，尤其涉及一種移位寄存器及陣列基板柵極驅(qū)動裝置。
背景技術(shù)：
薄膜晶體管液晶顯示器TFT-1XD驅(qū)動器主要包括柵極驅(qū)動器和數(shù)據(jù)驅(qū)動器，其中，柵極驅(qū)動器將輸入的時鐘信號通過移位寄存器轉(zhuǎn)換后加在液晶顯示面板的柵線上。柵極驅(qū)動電路與TFT的形成具有相同工藝并與TFT —起同時形成在LCD面板上。柵極驅(qū)動電路包括具有多級的移位寄存器。每級均連接到相應(yīng)的柵極線以輸出柵極驅(qū)動信號。柵極驅(qū)動電路的各級彼此相連，起始信號輸入至各級中的第一級并順序的將柵極驅(qū)動信號輸出至柵極線，其中前級的輸入端連接到上一級的輸出端，并且下一級的輸出端連接到前級的控制端。在LCD面板的右側(cè)設(shè)置上述結(jié)構(gòu)的柵極驅(qū)動電路，其每一級包括如圖1所示的結(jié)構(gòu)。然而，柵極驅(qū)動電路中晶體管自身閾值電壓的漂移及相鄰晶體管的干擾可能造成移位寄存器工作穩(wěn)定性差及自身壽命下降等問題洞時，由于時鐘信號CLKB的占空比為50%，即響應(yīng)于CLKB的薄膜晶體管約有50%的時間一直處于開啟的狀態(tài)，導(dǎo)致移位寄存器的功耗較大。

發(fā)明內(nèi)容
本發(fā)明實施例提供了一種移位寄存器及陣列基板柵極驅(qū)動裝置，用以縮短部分薄膜晶體管的運行時間，提高移位寄存器的穩(wěn)定性，同時降低移位寄存器的功耗。本發(fā)明實施例提供的一種移位寄存器，包括:上拉節(jié)點充電單元、輸出單元、下拉控制單元、上拉節(jié)點放電單元和輸出放電單元，所述移位寄存器還包括輸出放電控制單元，其中，所述上拉節(jié)點充電單元，連接輸入信號端，用于響應(yīng)于輸入信號，將第一電壓信號提供給輸出端子；所述輸出單元，連接到位于上拉節(jié)點充電單元中作為上拉節(jié)點充電單元輸出端的第一節(jié)點，用于響應(yīng)于第一節(jié)點的電壓，將第一時鐘信號提供給輸出端子；所述下拉控制單元，用于響應(yīng)于第二時鐘信號，將第二時鐘信號通過位于下拉控制單元的第二節(jié)點輸出；同時響應(yīng)于第二節(jié)點提供的第二時鐘信號，將第二時鐘信號通過位于下拉控制單元的第三節(jié)點輸出；以及響應(yīng)于第一節(jié)點的電壓，將電源負極電壓通過該第三節(jié)點輸出；所述上拉節(jié)點放電單元，用于響應(yīng)于復(fù)位信號和第三節(jié)點的電壓，將第二電壓信號提供給第一節(jié)點，以及響應(yīng)于第四節(jié)點的電壓，將電源負極電壓提供給輸出端子；所述輸出放電控制單兀，用于響應(yīng)于輸入信號，將第二電壓信號通過位于該輸出放電控制單元的第四節(jié)點提供給上拉節(jié)點放電單元，以及響應(yīng)于復(fù)位信號，將第一電壓信號通過位于該輸出放電控制單元的第四節(jié)點提供給上拉節(jié)點放電單元；所述輸出放電單元，用于響應(yīng)于第三節(jié)點的電壓，將電源負極電壓通過輸出放電單元輸出。本發(fā)明實施例提供的一種陣列基板柵極驅(qū)動裝置，包括級聯(lián)的各級移位寄存器，其中，第一級移位寄存器的輸入信號端連接起始信號端，第一級移位寄存器的復(fù)位信號端連接第二級移位寄存器的輸出端子；最后一級移位寄存器的輸入信號端連接前一級移位寄存器的輸出端子，最后一級移位寄存器的復(fù)位信號端連接起始信號端；除第一級和最后一級移位寄存器外，其余各級移位寄存器的輸入信號端連接上一級移位寄存器的輸出端子，復(fù)位信號端連接下一級移位寄存器的輸出端子；所有上述級聯(lián)的移位寄存器均為本發(fā)明提供的移位寄存器。本發(fā)明實施例提供了一種移位寄存器及陣列基板柵極驅(qū)動裝置，進一步提升了移位寄存器的工作的穩(wěn)定性及晶體管的使用壽命，同時降低了移位寄存器的功耗。


圖1為現(xiàn)有技術(shù)中移位寄存器基本單兀的結(jié)構(gòu)不意圖；圖2為本發(fā)明實施例提供的一種移位寄存器的結(jié)構(gòu)示意圖；圖3為本發(fā)明實施例提供的一種陣列基板柵極驅(qū)動裝置的結(jié)構(gòu)示意圖；圖4為本發(fā)明實施例提供的一種移位寄存器的各信號端的時序信號圖。
具體實施例方式本發(fā)明實施例提供了一種移位寄存器及陣列基板柵極驅(qū)動裝置，用以縮短部分薄膜晶體管的運行時間，提高移位寄存器的穩(wěn)定性，同時降低移位寄存器的功耗。下面結(jié)合附圖，對本發(fā)明進行說明。本發(fā)明實施例提供的一種移位寄存器，其結(jié)構(gòu)如圖2所示，從圖2中可以看出，所述寄存器包括:上拉節(jié)點充電單元101、輸出單元102、下拉控制單元103、上拉節(jié)點放電單元104、輸出放電控制單元105和輸出放電單元106，其中，所述上拉節(jié)點充電單兀101,連接輸入信號端,用于響應(yīng)于輸入信號,將第一電壓信號提供給輸出端子；所述輸出單元102，連接到位于上拉節(jié)點充電單元中作為上拉節(jié)點充電單元輸出端的第一節(jié)點，用于響應(yīng)于第一節(jié)點的電壓，將第一時鐘信號提供給輸出端子；所述下拉控制單元103，用于響應(yīng)于第二時鐘信號，將第二時鐘信號通過位于下拉控制單元的第二節(jié)點輸出；同時響應(yīng)于第二節(jié)點提供的第二時鐘信號，將第二時鐘信號通過位于下拉控制單元的第三節(jié)點輸出；以及響應(yīng)于第一節(jié)點的電壓，將電源負極電壓通過該第三節(jié)點輸出；所述上拉節(jié)點放電單元104，用于響應(yīng)于復(fù)位信號的電壓，將第二電壓信號提供給第一節(jié)點，以及響應(yīng)于第四節(jié)點的電壓，將將第二電壓信號提供給輸出端子；所述輸出放電控制單兀105,用于響應(yīng)于輸入信號,將第二電壓信號通過位于該輸出放電控制單元的第四節(jié)點提供給上拉節(jié)點放電單元，以及響應(yīng)于復(fù)位信號，將第一電壓信號通過位于該輸出放電控制單元的第四節(jié)點提供給上拉節(jié)點放電單元；所述輸出放電單元106，用于響應(yīng)于第三節(jié)點的電壓，將電源負極電壓通過輸出放電單兀輸出。下面結(jié)合具體實施例，對本發(fā)明進行詳細說明。需要說明的是，本實施例中是為了更好的解釋本發(fā)明，但不限制本發(fā)明。如圖2中所示的移位寄存器，包括上拉節(jié)點充電單元101、輸出單元102、下拉控制單元103、上拉節(jié)點放電單元104、輸出放電控制單元105和輸出放電單元106，其中每一模塊相應(yīng)的包括各個元件，具體地，所述上拉節(jié)點充電單元101,包括:第一薄膜晶體管Ml，其柵極連接輸入端信號INPUT，漏極連接第一電壓信號VDD，源極連接第一節(jié)點Pl。所述輸出單元102，包括:第二薄膜晶體管M2，其漏極連接第一時鐘信號端CLK，柵極連接第一節(jié)點P1，源極連接輸出端子OUTPUT ； 電容C，其第一端連接第一節(jié)點Pl，第二端連接輸出端子OUTPUT。所述下拉控制單元103，包括:第三薄膜晶體管M3，其漏極和柵極連接第二時鐘信號端CLKB，源極作為第二節(jié)點P2 ；第四薄膜晶體管M4，其漏極連接第二時鐘信號端CLKB，柵極連接第二節(jié)點P2，源極作為第三節(jié)點P3 ；第五薄膜晶體管M5，其漏極連接第三節(jié)點P3，柵極連接第一節(jié)點P1，源極連接電源負極電壓端VGL ；第六薄膜晶體管M6，其漏極連接第二節(jié)點P2，柵極連接第一節(jié)點P1，源極連接電源負極電壓端VGL。所述上拉節(jié)點放電單元104,包括:第七薄膜晶體管M7，其柵極連接復(fù)位信號端RESET，漏極極連接第一節(jié)點P1，源極連接第二電壓信號VSS ；第八薄膜晶體管M8，其柵極連接第四節(jié)點P4，漏極連接輸出端子OUTPUT，源極連接電源負極電壓端VGL。所述輸出放電控制單元105，包括:第九薄膜晶體管M9，其柵極連接輸入端信號INPUT，漏極連接第二電壓信號VSS，源極連接第四節(jié)點P4 ；第十薄膜晶體管M10，其柵極連接復(fù)位信號RESET，源極連接第一電壓信號VDD，漏極連接第四節(jié)點P4。所述輸出放電單元106，包括:第H^一薄膜晶體管Ml I，其柵極連接第三節(jié)點P3，漏極連接第一節(jié)點Pl，源極連接電源負極電壓端VGL ；第十二薄膜晶體管M12，其柵極連接第三節(jié)點P3，漏極連接輸出端子OUTPUT，源極連接電源負極電壓端VGL。
較佳地，上述所有薄膜晶體管均為P型薄膜晶體管TFT。較佳地，上述所有薄膜晶體管均為非晶硅薄膜晶體管。此外，薄膜晶體管Ml I的運行時間由原來的50% (薄膜晶體管Ml I接在CLKB信號上，第二時鐘信號CLKB的占空比為50%)變成了一幀只需一行打開(接在下一行的輸出上，只有下一行開的時候才開啟)；且有，現(xiàn)有技術(shù)中寄存器的模擬電流為2.2X10_3A，而本發(fā)明實施例提供的移位寄存器，其模擬電流為2.0X10_3A，相比現(xiàn)有技術(shù)下降約10%，有效降低了移位寄存器的功耗。本發(fā)明實施例提供的上述移位寄存器，在現(xiàn)有技術(shù)的基礎(chǔ)上，增加了輸出放電控制單元設(shè)計，縮短了薄膜晶體管Mll的運行時間，提高移位寄存器的穩(wěn)定性，同時降低移位寄存器的功耗。上述移位寄存器級聯(lián)形成陣列基板柵極驅(qū)動電路，本發(fā)明實施例提供的一種陣列基板柵極驅(qū)動裝置，包括級聯(lián)的各級移位寄存器，其中，第一級移位寄存器的輸入信號端連接起始信號端，第一級移位寄存器的復(fù)位信號端連接第二級移位寄存器的輸出端子；最后一級移位寄存器的輸入信號端連接前一級移位寄存器的輸出端子，最后一級移位寄存器的復(fù)位信號端連接起始信號端；除第一級和最后一級移位寄存器外，其余各級移位寄存器的輸入信號端連接上一級移位寄存器的輸出端子，復(fù)位信號端連接下一級移位寄存器的輸出端子；所有上述級聯(lián)的移位寄存器均為上述的移位寄存器。具體地，該陣列基板柵極驅(qū)動電路包括N級，其中N為柵線數(shù)量，參見圖3，起始信號STV作為輸入信號輸入到第一級移位寄存器，并且順序的將柵極驅(qū)動信號輸出至柵極線，第η級的輸入信號由第η-1級的輸出信號提供，其中n〈N，復(fù)位信號由第n+1級的輸出信號提供，第N級的復(fù)位信號由第一級的輸入信號即起始信號STV提供，也就是說起始信號STV —方面作為第一級的輸入信號，另一方面作為第N級的復(fù)位信號。圖4為的各信號端的時序圖，下面結(jié)合圖4對本發(fā)明實施例提供的陣列基板柵極驅(qū)動電路中的第η (η<Ν, N為陣列基板柵極電路的級數(shù))級移位寄存器的工作方法進行說明，其中，所有TFT均為高電平導(dǎo)通，低電平截止。第一階段S1:第一時鐘信號CLK為低電平,第二時鐘信號CLKB為高電平,作為輸入信號的前級輸出信號G (η-1)為高電平，作為復(fù)位信號的下級輸出信號G (n+1)為低電平，VDD為高電平信號，VSS為低電平信號。高電平的輸入信號G(n-l)使得晶體管Ml導(dǎo)通并對電容C充電，使得第一節(jié)點Pl為高電平，此時薄膜晶體管M2柵極開關(guān)打開，但由于此時時鐘信號CLK為低電平，薄膜晶體管M2并不導(dǎo)通，此時輸出端G (η)輸出低電平；第二階段S2:第一時鐘信號CLK為高電平，第二時鐘信號CLKB為低電平，輸入信號G (η-1)為低電平,復(fù)位信號G (n+1)為低電平,此時薄膜晶體管M2導(dǎo)通,此時輸出端G(η)輸出高電平；第三階段S3:第一時鐘信號CLK為低電平，第二時鐘信號CLKB為高電平，輸入信號G (η-1)為低電平，復(fù)位信號G (n+1)為高電平。此時薄膜晶體管M7和薄膜晶體管MlO導(dǎo)通，第四節(jié)點P4為高電平信號，薄膜晶體管M8導(dǎo)通，電容C通過薄膜晶體管M7放電迅速使Pl點降為低電平，薄膜晶體管M2截止，第四節(jié)點P4為VDD提供的高電平信號，晶體管M8導(dǎo)通，對輸出端G (η)進行快速放電使得輸出為低電平，實現(xiàn)了復(fù)位功能。
或者，第一階段S1:第一時鐘信號CLK為低電平,第二時鐘信號CLKB為高電平,作為輸入信號的前級輸出信號G (n+1)為高電平，作為復(fù)位信號的下級輸出信號G (η-1)為低電平，VDD為低電平信號，VSS為高電平信號。高電平的復(fù)位信號G(n+1)使得薄膜晶體管M7導(dǎo)通并對電容C充電，使得第一節(jié)點Pl為高電平，此時薄膜晶體管M2柵極開關(guān)打開，但由于此時時鐘信號CLK為低電平，薄膜晶體管M2并不導(dǎo)通，此時輸出端G (η)輸出低電平；第二階段S2:第一時鐘信號CLK為高電平，第二時鐘信號CLKB為低電平，輸入信號G (n+1)為低電平,復(fù)位信號G (η-1)為低電平,此時薄膜晶體管M2導(dǎo)通,此時輸出端G(η)輸出高電平；第三階段S3:第一時鐘信號CLK為低電平，第二時鐘信號CLKB為高電平，輸入信號G (n+1)為低電平，復(fù)位信號G (η-1)為高電平；此時薄膜晶體管Ml和薄膜晶體管M9導(dǎo)通，電容C通過薄膜晶體管Ml放電迅速使第一節(jié)點Pl點降為低電平，第四節(jié)點P4為VSS提供的高電平信號，使得薄膜晶體管M8導(dǎo)通，對輸出端G (η)進行快速放電使得輸出為低電平，實現(xiàn)了復(fù)位功能。綜上所述，本發(fā)明實施例提供了一種移位寄存器及陣列基板柵極驅(qū)動電路，該移位寄存器在現(xiàn)有技術(shù)的基礎(chǔ)上增加了輸出放電控制單元，有效的縮短部分薄膜晶體管的運行時間，提高移位寄存器的穩(wěn)定性，同時降低移位寄存器的功耗。顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
權(quán)利要求
1.一種移位寄存器，其特征在于，所述移位寄存器包括:上拉節(jié)點充電單元、輸出單元、下拉控制單元、上拉節(jié)點放電單元和輸出放電單元，所述移位寄存器還包括輸出放電控制單元，其中， 所述上拉節(jié)點充電單元，連接輸入信號端，用于響應(yīng)于輸入信號，將第一電壓信號提供給輸出端子； 所述輸出單元，連接到位于上拉節(jié)點充電單元中作為上拉節(jié)點充電單元輸出端的第一節(jié)點，用于響應(yīng)于第一節(jié)點的電壓，將第一時鐘信號提供給輸出端子； 所述下拉控制單元，用于響應(yīng)于第二時鐘信號，將第二時鐘信號通過位于下拉控制單元的第二節(jié)點輸出；同時響應(yīng)于第二節(jié)點提供的第二時鐘信號，將第二時鐘信號通過位于下拉控制單元的第三節(jié)點輸出；以及響應(yīng)于第一節(jié)點的電壓，將電源負極電壓通過該第三節(jié)點輸出； 所述上拉節(jié)點放電單元，用于響應(yīng)于復(fù)位信號，將第二電壓信號提供給第一節(jié)點，以及響應(yīng)于第四節(jié)點的電壓，將第二電壓信號提供給輸出端子； 所述輸出放電控制單元，用于響應(yīng)于輸入信號，將第二電壓信號通過位于該輸出放電控制單元的第四節(jié)點提供給上拉節(jié)點放電單元，以及響應(yīng)于復(fù)位信號，將第一電壓信號通過位于該輸出放電控制單元的第四節(jié)點提供給上拉節(jié)點放電單元； 所述輸出放電單元，用于響應(yīng)于第三節(jié)點的電壓，將電源負極電壓通過輸出放電單元輸出。
2.按權(quán)利要求1所述移位寄存器，其特征在于，所述上拉節(jié)點充電單元包括: 第一薄膜晶體管，其柵極連接輸入端信號，漏極連接第一電壓信號，源極連接第一節(jié)點。
3.按權(quán)利要求1所述移位寄存器，其特征在于，所述輸出單元包括: 第二薄膜晶體管，其漏極連接第一時鐘信號端，柵極連接第一節(jié)點，源極連接輸出端子; 電容，其第一端連接第一節(jié)點，第二端連接輸出端子。
4.按權(quán)利要求1所述移位寄存器，其特征在于，所述下拉控制單元包括: 第三薄膜晶體管，其漏極和柵極連接第二時鐘信號端，源極作為第二節(jié)點； 第四薄膜晶體管，其漏極連接第二時鐘信號端，柵極連接第二節(jié)點，源極作為第三節(jié)占.第五薄膜晶體管，其漏極連接第三節(jié)點，柵極連接第一節(jié)點，源極連接電源負極電壓端; 第六薄膜晶體管，其漏極連接第二節(jié)點，柵極連接第一節(jié)點，源極連接電源負極電壓端。
5.按權(quán)利要求1所述移位寄存器，其特征在于，所述上拉節(jié)點放電單元包括: 第七薄膜晶體管，其柵極連接復(fù)位信號端，漏極極連接第一節(jié)點，源極連接第二電壓信號; 第八薄膜晶體管，其柵極連接第四節(jié)點，漏極連接輸出端子，源極連接電源負極電壓端。
6.按權(quán)利要求1所述移位寄存器，其特征在于，所述輸出放電控制單元包括:第九薄膜晶體管，其柵極連接輸入端信號，漏極連接第二電壓信號，源極連接第四節(jié)占.第十薄膜晶體管，其柵極連接復(fù)位信號，源極連接第一電壓信號，漏極連接第四節(jié)點。
7.按權(quán)利要求1所述移位寄存器，其特征在于，所述輸出放電單元包括: 第十一薄膜晶體管，其柵極連接第三節(jié)點，漏極連接第一節(jié)點，源極連接電源負極電壓端; 第十二薄膜晶體管，其柵極連接第三節(jié)點，漏極連接輸出端子，源極連接電源負極電壓端。
8.按權(quán)利要求1 7任一權(quán)利要求所述移位寄存器，其特征在于，所有薄膜晶體管均為P型薄膜晶體管TFT。
9.按權(quán)利要求8所述移位寄存器，其特征在于，所有薄膜晶體管均為非晶硅薄膜晶體管。
10.一種陣列基板柵極驅(qū)動裝置，包括級聯(lián)的各級移位寄存器，其中，第一級移位寄存器的輸入信號端連接起始信號端，第一級移位寄存器的復(fù)位信號端連接第二級移位寄存器的輸出端子；最后一級移位寄存器的輸入信號端連接前一級移位寄存器的輸出端子，最后一級移位寄存器的復(fù)位信 號端連接起始信號端； 除第一級和最后一級移位寄存器外，其余各級移位寄存器的輸入信號端連接上一級移位寄存器的輸出端子，復(fù)位信號端連接下一級移位寄存器的輸出端子； 其特征在于，所有級聯(lián)的移位寄存器均為如權(quán)利要求1-9任一權(quán)利要求所述的移位寄存器。
全文摘要
本發(fā)明實施例提供了一種移位寄存器及陣列基板柵極驅(qū)動裝置，用以縮短部分薄膜晶體管的運行時間，提高移位寄存器的穩(wěn)定性，同時降低移位寄存器的功耗。該移位寄存器包括上拉節(jié)點充電單元、輸出單元、下拉控制單元、上拉節(jié)點放電單元和輸出放電單元，其中，所述輸出放電控制單元，用于響應(yīng)于輸入信號，將第二電壓信號通過位于該輸出放電控制單元的第四節(jié)點提供給上拉節(jié)點放電單元，以及響應(yīng)于復(fù)位信號將第一電壓信號，將第一電壓信號通過位于該輸出放電控制單元的第四節(jié)點提供給上拉節(jié)點放電單元。
文檔編號G09G3/20GK103093825SQ201310012708
公開日2013年5月8日 申請日期2013年1月14日 優(yōu)先權(quán)日2013年1月14日
發(fā)明者楊東, 陳東, 陳希 申請人:北京京東方光電科技有限公司