專利名稱：移位寄存器、柵極驅(qū)動(dòng)器及顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及顯示器件技術(shù)領(lǐng)域，特別涉及一種移位寄存器、柵極驅(qū)動(dòng)器及顯示裝置。
背景技術(shù)：
在TFT-LCD (Thin Film Transistor-Liquid Crystal Display,薄膜晶體管液晶顯示器)中，每一像素單元在陣列基板上有一薄膜晶體管與之對(duì)應(yīng)，該薄膜晶體管的柵極(Gate)連接至水平方向的掃描線(又稱行掃描線)，漏極(Drain)連接至垂直方向的數(shù)據(jù)線，而源級(jí)(Source)則連接至像素電極。在顯示器進(jìn)行顯示時(shí)，如果在水平方向的某一行掃描線上施加足夠的正電壓，通過(guò)薄膜晶體管柵極的控制會(huì)使得該行所有的薄膜晶體管打 開，此時(shí)該行薄膜晶體管對(duì)應(yīng)的像素電極會(huì)與垂直方向的數(shù)據(jù)線連通，從而將數(shù)據(jù)線上傳輸?shù)娘@示信號(hào)電壓寫入像素電極中，進(jìn)而控制該像素電極對(duì)應(yīng)像素單元區(qū)域上的液晶達(dá)到不同的透光度，實(shí)現(xiàn)對(duì)像素單元顯示的灰度和/或色彩的控制。目前，TFT-IXD面板的驅(qū)動(dòng)電路主要是通過(guò)在面板外沿粘接IC(IntegratedCircuit，集成電路)來(lái)完成，其IC制作一般使用的是CMOS制成的硅芯片。因?yàn)檎辰拥腎C需要占用一定面積，同時(shí)IC連接時(shí)的線路設(shè)計(jì)也要占用一定面積，這種方式得到的面板集成度不高、占用面積較大，不利于顯示設(shè)備實(shí)現(xiàn)高解析度和窄邊框化。針對(duì)這一問(wèn)題，出現(xiàn)了 GOA(Gate Driver on Array,陣列基板行驅(qū)動(dòng)，又稱集成柵極驅(qū)動(dòng))技術(shù)，直接將TFT-IXD的柵極驅(qū)動(dòng)電路(Gate driver ICs)集成制作在陣列基板上，由此來(lái)代替在面板外沿粘接的、由硅芯片制作的驅(qū)動(dòng)芯片。由于該技術(shù)可以將驅(qū)動(dòng)電路直接做在陣列基板上，面板周圍無(wú)需再粘接IC和布線，減少了面板的制作程序，降低了產(chǎn)品成本，同時(shí)提高了 TFT-LCD面板的集成度，使面板能更窄邊框化和實(shí)現(xiàn)高的解析度?，F(xiàn)有技術(shù)中，傳統(tǒng)的a-Si (amorphous Silicon,非晶娃)G0A電路一般利用預(yù)充電和升壓(boost)電路機(jī)制實(shí)現(xiàn)，其典型移位寄存器電路(Thomason電路)如圖I所示，該電路工作時(shí)，利用STV信號(hào)(起始信號(hào))階段進(jìn)行預(yù)充電(圖中P點(diǎn))，從而實(shí)現(xiàn)移位輸出的高電平方波。該電路中，包括4個(gè)晶體管T1-T4，兩個(gè)電容Cl、C2，在上一級(jí)信號(hào)作為輸入Input (n-1)、兩個(gè)時(shí)鐘信號(hào)CLKl與CLK2、下一級(jí)的復(fù)位信號(hào)Reset (n+1)以及電壓Voff的控制下形成本行的輸出信號(hào)Row (n)。傳統(tǒng)的LTPS(Low Temperature Poly-silicon,低溫多晶娃)G0A 電路一般采用反相器組成鎖存器，同時(shí)利用傳輸門進(jìn)行控制，其典型的移位寄存器電路如圖2所示，該電路包括2個(gè)鎖存器(現(xiàn)有技術(shù)中，將兩個(gè)串行反相器的輸出作為寄存器的輸入就構(gòu)成了鎖存器，因而該電路中包括4個(gè)反相器)，其中一個(gè)鎖存器用于編程、另一個(gè)鎖存器用于鎖存輸出信號(hào)，該GOA電路在工作時(shí),在兩個(gè)時(shí)鐘信號(hào)elk和clk_、復(fù)位信號(hào)reset的控制下,對(duì)輸入信號(hào)D使用傳輸門控制鎖存器的編程和信號(hào)輸出Q。由圖I和圖2的電路結(jié)構(gòu)圖可以看出，現(xiàn)有技術(shù)中的GOA電路結(jié)構(gòu)較為復(fù)雜，圖I所示的電路中需要兩個(gè)電容，導(dǎo)致電路占用了較大的空間，不利于實(shí)現(xiàn)面板窄邊化的實(shí)現(xiàn)，同時(shí)電路中存在floating (電位不確定的懸空狀態(tài))，使得輸出電平中存在很多噪音；圖2所示的傳統(tǒng)的移位寄存電路中，需要4個(gè)傳輸門和兩個(gè)鎖存器，電路結(jié)構(gòu)復(fù)雜，而且必須使用復(fù)雜的CMOS工藝才能實(shí)現(xiàn)，工藝成本上需要很大的投入。

發(fā)明內(nèi)容
(一 )要解決的技術(shù)問(wèn)題針對(duì)上述缺點(diǎn)，本 發(fā)明為了解決現(xiàn)有技術(shù)中GOA電路移位寄存器結(jié)構(gòu)復(fù)雜的問(wèn)題，提供了一種移位寄存器、柵極驅(qū)動(dòng)器及顯示裝置，利用單個(gè)鎖存單元即實(shí)現(xiàn)了信號(hào)移位輸出的功能，簡(jiǎn)化了移位寄存器及相關(guān)器件的結(jié)構(gòu)。(二)技術(shù)方案為了解決上述技術(shù)問(wèn)題，本發(fā)明具體采用如下方案進(jìn)行一方面，本發(fā)明提供一種移位寄存器，所述移位寄存器包括輸入編程單元、鎖存單元、輸出編程單元和反相輸出單元；其中，所述輸入編程單元連接所述鎖存單元的輸入端，為所述鎖存單元的輸入端編程；所述鎖存單元用于鎖存輸出信號(hào)，所述鎖存單元的正相和反相輸出端通過(guò)所述輸出編程單元連接；所述輸出編程單元連接與所述鎖存單元的輸出端連接，為所述鎖存單元的輸出端編程；所述反相輸出單元連接所述鎖存單元的反相輸出端，用于生成所述移位寄存器的反相輸出信號(hào)。優(yōu)選地，所述鎖存單元包括首尾相連的第一反相器和第二反相器。優(yōu)選地，所述鎖存單元中的第一反相器包括第十三薄膜晶體管，其柵極作為所述鎖存單元的輸入端，漏極作為所述鎖存單元的正相輸出端，源極與數(shù)字地電壓端連接；第二反相器包括第十薄膜晶體管，其柵極連接所述鎖存單元的正相輸出端，漏極作為所述鎖存單元的反相輸出端，源極與數(shù)字地電壓端連接。優(yōu)選地，所述鎖存單元中的第一反相器還包括第十二薄膜晶體管，其柵極與漏極同時(shí)連接工作電壓端，源極與所述鎖存單元的正相輸出端連接；第二反相器還包括第九薄膜晶體管，其柵極與漏極同時(shí)連接工作電壓端，源極與所述鎖存單元的輸入端和反相輸出端連接。優(yōu)選地，所述鎖存單元中的第一反相器還包括第十一薄膜晶體管，用于控制所述第十二薄膜晶體管的柵極與工作電壓端的連接，所述第十一薄膜晶體管的柵極和漏極同時(shí)接工作電壓端、源極與所述第十二薄膜晶體管的柵極連接；第二反相器還包括第八薄膜晶體管，用于控制所述第九薄膜晶體管的柵極與工作電壓端的連接，所述第八薄膜晶體管的柵極和漏極同時(shí)接工作電壓端、源極與所述第九薄膜晶體管的柵極連接。優(yōu)選地，所述輸入編程單元包括第一薄膜晶體管，其柵極連接第一時(shí)鐘信號(hào)端，源極連接第二輸入信號(hào)端，漏極連接所述鎖存單元的輸入端。優(yōu)選地，所述輸出編程單元包括第二、三、四薄膜晶體管，其中第二薄膜晶體管的柵極連接第二時(shí)鐘信號(hào)端、源漏極分別連接所述鎖存單元的正相輸出端和第三薄膜晶體管的柵極，第三薄膜晶體管的源漏極分別連接第一輸出信號(hào)端和工作電壓端，第四薄膜晶體管的柵極連接所述鎖存單元的反相輸出端、源漏極分別連接數(shù)字地電壓端和第一輸出信號(hào)端。優(yōu)選地，所述輸出編程單元還包括第五薄膜晶體管，其柵極連接第一輸入信號(hào)端、源漏極分別連接數(shù)字地電壓端和第一輸出信號(hào)端。優(yōu)選地，所述反相輸出單元包括第六薄膜晶體管，其柵極連接第二輸入信號(hào)端、源漏極分別連接所述鎖存單元的反相輸出端和第二輸出信號(hào)端。 優(yōu)選地，所述反相輸出單元還包括第七薄膜晶體管，其柵極連接第一輸入信號(hào)端、源漏極分別連接工作電壓端和第二輸出信號(hào)端。優(yōu)選地，其中的薄膜晶體管為N型薄膜晶體管和/或P型薄膜晶體管。另一方面，本發(fā)明同時(shí)提供一種柵極驅(qū)動(dòng)器，所述柵極驅(qū)動(dòng)器包括多個(gè)級(jí)聯(lián)的如上所述的移位寄存器。優(yōu)選地，第一級(jí)移位寄存器的第一輸入信號(hào)端連接初始化的起始信號(hào)、第二輸入信號(hào)端連接起始信號(hào)的反相信號(hào)；除第一級(jí)移位寄存器外，其余各級(jí)移位寄存器的第一輸入信號(hào)端連接上一級(jí)移位寄存器的第一輸出信號(hào)端，第二輸入信號(hào)端連接上一級(jí)移位寄存器的第二輸出信號(hào)端。再一方面，本發(fā)明還同時(shí)提供一種顯示裝置，所述顯示裝置包括彩膜基板、陣列基板和液晶盒，其中，所述陣列基板中集成有如上所述的柵極驅(qū)動(dòng)器。(三)有益效果本發(fā)明的移位寄存器及相關(guān)器件中，由于只采用一個(gè)鎖存單元即實(shí)現(xiàn)了信號(hào)移位輸出的功能，電路結(jié)構(gòu)簡(jiǎn)單、信號(hào)布線少，其級(jí)聯(lián)結(jié)構(gòu)形成的GOA電路占用面積少，可進(jìn)一步減少對(duì)顯示面板的顯示面積的占用，從而實(shí)現(xiàn)顯示器件的高解析度和窄邊框化。


圖I為現(xiàn)有技術(shù)中a-Si GOA電路中移位寄存器的基本電路結(jié)構(gòu)圖；圖2為現(xiàn)有技術(shù)中LTPS GOA電路中移位寄存器的基本電路結(jié)構(gòu)圖；圖3為本發(fā)明中移位寄存器的基本模塊結(jié)構(gòu)圖；圖4為本發(fā)明的實(shí)施例I中由N型薄膜晶體管構(gòu)成移位寄存器的基本電路結(jié)構(gòu)圖；圖5為本發(fā)明中移位寄存器級(jí)聯(lián)的基本電路結(jié)構(gòu)不意圖；圖6為本發(fā)明的移位寄存器工作時(shí)的電平時(shí)序圖；圖7為本發(fā)明的實(shí)施例I中移位寄存器中的鎖存單元的具體電路結(jié)構(gòu)圖；圖8為本發(fā)明的實(shí)施例I中移位寄存器中的鎖存單元的另一種具體電路結(jié)構(gòu)圖；圖9為本發(fā)明的實(shí)施例2中由P型薄膜晶體管構(gòu)成移位寄存器中的電路結(jié)構(gòu)圖。
具體實(shí)施方式
下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本發(fā)明的一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)的前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。在本發(fā)明的移位寄存器中，僅通過(guò)一個(gè)鎖存單元實(shí)現(xiàn)了移位寄存器中信號(hào)的編程和鎖存輸出信號(hào)。其中，如圖3所示，在時(shí)鐘CK和輸入Input的電平信號(hào)的控制下，由輸入編程單元2為鎖存單元I的輸入端編程,輸出編程單元3為鎖存單元I的輸出端編程,從而對(duì)鎖存單元I進(jìn)行輸出信號(hào)0utput_Q的翻轉(zhuǎn)和維持，實(shí)現(xiàn)信號(hào)的移位輸出。此外，反相輸出單元4還進(jìn)一步連接鎖存單元I的反相輸出端，用于生成所述寄存器的反相輸出信號(hào)0utput_QB以實(shí)現(xiàn)級(jí)聯(lián)控制。實(shí)施例I 主要包括鎖存單元I、輸入編程單元2、輸出編程單元3和反相輸出單元4。圖4中,鎖存單元I包括首尾相連的第一反相器和第二反相器，其余單元為薄膜晶體管，由工作電壓VDD和數(shù)字地電壓VSS提供工作時(shí)的電壓，接收兩個(gè)互為反相的時(shí)鐘信號(hào)CK和CKB的控制，同時(shí)接收兩個(gè)互為反相的輸入信號(hào)Inputl和Input2，輸出兩個(gè)互為反相的輸出信號(hào)0utput_Q和 0utput_QB。在圖4所示的實(shí)施例I中，以薄膜晶體管全部采用N型薄膜晶體管的形式做示例性說(shuō)明。輸入編程單元2包括第一薄膜晶體管Tl，輸出編程單元3包括第二至第五薄膜晶體管T2-T5，反相輸出單元4包括第六和第七薄膜晶體管T6、T7。其中，第一薄膜晶體管Tl的柵極連接第一時(shí)鐘信號(hào)CK、源漏極分別連接第二輸入信號(hào)端Input2和鎖存單元的輸入端，受第一時(shí)鐘信號(hào)CK的控制為鎖存單元的輸入端編程；第二薄膜晶體管T2的柵極連接第二時(shí)鐘信號(hào)CKB、源漏極分別連接鎖存單元的正相輸出端和第三薄膜晶體管T3的柵極，第三薄膜晶體管T3的源漏極分別連接第一輸出信號(hào)端0utput_Q和工作電壓VDD，第四薄膜晶體管T4的柵極連接鎖存單元的反相輸出端、源漏極分別連接數(shù)字地電壓VSS和第一輸出信號(hào)端0utput_Q，第五薄膜晶體管T5的柵極連接第一輸入信號(hào)端Inputl、源漏極分別連接數(shù)字地電壓VSS和第一輸出信號(hào)端0utput_Q ;第二至第五薄膜晶體管T2-T5為鎖存單元的輸出端編程(T2受控于CKB來(lái)控制鎖存單元的輸出；T3受控于鎖存單元的正相輸出，對(duì)移位寄存器的0utput_Q進(jìn)行電位上拉；T4受控于鎖存單元的反相輸出對(duì)移位寄存器的0utput_Q進(jìn)行電位下拉；T5受控于Inputl,對(duì)移位寄存器的0utput_Q進(jìn)行電位下拉；具體工作過(guò)程詳見下文的時(shí)序描述)。此外，第六薄膜晶體管T6的柵極連接第二輸入信號(hào)端Input2、源漏極分別連接鎖存單元的反相輸出端和第二輸出信號(hào)端0utput_QB,在Input2的控制下輸出0utput_QB ;第七薄膜晶體管17的柵極連接第一輸入信號(hào)端Input I、源漏極分別連接工作電壓VDD和第二輸出信號(hào)端0utput_QB,受Inputl的控制對(duì)移位寄存器的0utput_QB進(jìn)行電位上拉。更進(jìn)一步地，可以由上述移位寄存器N級(jí)連接構(gòu)成級(jí)聯(lián)的柵極驅(qū)動(dòng)器。如圖5所示的級(jí)聯(lián)結(jié)構(gòu)中，對(duì)于第n級(jí)移位寄存器來(lái)說(shuō)，其第一輸出信號(hào)0utput_Q(n)為第n級(jí)移位寄存器(即本級(jí)移位寄存器)的輸出信號(hào)，第二輸出信號(hào)Output_QB(n)為第n級(jí)移位寄存器的反相輸出信號(hào)，第二輸入信號(hào)Input2為上級(jí)移位寄存器的反相輸出信號(hào)0utput_QB (n-1)，第一輸入信號(hào)Inputl為上級(jí)移位寄存器的輸出信號(hào)Output_Q (n_l)。特別地，對(duì)于第一級(jí)移位寄存器，其第一輸入信號(hào)Inputl為初始化的行掃描起始信號(hào)STV，第二輸入信號(hào)Input2為行掃描起始信號(hào)的反相信號(hào)STVB。再參見圖6的工作電平時(shí)序圖，本發(fā)明的移位寄存器各階段的工作情況如下(以下以級(jí)聯(lián)結(jié)構(gòu)中的第n級(jí)移位寄存器為例進(jìn)行說(shuō)明)①階段第一輸入信號(hào)端Inputl接收的上級(jí)移位寄存器的第一輸出信號(hào)0utput_ Q(n-1)為低電平,第二輸入信號(hào)端Input2接收的Output_QB(n-l)為高電平。因此Inputl輸入低電平使T5、I7關(guān)閉，Input2輸入高電平使T6開啟；而CK為高電平，Tl開啟，鎖存單元鎖存Input2的高電平使正相輸出為低電平，同時(shí)鎖存單元的反相輸出為高電平將T4打開，使得本級(jí)移位寄存器的正相輸出0utput_Q(n)拉低為低電平；同時(shí)CKB為低電平，將T2關(guān)閉，又由于T6開啟，本級(jí)移位寄存器的反相輸出Output_QB(n)為高電平。②階段為CK低電平，Tl關(guān)閉，CKB為高電平T2開啟，由于鎖存單元的保持功能正相輸出仍為低電平，因此T3被關(guān)閉，而鎖存單元的反相輸出為高電平，T4開啟，0utput_Q(n)被下拉為低電平，同時(shí)上級(jí)移位寄存器輸出Output_Q(n-l)為低電平，T5、T7關(guān)閉，Input2為高電平T6開啟，本級(jí)移位寄存器的反相輸出Output_QB(n)為高電平。③階段CK為高電平，CKB為低電平，Tl打開，T2關(guān)閉，同時(shí)上級(jí)移位寄存器輸出Output_Q(n-l)跳變?yōu)楦唠娖?，Output_QB(n-l)跳變?yōu)榈碗娖?，因此T5、T7開啟，T6關(guān)閉，本級(jí)移位寄存器的正相輸出0utput_Q(n)被下拉為低電平，Output_QB(n)被17上拉為高電平，而Tl的開啟使得鎖存單元被Input2翻轉(zhuǎn)，鎖存單元正相輸出為高電平，但T2關(guān)閉，使得正相輸出與T3斷開，而鎖存單元反相輸出為低電平，將T4關(guān)閉。④階段CK為低電平，CKB為高電平，Tl關(guān)閉，T2打開。由于鎖存單元的保持功能，因此鎖存單元的正相輸出仍然為高電平，T3開啟。上級(jí)移位寄存器輸出Output_Q(n-l)跳變?yōu)榈碗娖?，Output_QB(n-l)跳變?yōu)楦唠娖剑琓5.T7關(guān)閉，T6開啟，而鎖存單元的反相輸出為低電平使T4關(guān)閉。由此，本級(jí)的正相輸出0utput_Q(n)由于T3的開啟被上拉為高電平，而T6開啟，本級(jí)移位寄存器的反相輸出Output_QB(n)為低電平。⑤階段CK為高電平，CKB為低電平，Tl打開，T2關(guān)閉。上級(jí)移位寄存器輸出Output_Q(n-l)為低電平，Output_QB(n-l)為高電平，T5、17關(guān)閉，T6開啟，由于Input2的輸入使得本級(jí)鎖存單元再次翻轉(zhuǎn)，鎖存單元正相輸出為低電平，鎖存單元反相輸出為高電平，因此T4被開啟，本級(jí)移位寄存器的正相輸出0utput_Q (n)被下拉為低電平，而T6開啟，本級(jí)移位寄存器的反相輸出Output_QB(n)為高電平。采用上述方式，本發(fā)明的移位寄存器實(shí)現(xiàn)了對(duì)上一級(jí)輸出信號(hào)的移位輸出，采用這種級(jí)聯(lián)結(jié)構(gòu)的移位寄存器構(gòu)成柵極驅(qū)動(dòng)電路可以依次打開陣列基板各行像素單元上的薄膜晶體管，從而實(shí)現(xiàn)顯示器的逐行掃描。此外，由于本發(fā)明的移位寄存器電路結(jié)構(gòu)簡(jiǎn)單、信號(hào)布線少，由上述移位寄存器的級(jí)聯(lián)結(jié)構(gòu)形成的GOA電路占用面積少，可進(jìn)一步減少對(duì)面板的面積占用，從而實(shí)現(xiàn)面板的高解析度和窄邊框化。在本發(fā)明的實(shí)施例I中，移位寄存器中的鎖存單元同樣由兩個(gè)等效的反相器組成，這兩個(gè)反相器可以采用傳統(tǒng)的CMOS工藝得到(如每個(gè)反相器由一個(gè)P型薄膜晶體管和一個(gè)N型薄膜晶體管構(gòu)成)，也可以僅由NMOS或PMOS工藝得到(即全部由N型薄膜晶體管或全部由P型薄膜晶體管構(gòu)成)。當(dāng)僅由匪OS或PMOS工藝得到時(shí)，可以每3個(gè)薄膜晶體管構(gòu)成一個(gè)反相器，再將兩個(gè)反相器電路相連以形成鎖存單元。具體地，采用N型薄膜晶體管構(gòu)成的鎖存單元的一種電路結(jié)構(gòu)如圖7所示。本領(lǐng)域的相關(guān)技術(shù)人員能夠理解，N型薄膜晶體管并非鎖存單元電路唯一可以采用的方式，采用P型薄膜晶體管時(shí)只是薄膜晶體管受柵極受電平控制導(dǎo)通關(guān)斷情況相反而已，其具體連接結(jié)構(gòu)相對(duì)于圖7的N型薄膜晶體管的形式無(wú)需任何創(chuàng)造性的勞動(dòng)即可實(shí)現(xiàn)，只是限于篇幅本發(fā)明中未對(duì)其進(jìn)行重復(fù)說(shuō)明。
在圖7中，通過(guò)第八至第十三薄膜晶體管T8-T13來(lái)等效形成圖4中的鎖存單元。其中，第十一、第十二、第十三薄膜晶體管T11-T13這3個(gè)薄膜晶體管組成第一反相器，用以形成鎖存單元的正相輸出信號(hào)；第八、第九、第十薄膜晶體管T8-T10這3個(gè)薄膜晶體管組成第二反相器，用以形成鎖存單元的反相輸出信號(hào)。具體地，第十三薄膜晶體管T13的柵極連接鎖存單元的輸入端，源漏極分別連接數(shù)字地電壓VSS和鎖存單元的正相輸出端；第十薄膜晶體管TlO的柵極連接鎖存單元的正相輸出端(即T13的漏極)，源漏極分別連接數(shù)字地電壓VSS和鎖存單元的反相輸出端(依照鎖存器的通用結(jié)構(gòu)，鎖存單元的輸入端還與其反相輸出端直接相連)。第九薄膜晶體管T9的漏極連接工作電壓VDD、柵極通過(guò)第八晶體管連接工作電壓VDD (該第八晶體管也可省略，即T9柵極直接連接VDD，如圖8)、源極連接鎖存單元的反相輸出端；第十二薄膜晶體管T12的源漏極分別連接鎖存單元的正相輸出端和工作電壓VDD，柵極通過(guò)第十一晶體管連接工作電壓VDD (同樣地，該第十一晶體管也可省略，即T12柵極直接連接VDD，如圖8)。控制T12柵極連通的第i^一薄膜晶體管Tll的柵極和漏極同時(shí)接工作電壓VDD、源極連接第十二薄膜晶體管T12的柵極；控制T9柵極連通的第八薄膜晶體管T8的柵極和漏極同時(shí)連接工作電壓VDD、源極連接第九薄膜晶體管T9的柵極。為了減少薄膜晶體管的個(gè)數(shù)，本發(fā)明的第一反相器和第二反相器也可以分別采用兩個(gè)薄膜晶體管構(gòu)成。如圖8所示(圖8中還進(jìn)一步省略了輸出編程單元的第五薄膜晶體管；同時(shí)省略了反相輸出單元的第六七薄膜晶體管，直接以Tl漏極信號(hào)為反相輸出信號(hào)0utput_QB)，除輸入編程單元的第一薄膜晶體管Tl，輸出編程單元的第二至第四薄膜晶體管T2-T4之外，由薄膜晶體管T12'和T13'形成第一反相器2011，薄膜晶體管T9 '和TlO'形成第二反相器2012，第一反相器中薄膜晶體管T13'的柵極作為鎖存單元的輸入端(圖中P點(diǎn))，漏極作為鎖存單元的正相輸出端(圖中Q點(diǎn))，源極與數(shù)字地電壓端連接，第二反相器中薄膜晶體管TlO'的柵極連接鎖存單元的正相輸出端，漏極作為鎖存單元的反相輸出端(圖中P點(diǎn))，源極與數(shù)字地電壓端連接。另外，第一反相器中，薄膜晶體管T12'的柵極和漏極同時(shí)接工作電壓VDD、源極連接鎖存單元的正相輸出端；第二反相器中，薄膜晶體管T9'的柵極和漏極同時(shí)接工作電壓VDD、源極連接鎖存單元的反相輸出端。實(shí)施例2在本發(fā)明的實(shí)施例2中，移位寄存器的電路結(jié)構(gòu)如圖9所示，在該實(shí)施例2中，移位寄存器中除鎖存單元I之外的薄膜晶體管T1-I7采用P型薄膜晶體管構(gòu)成。相對(duì)于圖4所示的實(shí)施例1，本實(shí)施例2中鎖存單元I及輸入編程單元2、輸出編程單元3、反相輸出單元4的連接結(jié)構(gòu)基本相同，在實(shí)施例2中只是將兩個(gè)時(shí)鐘信號(hào)CK和CKB進(jìn)行了交換，兩個(gè)輸入信號(hào)Inputl和Input2也進(jìn)行了交換。由實(shí)施例2的移位寄存器組成柵極驅(qū)動(dòng)器的級(jí)聯(lián)結(jié)構(gòu)與圖5相同，電路結(jié)構(gòu)不變；圖6給出的時(shí)序圖仍適用，只是各階段的操作細(xì)節(jié)根據(jù)晶體管類型有相應(yīng)的調(diào)整(本領(lǐng)域眾所周知，P型晶體管在柵極電平的控制下導(dǎo)通關(guān)閉的方式與N型晶體管存在區(qū)別)，但實(shí)際達(dá)到的開關(guān)效果和最終信號(hào)處理效果相同。除 圖4所示的實(shí)施例I和圖9所示的實(shí)施例2這兩種實(shí)施方式之外，本領(lǐng)域的相關(guān)技術(shù)人員能夠理解，采用N型薄膜晶體管與P型薄膜晶體管結(jié)合的方式同樣可應(yīng)用于本發(fā)明中，其結(jié)構(gòu)相對(duì)于圖4或圖9無(wú)需任何創(chuàng)造性的勞動(dòng)即可實(shí)現(xiàn)，限于篇幅說(shuō)明書中未對(duì)其進(jìn)行重復(fù)說(shuō)明。本發(fā)明實(shí)施例中驅(qū)動(dòng)電路為L(zhǎng)TPS(Low Temperature Poly-silicon,低溫多晶娃)或a-Si (非晶娃)的陣列基板行驅(qū)動(dòng)電路(GOA),也可以為OLED (Organic Light EmittingDiode，有機(jī)發(fā)光二極體顯示面板)驅(qū)動(dòng)電路。最后，本發(fā)明實(shí)施例還提供了一種顯示裝置，其包括有上述驅(qū)動(dòng)電路。所述顯示裝置可以為液晶面板、電子紙、OLED面板、液晶電視、液晶顯示器、數(shù)碼相框、手機(jī)、平板電腦等具有任何顯示功能的產(chǎn)品或部件。在本發(fā)明中，由于只采用一個(gè)鎖存單元即實(shí)現(xiàn)了信號(hào)的移位輸出的功能，電路結(jié)構(gòu)簡(jiǎn)單、信號(hào)布線少，其級(jí)聯(lián)結(jié)構(gòu)形成的GOA電路占用面積少，可進(jìn)一步減少對(duì)顯示面板的面積占用，從而實(shí)現(xiàn)顯示器件的高解析度和窄邊框化。此外，本發(fā)明的移位寄存器可以采用多種工藝制備，除了兼容現(xiàn)有的CMOS工藝(即形成既有N型薄膜晶體管也有P型薄膜晶體管的結(jié)構(gòu))外，還可僅采用NMOS工藝或PMOS工藝制備，形成全部采用N型薄膜晶體管或全部采用P型薄膜晶體管的電路結(jié)構(gòu)，因而提供了多種靈活的實(shí)現(xiàn)方式。相對(duì)于現(xiàn)有技術(shù)中復(fù)雜的CMOS工藝，本發(fā)明可以全部采用N型薄膜晶體管或全部采用P型薄膜晶體管實(shí)現(xiàn)電路結(jié)構(gòu)，因而只需一次NOMS工藝或一次PMOS工藝即可實(shí)現(xiàn)，可明顯降低工藝復(fù)雜度和生產(chǎn)成本。以上實(shí)施方式僅用于說(shuō)明本發(fā)明，而并非對(duì)本發(fā)明的限制，有關(guān)技術(shù)領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術(shù)方案也屬于本發(fā)明的范疇，本發(fā)明的實(shí)際保護(hù)范圍應(yīng)由權(quán)利要求限定。
權(quán)利要求
1.一種移位寄存器，其特征在于，所述移位寄存器包括 輸入編程單元、鎖存單元、輸出編程單元和反相輸出單元；其中，所述輸入編程單元連接所述鎖存單元的輸入端，為所述鎖存單元的輸入端編程； 所述鎖存單元用于鎖存輸出信號(hào)，所述鎖存單元的正相和反相輸出端通過(guò)所述輸出編程單元連接； 所述輸出編程單元連接與所述鎖存單元的輸出端連接，為所述鎖存單元的輸出端編程; 所述反相輸出單元連接所述鎖存單元的反相輸出端，用于生成所述移位寄存器的反相輸出信號(hào)。
2.根據(jù)權(quán)利要求I所述的移位寄存器，其特征在于，所述鎖存單元包括首尾相連的第一反相器和第二反相器。
3.根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于，所述鎖存單元中的第一反相器包括 第十三薄膜晶體管，其柵極作為所述鎖存單元的輸入端，漏極作為所述鎖存單元的正相輸出端，源極與數(shù)字地電壓端連接； 第二反相器包括 第十薄膜晶體管，其柵極連接所述鎖存單元的正相輸出端，漏極作為所述鎖存單元的反相輸出端，源極與數(shù)字地電壓端連接。
4.根據(jù)權(quán)利要求3所述的移位寄存器，其特征在于，所述鎖存單元中的第一反相器還包括 第十二薄膜晶體管，其柵極與漏極同時(shí)連接工作電壓端，源極與所述鎖存單元的正相輸出端連接； 第二反相器還包括 第九薄膜晶體管，其柵極與漏極同時(shí)連接工作電壓端，源極與所述鎖存單元的輸入端和反相輸出端連接。
5.根據(jù)權(quán)利要求4所述的移位寄存器，其特征在于，所述鎖存單元中的第一反相器還包括 第十一薄膜晶體管，用于控制所述第十二薄膜晶體管的柵極與工作電壓端的連接，所述第十一薄膜晶體管的柵極和漏極同時(shí)接工作電壓端、源極與所述第十二薄膜晶體管的柵極連接； 第二反相器還包括 第八薄膜晶體管，用于控制所述第九薄膜晶體管的柵極與工作電壓端的連接，所述第八薄膜晶體管的柵極和漏極同時(shí)接工作電壓端、源極與所述第九薄膜晶體管的柵極連接。
6.根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于，所述輸入編程單元包括第一薄膜晶體管，其柵極連接第一時(shí)鐘信號(hào)端，源極連接第二輸入信號(hào)端，漏極連接所述鎖存單元的輸入端。
7.根據(jù)權(quán)利要求6所述的移位寄存器，其特征在于，所述輸出編程單元包括第二、三、四薄膜晶體管，其中第二薄膜晶體管的柵極連接第二時(shí)鐘信號(hào)端、源漏極分別連接所述鎖存單元的正相輸出端和第三薄膜晶體管的柵極，第三薄膜晶體管的源漏極分別連接第一輸出信號(hào)端和工作電壓端，第四薄膜晶體管的柵極連接所述鎖存單元的反相輸出端、源漏極分別連接數(shù)字地電壓端和第一輸出信號(hào)端。
8.根據(jù)權(quán)利要求7所述的移位寄存器，其特征在于，所述輸出編程單元還包括第五薄膜晶體管，其柵極連接第一輸入信號(hào)端、源漏極分別連接數(shù)字地電壓端和第一輸出信號(hào)端。
9.根據(jù)權(quán)利要求8所述的移位寄存器，其特征在于，所述反相輸出單元包括第六薄膜晶體管，其柵極連接第二輸入信號(hào)端、源漏極分別連接所述鎖存單元的反相輸出端和第二輸出信號(hào)端。
10.根據(jù)權(quán)利要求9所述的移位寄存器，其特征在于，所述反相輸出單元還包括第七薄膜晶體管，其柵極連接第一輸入信號(hào)端、源漏極分別連接工作電壓端和第二輸出信號(hào)端。
11.根據(jù)權(quán)利要求3至10任一項(xiàng)所述的移位寄存器，其特征在于，其中的薄膜晶體管為N型薄膜晶體管和/或P型薄膜晶體管。
12.—種柵極驅(qū)動(dòng)器，其特征在于，所述柵極驅(qū)動(dòng)器包括 多個(gè)級(jí)聯(lián)的如權(quán)利要求I至11任一項(xiàng)所述的移位寄存器。
13.根據(jù)權(quán)利要求12所述的柵極驅(qū)動(dòng)器，其特征在于，所述柵極驅(qū)動(dòng)器中 第一級(jí)移位寄存器的第一輸入信號(hào)端連接初始化的起始信號(hào)、第二輸入信號(hào)端連接起始信號(hào)的反相信號(hào)； 除第一級(jí)移位寄存器外，其余各級(jí)移位寄存器的第一輸入信號(hào)端連接上一級(jí)移位寄存器的第一輸出信號(hào)端，第二輸入信號(hào)端連接上一級(jí)移位寄存器的第二輸出信號(hào)端。
14.一種顯示裝置，其特征在于，所述顯示裝置包括彩膜基板、陣列基板和液晶盒，其中，所述陣列基板中集成有如權(quán)利要求12或13所述的柵極驅(qū)動(dòng)器。
全文摘要
本發(fā)明涉及顯示器件技術(shù)領(lǐng)域，提供了一種移位寄存器、柵極驅(qū)動(dòng)器及顯示裝置。該移位寄存器包括輸入編程單元、鎖存單元、輸出編程單元和反相輸出單元；輸入編程單元連接鎖存單元的輸入端，為鎖存單元的輸入端編程；鎖存單元用于鎖存輸出信號(hào)，鎖存單元的正相和反相輸出端通過(guò)輸出編程單元連接；輸出編程單元與鎖存單元的輸出端連接，為鎖存單元的輸出端編程；反相輸出單元連接鎖存單元的反相輸出端，用于生成移位寄存器的反相輸出信號(hào)。本發(fā)明中，只采用一個(gè)鎖存單元即實(shí)現(xiàn)了信號(hào)移位輸出的功能，電路結(jié)構(gòu)簡(jiǎn)單、信號(hào)布線少，級(jí)聯(lián)形成的GOA電路占用面積少，可進(jìn)一步減少對(duì)顯示面板的顯示面積的占用，從而實(shí)現(xiàn)顯示器件的高解析度和窄邊框化。
文檔編號(hào)G09G3/20GK102654968SQ201110382100
公開日2012年9月5日 申請(qǐng)日期2011年11月25日 優(yōu)先權(quán)日2011年11月25日
發(fā)明者祁小敬, 青海剛 申請(qǐng)人:京東方科技集團(tuán)股份有限公司, 成都京東方光電科技有限公司