專利名稱：移位寄存器單元和柵極驅(qū)動(dòng)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及ー種移位寄存器單元和柵極驅(qū)動(dòng)裝置。
背景技術(shù)：
顯示器的柵極驅(qū)動(dòng)裝置用于為柵線提供驅(qū)動(dòng)信號(hào)，柵極驅(qū)動(dòng)裝置中包括多個(gè)級(jí)聯(lián)的移位寄存器單元，如圖I所示為現(xiàn)有技術(shù)中的移位寄存器單元的ー結(jié)構(gòu)示意圖，該移位寄存器單元包括2個(gè)鎖存器101和4個(gè)傳輸門102，其中一個(gè)鎖存器101用于編程，另ー個(gè)鎖存器101用于鎖存輸出信號(hào)，傳輸門102用于控制鎖存器101編程或鎖存輸出信號(hào)。從圖I中可以看出，每ー鎖存器101均由兩個(gè)反相器組成(圖中與非門的Reset (復(fù)位)信號(hào)輸入端輸入的Reset信號(hào)為高電平，因而該與非門也相當(dāng)于一反相器)。圖中CLK為時(shí)鐘信號(hào)，D節(jié)點(diǎn)是鎖存器的輸入節(jié)點(diǎn)，Q節(jié)點(diǎn)是鎖存器的反向輸出節(jié)點(diǎn)。 從圖I中可以看出，現(xiàn)有的移位寄存器單元需要兩個(gè)鎖存器，其采用的晶體管較多，從而使得移位寄存器單元會(huì)產(chǎn)生較大的功耗。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供ー種移位寄存器單元和柵極驅(qū)動(dòng)裝置，電路結(jié)構(gòu)簡(jiǎn)單、信號(hào)布線少，使得整個(gè)移位寄存器單元的功耗降低，同時(shí)其級(jí)聯(lián)結(jié)構(gòu)形成的柵極驅(qū)動(dòng)裝置占用面積少，可進(jìn)ー步減少對(duì)顯示面板的顯示面積的占用，從而實(shí)現(xiàn)顯示器件的高解析度和窄邊框化。為解決上述問(wèn)題，本發(fā)明提供ー種移位寄存器單元，包括鎖存器和控制電路；所述控制電路包括第一薄膜晶體管，其柵極與時(shí)鐘信號(hào)輸入端連接，源極與信號(hào)輸入端連接，漏極與所述鎖存器的輸入端連接；第二薄膜晶體管，其柵極與所述時(shí)鐘信號(hào)輸入端連接，源極與第一信號(hào)輸出端連接;第三薄膜晶體管，其柵極與所述信號(hào)輸入端連接，源極與所述高電平信號(hào)輸入端連接，漏極與所述第二薄膜晶體管的漏極連接；所述鎖存器包括首尾相連的第一反相器和第二反相器，所述鎖存器的輸入端與所述第一薄膜晶體管的漏極以及第ニ信號(hào)輸出端連接，輸出端與所述第一信號(hào)輸出端連接；其中，所述第一信號(hào)輸出端與所述第二信號(hào)輸出端的輸出信號(hào)的電平相反?？蛇x的，所述移位寄存器單元還包括第四薄膜晶體管，其柵極與復(fù)位信號(hào)輸入端連接，源極與低電平信號(hào)輸入端連接，漏極與所述第二薄膜晶體管的漏極連接?？蛇x的，所述第一反相器包括
第五薄膜晶體管，其柵極和漏極均與所述高電平信號(hào)輸入端連接，源極與所述鎖存器的輸入端連接；第六薄膜晶體管，其柵極與所述鎖存器的輸出端連接，源極與低電平信號(hào)輸入端連接，漏極與所述鎖存器的輸入端連接；所述第二反相器包括第七薄膜晶體管，其柵極和漏極均與所述高電平信號(hào)輸入端連接，源極與所述鎖存器的輸出端連接；第八薄膜晶體管，其柵極與所述鎖存器的輸入端連接，源極與低電平信號(hào)輸入端連接，漏極與所述鎖存器的輸出端連接?？蛇x的，所述第一反相器包括
第九薄膜晶體管，其柵極和漏極均與所述高電平信號(hào)輸入端連接；第十薄膜晶體管，其柵極與所述第九薄膜晶體管的源極連接，漏極與所述高電平信號(hào)輸入端連接，源極與所述鎖存器的輸入端連接；第十一薄膜晶體管，其柵極與所述鎖存器的輸出端連接，源極與低電平信號(hào)輸入端連接，漏極與所述鎖存器的輸入端連接；所述第二反相器包括第十二薄膜晶體管，其柵極和漏極均與所述高電平信號(hào)輸入端連接；
第十三薄膜晶體管，其柵極與所述第十二薄膜晶體管的源極連接，漏極與所述高電平信號(hào)輸入端連接，源極與所述鎖存器的輸出端連接；第十四薄膜晶體管，其柵極與所述鎖存器的輸入端連接，源極與低電平信號(hào)輸入端連接，漏極與所述鎖存器的輸出端連接。本發(fā)明還提供ー種柵極驅(qū)動(dòng)裝置，包括沉積在陣列基板上的多個(gè)上述移位寄存器単元，其中，除第一個(gè)移位寄存器單元外，其余移位寄存器單元的信號(hào)輸入端與相鄰上ー個(gè)移位寄存器單元的第二信號(hào)輸出端連接；第一個(gè)移位寄存器單元的信號(hào)輸入端與幀起始信號(hào)輸入端連接；除最后ー個(gè)移位寄存器單元外，其余移位寄存器單元的第二信號(hào)輸出端與相鄰下ー個(gè)移位寄存器單元的信號(hào)輸入端連接；第奇數(shù)個(gè)移位寄存器單元的時(shí)鐘信號(hào)輸入端與第一時(shí)鐘信號(hào)線連接，第偶數(shù)個(gè)移位寄存器單元的時(shí)鐘信號(hào)輸入端與第二時(shí)鐘信號(hào)線連接；姆ー移位寄存器單兀的高電平信號(hào)輸入端與高電平信號(hào)線連接，低電平信號(hào)輸入端與低電平信號(hào)線連接；所述第一時(shí)鐘信號(hào)線和所述第二時(shí)鐘信號(hào)線輸出的時(shí)鐘信號(hào)的電平相反?？蛇x的，除最后ー個(gè)移位寄存器單元外，其余移位寄存器單元的復(fù)位信號(hào)輸入端與相鄰下ー個(gè)移位寄存器單元的第一信號(hào)輸出端連接；最后ー個(gè)移位寄存器單元的復(fù)位信號(hào)輸入端與所述幀起始信號(hào)輸入端連接。本發(fā)明還提供ー種移位寄存器單元，包括鎖存器和控制電路；所述控制電路包括
第一薄膜晶體管，其柵極與時(shí)鐘信號(hào)輸入端連接，源極與第一信號(hào)輸入端連接，漏極與所述鎖存器的輸入端連接；第二薄膜晶體管，其柵極與所述時(shí)鐘信號(hào)輸入端連接，源極與所述第一信號(hào)輸出端連接；第三薄膜晶體管，其柵極與第二信號(hào)輸入端連接，漏極與所述高電平信號(hào)輸入端連接，源極與所述第二薄膜晶體管的漏極連接；所述鎖存器包括首尾相連的第一反相器和第二反相器，所述鎖存器的輸入端與所述第一薄膜晶體管的漏極以及第ニ信號(hào)輸出端連接，輸出端與所述第一信號(hào)輸出端連接；其中，所述第一信號(hào)輸入端與所述第二信號(hào)輸入端的輸入信號(hào)的電平相反，所述第一信號(hào)輸出端與所述第二信號(hào)輸出端的輸出信號(hào)的電平相反?？蛇x的，所述移位寄存器單元還包括·第四薄膜晶體管，其柵極與復(fù)位信號(hào)輸入端連接，源極與低電平信號(hào)輸入端連接，漏極與所述第二薄膜晶體管的漏極連接?？蛇x的，所述第一反相器包括第五薄膜晶體管，其柵極和漏極均與所述高電平信號(hào)輸入端連接，源極與所述鎖存器的輸入端連接；第六薄膜晶體管，其柵極與所述鎖存器的輸出端連接，源極與低電平信號(hào)輸入端連接，漏極與所述鎖存器的輸入端連接；所述第二反相器包括第七薄膜晶體管，其柵極和漏極均與所述高電平信號(hào)輸入端連接，源極與所述鎖存器的輸出端連接；第八薄膜晶體管，其柵極與所述鎖存器的輸入端連接，源極與低電平信號(hào)輸入端連接，漏極與所述鎖存器的輸出端連接。可選的，所述第一反相器包括第九薄膜晶體管，其柵極和漏極均與所述高電平信號(hào)輸入端連接；第十薄膜晶體管，其柵極與所述第九薄膜晶體管的源極連接，漏極與所述高電平信號(hào)輸入端連接，源極與所述鎖存器的輸入端連接；第十一薄膜晶體管，其柵極與所述鎖存器的輸出端連接，源極與低電平信號(hào)輸入端連接，漏極與所述鎖存器的輸入端連接；所述第二反相器包括第十二薄膜晶體管，其柵極和漏極均與所述高電平信號(hào)輸入端連接；第十三薄膜晶體管，其柵極與所述第十二薄膜晶體管的源極連接，漏極與所述高電平信號(hào)輸入端連接，源極與所述鎖存器的輸出端連接；第十四薄膜晶體管，其柵極與所述鎖存器的輸入端連接，源極與低電平信號(hào)輸入端連接，漏極與所述鎖存器的輸出端連接。本發(fā)明還ー種柵極驅(qū)動(dòng)裝置，沉積在陣列基板上的多個(gè)上述移位寄存器單元，其中，除第一個(gè)移位寄存器單兀外，其余移位寄存器單兀的第一信號(hào)輸入端與相鄰上ー個(gè)移位寄存器單元的第二信號(hào)輸出端連接，第二信號(hào)輸入端與相鄰上ー個(gè)移位寄存器單元的第一信號(hào)輸出端連接；第一個(gè)移位寄存器單元的第一信號(hào)輸入端與第一幀起始信號(hào)輸入端連接，第二信號(hào)輸入端與第二幀起始信號(hào)輸入端連接；除最后ー個(gè)移位寄存器單元外，其余移位寄存器單元的第一信號(hào)輸出端與相鄰下ー個(gè)移位寄存器單元的第二信號(hào)輸入端連接，第二信號(hào)輸出端與相鄰下ー個(gè)移位寄存器單元的第一信號(hào)輸入端連接；第奇數(shù)個(gè)移位寄存器單元的時(shí)鐘信號(hào)輸入端與第一時(shí)鐘信號(hào)線連接，第偶數(shù)個(gè)移位寄存器單元的時(shí)鐘信號(hào)輸入端與第二時(shí)鐘信號(hào)線連接；姆ー移位寄存器單兀的高電平信號(hào)輸入端與高電平信號(hào)線連接，低電平信號(hào)輸入端與低電平信號(hào)線連接；所述第一時(shí)鐘信號(hào)線和所述第二時(shí)鐘信號(hào)線輸出的時(shí)鐘信號(hào)的電平相反，所述第一幀起始信號(hào)輸入端和所述第二幀起始信號(hào)輸入端的輸入信號(hào)的電平相反?？蛇x的，除最后ー個(gè)移位寄存器單元外，其余移位寄存器單元的復(fù)位信號(hào)輸入端與相鄰下ー個(gè)移位寄存器單元的第一信號(hào)輸出端連接；最后ー個(gè)移位寄存器單元的復(fù)位信號(hào)輸入端與所述第一幀起始信號(hào)輸入端連接。本發(fā)明具有以下有益效果移位寄存器單元中僅采用一個(gè)鎖存器，電路結(jié)構(gòu)簡(jiǎn)單、信號(hào)布線少，使得整個(gè)移位寄存器單元的功耗降低，同時(shí)其級(jí)聯(lián)結(jié)構(gòu)形成的柵極驅(qū)動(dòng)裝置占用面積少，可進(jìn)ー步減少對(duì)顯示面板的顯示面積的占用，從而實(shí)現(xiàn)顯示器件的高解析度和窄邊框化。


圖I為現(xiàn)有技術(shù)中的移位寄存器單元的ー結(jié)構(gòu)示意圖；圖2為本發(fā)明實(shí)施例一的移位寄存器單元的結(jié)構(gòu)示意圖；圖3為本發(fā)明實(shí)施例ー的柵極驅(qū)動(dòng)裝置的結(jié)構(gòu)示意圖；圖4為本發(fā)明實(shí)施例的移位寄存器單元的工作時(shí)序圖；圖5為本發(fā)明實(shí)施例ニ的移位寄存器單元的結(jié)構(gòu)示意圖；圖6為本發(fā)明實(shí)施例ニ的柵極驅(qū)動(dòng)裝置的結(jié)構(gòu)示意圖；圖7為本發(fā)明實(shí)施例三的移位寄存器單元的結(jié)構(gòu)示意圖；圖8為本發(fā)明實(shí)施例三的柵極驅(qū)動(dòng)裝置的結(jié)構(gòu)示意圖；圖9為本發(fā)明實(shí)施例四的移位寄存器單元的結(jié)構(gòu)示意圖；圖10為本發(fā)明實(shí)施例四的柵極驅(qū)動(dòng)裝置的結(jié)構(gòu)示意圖；圖11為本發(fā)明實(shí)施例的鎖存器的ー結(jié)構(gòu)示意圖；圖12為本發(fā)明實(shí)施例的鎖存器的另ー結(jié)構(gòu)示意圖。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例，對(duì)本發(fā)明的具體實(shí)施方式
作進(jìn)ー步詳細(xì)描述。如圖2所示為本發(fā)明實(shí)施例一的移位寄存器單元的結(jié)構(gòu)示意圖，該移位寄存器單元包括鎖存器201和控制電路。為了方便說(shuō)明，以下實(shí)施例中，均將圖中的P節(jié)點(diǎn)作為鎖存器201的輸入端，Q節(jié)點(diǎn)作為鎖存器的輸出端。其中，控制電路用于控制鎖存器201編程或鎖存輸出信號(hào)，包括第一薄膜晶體管Tl、第二薄膜晶體管T2和第三薄膜晶 體管T3，本實(shí)施例中，第一薄膜晶體管Tl、第二薄膜晶體管T2和第三薄膜晶體管T3均為NMOS晶體管。第一薄膜晶體管Tl的柵極與時(shí)鐘信號(hào)輸入端CLK連接,源極與第一信號(hào)輸入端Inputl連接，漏極與鎖存器201的輸入端P連接。由于第一信號(hào)輸入端Inputl的輸入信號(hào)可能是高電平，也可能是低電平，因而第一薄膜晶體管Tl的源極和漏極是可以互換的。當(dāng)?shù)谝恍盘?hào)輸入端Inputl的輸入信號(hào)是高電平吋，與第一信號(hào)輸入端Inputl連接的是第一薄膜晶體管Tl的漏扱，與鎖存器201的輸入端P連接的是第一薄膜晶體管Tl的源扱。當(dāng)?shù)谝恍盘?hào)輸入端Inputl的輸入信號(hào)是低電平吋，與第一信號(hào)輸入端Inputl連接的是第一薄膜晶體管Tl的源扱，與鎖存器201的輸入端P連接的是第一薄膜晶體管Tl的漏扱。第二薄膜晶體管T2的柵極與時(shí)鐘信號(hào)輸入端CLK連接,源極與第一信號(hào)輸出端0utput_Q連接,漏極與第三薄膜晶體管T3的源極連接。第三薄膜晶體管T3的柵極與第二信號(hào)輸入端Input2連接，漏極與高電平信號(hào)輸入端VDD連接，源極與第二薄膜晶體管T2的漏極連接。鎖存器201包括首尾相連的第一反相器2011和第二反相器2012，鎖存器的輸入端P與第二信號(hào)輸出端0utput_QB以及第一薄膜晶體管Tl連接,輸出端Q與第一信號(hào)輸出端0utput_Q連接。本實(shí)施例中，第一信號(hào)輸入端Inputl與第二信號(hào)輸入端Input2的輸入信號(hào)的電平相反，第一信號(hào)輸出端0utput_Q與第二信號(hào)輸出端0utput_QB的輸出信號(hào)的電平相反。上述實(shí)施例中，是以第一薄膜晶體管Tl和第二薄膜晶體管T2同時(shí)為NMOS晶體管為例進(jìn)行說(shuō)明，當(dāng)然第一薄膜晶體管Tl和第二薄膜晶體管T2也可以同時(shí)為PMOS晶體管。如圖3所示為本發(fā)明實(shí)施例ー的柵極驅(qū)動(dòng)裝置的結(jié)構(gòu)示意圖，該柵極驅(qū)動(dòng)裝置包括沉積在陣列基板上的多個(gè)級(jí)聯(lián)的移位寄存器單元，移位寄存器單元的結(jié)構(gòu)請(qǐng)參考圖2。圖3中0utput_Q(n)標(biāo)識(shí)第n級(jí)移位寄存器單元的輸出信號(hào)。下面對(duì)圖3中的柵極驅(qū)動(dòng)裝置的各部件之間的連接關(guān)系進(jìn)行詳細(xì)說(shuō)明除第一個(gè)移位寄存器單元外，其余移位寄存器單元的第一信號(hào)輸入端Inputl與相鄰上ー個(gè)移位寄存器單兀的第二信號(hào)輸出端0utput_QB連接,第二信號(hào)輸入端Input2與相鄰上ー個(gè)移位寄存器單兀的第一信號(hào)輸出端0utput_Q連接；第一個(gè)移位寄存器單兀的第一信號(hào)輸入端Inputl與第一巾貞起始信號(hào)輸入端STV連接，第二信號(hào)輸入端Input2與第二幀起始信號(hào)輸入端STV_B連接；除最后ー個(gè)移位寄存器單元外，其余移位寄存器單元的第一信號(hào)輸出端0utput_Q與相鄰下ー個(gè)移位寄存器單兀的第二信號(hào)輸入端Input2連接,第二信號(hào)輸出端0utput_QB與相鄰下ー個(gè)移位寄存器單元的第一信號(hào)輸入端Inputl連接；第奇數(shù)個(gè)移位寄存器單元的時(shí)鐘信號(hào)輸入端CLK與第一時(shí)鐘信號(hào)線301連接，第偶數(shù)個(gè)移位寄存器單元的時(shí)鐘信號(hào)輸入端CLK與第二時(shí)鐘信號(hào)線302連接；每ー移位寄存器單元的高電平信號(hào)輸入端VDD與高電平信號(hào)線303連接。本實(shí)施例中，第一時(shí)鐘信號(hào)線301和第二時(shí)鐘信號(hào)線302輸出的時(shí)鐘信號(hào)(CLK和CLKB)的電平相反,第一巾貞起始信號(hào)輸入端304和第二巾貞起始信號(hào)輸入端305的輸入信號(hào)(STV和STV_B)的電平相反。從上述實(shí)施例可以看出，移位寄存器單元中僅采用一個(gè)鎖存器，電路結(jié)構(gòu)簡(jiǎn)單、信號(hào)布線少，使得整個(gè)移位寄存器單元的功耗降低，同時(shí)其級(jí)聯(lián)結(jié)構(gòu)形成的柵極驅(qū)動(dòng)裝置占用面積少，可進(jìn)ー步減少對(duì)顯示面板的顯示面積的占用，從而實(shí)現(xiàn)顯示器件的高解析度和窄邊框化。如圖4所示為本發(fā)明實(shí)施例的移位寄存器單元的工作時(shí)序圖，以第n個(gè)移位寄存器單元為例，對(duì)圖3中移位寄存器單元的工作過(guò)程進(jìn)行說(shuō)明。圖3中的移位寄存器單元的工作過(guò)程主要包括以下階段
第I階段上ー級(jí)移位寄存器單元(即第n_l個(gè)移位寄存器單元)的輸出信號(hào)Output_Q(n-l)由低電平變?yōu)楦唠娖?，即第n個(gè)移位寄存器單元的輸入信號(hào)Input2是高電平，此時(shí)，CLK為低電平，第一薄膜晶體管Tl、第二薄膜晶體管T2關(guān)斷，鎖存器的輸出0utput_Q(n)保持為低電平。第2階段上ー級(jí)移位寄存器單元的輸出信號(hào)Output_Q(n-l)仍為高電平，即第n個(gè)移位寄存器單元的輸入信號(hào)Input2是高電平，CLK由低電平變?yōu)楦唠娖?，則第一薄膜晶體管Tl、第二薄膜晶體管T2、第三薄膜晶體管T3導(dǎo)通，輸入信號(hào)Inputl是低電平，此時(shí)，鎖存器的輸入端P被下拉至低電平，Output_QB(n)也為低電平，同時(shí)，鎖存器的輸出端Q(即0utput_Q)被上拉至高電平，也就是說(shuō)，鎖存器被編程為輸出高電平。第3階段上ー級(jí)移位寄存器單元的輸出信號(hào)Output_Q(n-l)變?yōu)榈碗娖?，即第n個(gè)移位寄存器單元的輸入信號(hào)Input2是低電平，而CLK又由高電平變?yōu)榈碗娖剑谝槐∧ぞw管Tl、第二薄膜晶體管T2、第三薄膜晶體管T3均截止，則鎖存器的高電平輸出被鎖存并維持，即0utput_Q(n)維持為高電平，Output_QB(n)維持為低電平。第4階段第n級(jí)移位寄存器單元的輸入信號(hào)Input2變?yōu)榈碗娖?，第三薄膜晶體管T3截止，CLK變?yōu)楦唠娖?，第一薄膜晶體管Tl導(dǎo)通，同時(shí)上ー級(jí)移位寄存器單元的反向輸出信號(hào)Output_QB(n-l)為高電平，即第n級(jí)移位寄存器單元的輸入信號(hào)Inputl為高電平，則鎖存器的輸入端P被上拉至高電平，輸出端Q(即0utput_Q(n))被下拉至低電平，也就是說(shuō)，鎖存器被編程為輸出低電平。第5階段上ー級(jí)移位寄存器單元的反向輸出信號(hào)Output_QB(n-l)始終為高電平，即第n個(gè)移位寄存器單元的輸入信號(hào)始終為低電Input2平，Inputl始 終為高電平，第三薄膜晶體管T3始終截止；第一薄膜晶體管Tl，第二薄膜晶體管T2在CLK信號(hào)下周期導(dǎo)通，其中當(dāng)?shù)谝槐∧ぞw管Tl導(dǎo)通吋，鎖存器的輸入端P被Inputl上拉至高電平，輸出端Q(即0utput_Q(n))為低電平；當(dāng)?shù)谝槐∧ぞw管Tl截止時(shí)，鎖存器的輸出端Q(即0utput_Q(n))維持低電平。即該階段為鎖存器的輸出端Q(即0utput_Q(n))輸出低電平維持階段。由于第5階段以后，Input2信號(hào)始終為低電平，也就是說(shuō)，第三薄膜晶體管T3 —直處于關(guān)閉狀態(tài)，而CLK會(huì)使第二薄膜晶體管T2不斷開(kāi)關(guān)，如果第二薄膜晶體管T2和第三薄膜晶體管T3之間處于高電位，則會(huì)影響鎖存器的輸出。為了避免上述問(wèn)題，如圖5所示為本發(fā)明實(shí)施例ニ的移位寄存器單元的結(jié)構(gòu)示意圖，在圖2所示的移位寄存器單元的基礎(chǔ)上，還可以在控制電路中增加一第四薄膜晶體管T4，其中，第四薄膜晶體管T4的柵極與復(fù)位信號(hào)輸入端Reset連接，源極與低電平信號(hào)輸入端VSS連接，漏極與第二薄膜晶體管T2連接。與圖2中的移位寄存器單元不同的是，在本實(shí)施例中，第二薄膜晶體管T2的源極和漏極是可以互換的。當(dāng)?shù)诙∧ぞw管T2和第三薄膜晶體管T3均導(dǎo)通、第四薄膜晶體管T4截止吋，第二薄膜晶體管T2與第一信號(hào)輸出端0utput_Q連接的一端為源極，與第三薄膜晶體管T3連接的一端為漏扱，當(dāng)?shù)诙∧ぞw管T2和第四薄膜晶體管T4均導(dǎo)通、第三薄膜晶體管T3截止時(shí)，第二薄膜晶體管T2與第一信號(hào)輸出端0utput_Q連接的一端為漏扱，與第四薄膜晶體管T4連接的一端為源扱。如圖6所示為本發(fā)明實(shí)施例ニ的柵極驅(qū)動(dòng)裝置的結(jié)構(gòu)示意圖，該柵極驅(qū)動(dòng)裝置包括沉積在陣列基板上的多個(gè)級(jí)聯(lián)的移位寄存器單元，該移位寄存器單元的結(jié)構(gòu)請(qǐng)參考圖5。下面對(duì)圖6中的柵極驅(qū)動(dòng)裝置的各部件之間的連接關(guān)系進(jìn)行詳細(xì)說(shuō)明 除第一個(gè)移位寄存器單元外，其余移位寄存器單元的第一信號(hào)輸入端Inputl與相鄰上ー個(gè)移位寄存器單兀的第二信號(hào)輸出端0utput_QB連接,第二信號(hào)輸入端Input2與相鄰上ー個(gè)移位寄存器單兀的第一信號(hào)輸出端0utput_Q連接；第一個(gè)移位寄存器單兀的第一信號(hào)輸入端Inputl與第一巾貞起始信號(hào)輸入端STV連接，第二信號(hào)輸入端Input2與第二幀起始信號(hào)輸入端STV_B連接；除最后ー個(gè)移位寄存器單元外，其余移位寄存器單元的第一信號(hào)輸出端0utput_Q與相鄰下ー個(gè)移位寄存器單兀的第二信號(hào)輸入端Input2連接,第二信號(hào)輸出端0utput_QB與相鄰下ー個(gè)移位寄存器單元的第一信號(hào)輸入端Inputl連接；第奇數(shù)個(gè)移位寄存器單元的時(shí)鐘信號(hào)輸入端CLK與第一時(shí)鐘信號(hào)線301連接，第偶數(shù)個(gè)移位寄存器單元的時(shí)鐘信號(hào)輸入端CLK與第二時(shí)鐘信號(hào)線302連接；每ー移位寄存器單元的高電平信號(hào)輸入端VDD與高電平信號(hào)線303連接，低電平信號(hào)輸入端VSS與低電平信號(hào)線304連接；除最后ー個(gè)移位寄存器單元外，其余移位寄存器單元的復(fù)位信號(hào)輸入端Reset與相鄰下ー個(gè)移位寄存器單兀的第一信號(hào)輸出端0utput_Q連接；最后ー個(gè)移位寄存器單兀的復(fù)位信號(hào)輸入端Reset與第一巾貞起始信號(hào)輸入端STV連接。本實(shí)施例中，第一時(shí)鐘信號(hào)線301和第二時(shí)鐘信號(hào)線302輸出的時(shí)鐘信號(hào)(CLK和CLKB)的電平相反,第一巾貞起始信號(hào)輸入端304和第二巾貞起始信號(hào)輸入端305的輸入信號(hào)(STV和STV_B)的電平相反。下面對(duì)圖6中的移位寄存器單元的工作過(guò)程進(jìn)行詳細(xì)說(shuō)明，同樣的，仍以第n個(gè)移位寄存器單元為例，其工作時(shí)序如圖4所示。圖6中移位寄存器單元的工作過(guò)程主要包括以下階段第I階段上ー級(jí)移位寄存器單元(即第n_l個(gè)移位寄存器單元)的輸出信號(hào)Output_Q(n-l)由低電平變?yōu)楦唠娖?，即第n個(gè)移位寄存器單元的輸入信號(hào)Input2是高電平，此時(shí)，CLK為低電平，第一薄膜晶體管Tl、第二薄膜晶體管T2關(guān)斷，鎖存器的輸出0utput_Q(n)保持為低電平。第2階段上ー級(jí)移位寄存器單元的輸出信號(hào)Output_Q(n-l)仍為高電平，即第n個(gè)移位寄存器單元的輸入信號(hào)Input2是高電平，CLK由低電平變?yōu)楦唠娖?，則第一薄膜晶體管Tl、第二薄膜晶體管T2、第三薄膜晶體管T3導(dǎo)通，Reset信號(hào)(即下ー級(jí)移位寄存器單兀的反向輸出信號(hào)Output_QB(n+l))為低電平,第四薄膜晶體管T4截止；輸入信號(hào)Inputl是低電平，此時(shí)，鎖存器的輸入端P被下拉至低電平，Output_QB (n)也為低電平，同時(shí)，鎖存器的輸出端Q(即Output_Q)被上拉至高電平，也就是說(shuō)，鎖存器被編程為輸出高電平。第3階段上ー級(jí)移位寄存器單元的輸出信號(hào)Output_Q(n-l)變?yōu)榈碗娖?，即第n個(gè)移位寄存器單元的輸入信號(hào)Input2是低電平，而CLK又由高電平變?yōu)榈碗娖?，第一薄膜晶體管Tl、第二薄膜晶體管T2、第三薄膜晶體管T3、第四薄膜晶體管T4均截止，則鎖存器的高電平輸出被鎖存并維持，即0utput_Q(n)維持為高電平，Output_QB(n)維持為低電平。而此時(shí)，在CLKB信號(hào)、0utput_Q(n)和Output_QB(n)信號(hào)下,下ー級(jí)移位寄存器單元進(jìn)入第2階段，其輸出Output_Q(n+l)變?yōu)楦唠娖剑聪蜉敵鯫utput_QB(n+l)變?yōu)榈碗娖?。?階段第n級(jí)移位寄存器單元的輸入信號(hào)Input2變?yōu)榈碗娖?，第三薄膜晶體管T3截止，CLK變?yōu)楦唠娖?，第一薄膜晶體管Tl導(dǎo)通，下ー級(jí)移位寄存器單元的輸出Output_Q(n+l)為高電平，則第四薄膜晶體管T4導(dǎo)通，同時(shí)上ー級(jí)移位寄存器單元的反向 輸出信號(hào)Output_QB(n-l)為高電平，即第n級(jí)移位寄存器單元的輸入信號(hào)Inputl為高電平，則鎖存器的輸入端P被上拉至高電平，輸出端Q(即0utput_Q(n))被下拉至低電平，也就是說(shuō)，鎖存器被編程為輸出低電平。第5階段上ー級(jí)移位寄存器單元的反向輸出信號(hào)Output_QB(n-l)始終為高電平，即第n個(gè)移位寄存器單元的輸入信號(hào)Input2始終為低電平，Inputl始終為高電平，第三薄膜晶體管T3、第四薄膜晶體管T4始終截止；第一薄膜晶體管Tl，第二薄膜晶體管T2在CLK信號(hào)下周期導(dǎo)通，其中當(dāng)?shù)谝槐∧ぞw管Tl導(dǎo)通時(shí)，鎖存器的輸入端P被Inputl上拉至高電平，輸出端Q(即0utput_Q(n))為低電平；當(dāng)?shù)谝槐∧ぞw管Tl截止時(shí)，鎖存器的輸出端Q(即0utput_Q(n))維持低電平。即該階段為鎖存器的輸出端Q(即0utput_Q(n))輸出低電平維持階段。上述實(shí)施例中，移位寄存器單兀具有兩個(gè)信號(hào)輸入端(第一信號(hào)輸入端Inputl和第二信號(hào)輸入端Input2)，當(dāng)然也可以僅采用ー個(gè)信號(hào)輸入端。如圖7所示為本發(fā)明實(shí)施例三的移位寄存器單元的結(jié)構(gòu)示意圖，該移位寄存器單元包括鎖存器201和控制電路。其中，控制電路用于控制鎖存器201編程或鎖存輸出信號(hào)，包括第一薄膜晶體管Tl、第二薄膜晶體管T2和第三薄膜晶體管T3，本實(shí)施例中，第一薄膜晶體管Tl和第二薄膜晶體管T2同時(shí)為NMOS晶體管，第三薄膜晶體管T3為PMOS晶體管。第一薄膜晶體管Tl的柵極與時(shí)鐘信號(hào)輸入端CLK連接，源極與信號(hào)輸入端Input連接，漏極與鎖存器201的輸入端P連接。由于信號(hào)輸入端Input的輸入信號(hào)Input可能是高電平，也可能是低電平，因而第一薄膜晶體管Tl的源極和漏極是可以互換的。當(dāng)Input信號(hào)是高電平時(shí)，與信號(hào)輸入端Input連接的是第一薄膜晶體管Tl的漏扱，與鎖存器201的輸入端P連接的是第一薄膜晶體管Tl的源極；當(dāng)Input信號(hào)是低電平時(shí)，與信號(hào)輸入端Input連接的是第一薄膜晶體管Tl的源極，與鎖存器201的輸入端P連接的是第一薄膜晶體管Tl的漏扱。第二薄膜晶體管T2的柵極與時(shí)鐘信號(hào)輸入端CLK連接,源極與第一信號(hào)輸出端0utput_Q連接，漏極與第三薄膜晶體管T3的漏極連接。
第三薄膜晶體管T3的柵極與信號(hào)輸入端Input連接，源極與高電平信號(hào)輸入端VDD連接，漏極與第二薄膜晶體管T2的漏極連接；鎖存器201包括首尾相連的第一反相器2011和第二反相器2012，鎖存器的輸入端P與第二信號(hào)輸出端0utput_QB以及第一薄膜晶體管Tl連接,輸出端Q與第一信號(hào)輸出端0utput_Q連接。本實(shí)施例中，第一信號(hào)輸出端0utput_Q與第二信號(hào)輸出端0utput_QB的輸出信號(hào)(0utput_Q 和 0utput_QB)的電平相反。上述實(shí)施例中，是以第一薄膜晶體管Tl和第二薄膜晶體管T2同時(shí)為NMOS晶體管為例進(jìn)行說(shuō)明，當(dāng)然第一薄膜晶體管Tl和第二薄膜晶體管T2也可以同時(shí)為PMOS晶體管。如圖8所示為本發(fā)明實(shí)施例三的柵極驅(qū)動(dòng)裝置的結(jié)構(gòu)示意圖，該柵極驅(qū)動(dòng)裝置包 括沉積在陣列基板上的多個(gè)級(jí)聯(lián)的移位寄存器單元，該移位寄存器單元的結(jié)構(gòu)請(qǐng)參考圖7。下面對(duì)圖8中的柵極驅(qū)動(dòng)裝置的各部件之間的連接關(guān)系進(jìn)行詳細(xì)說(shuō)明除第一個(gè)移位寄存器單元外，其余移位寄存器單元的信號(hào)輸入端Input與相鄰上ー個(gè)移位寄存器單元的第二信號(hào)輸出端0utput_QB連接；第一個(gè)移位寄存器單元的信號(hào)輸入端Input與幀起始信號(hào)輸入端STV連接；除最后ー個(gè)移位寄存器單元外，其余移位寄存器單元的第二信號(hào)輸出端0utput_QB與相鄰下ー個(gè)移位寄存器單元的信號(hào)輸入端Input連接；第奇數(shù)個(gè)移位寄存器單元的時(shí)鐘信號(hào)輸入端CLK與第一時(shí)鐘信號(hào)線301連接，第偶數(shù)個(gè)移位寄存器單元的時(shí)鐘信號(hào)輸入端CLK與第二時(shí)鐘信號(hào)線302連接；每ー移位寄存器單元的高電平信號(hào)輸入端VDD與高電平信號(hào)線303連接。本實(shí)施例中，第一時(shí)鐘信號(hào)線301和第二時(shí)鐘信號(hào)線302輸出的時(shí)鐘信號(hào)(CLK和CLKB)的電平相反。如圖9所示為本發(fā)明實(shí)施例四的移位寄存器單元的結(jié)構(gòu)示意圖，在圖7所示的實(shí)施例的基礎(chǔ)上，在控制電路中增加一第四薄膜晶體管T4，第四薄膜晶體管T4的柵極與復(fù)位信號(hào)輸入端Reset連接，源極與低電平信號(hào)輸入端VSS連接，漏極與第二薄膜晶體管T2的漏極連接。圖7和圖9中的移位寄存器單元，去掉了ー個(gè)輸入信號(hào)的時(shí)序，同時(shí)第三薄膜晶體管T3采用PMOS管傳輸VDD也沒(méi)有損耗。如圖10所示為本發(fā)明實(shí)施例四的柵極驅(qū)動(dòng)裝置的結(jié)構(gòu)示意圖，該柵極驅(qū)動(dòng)裝置包括沉積在陣列基板上的多個(gè)級(jí)聯(lián)的移位寄存器單元，該移位寄存器單元的結(jié)構(gòu)請(qǐng)參考圖9。下面對(duì)圖10中的柵極驅(qū)動(dòng)裝置的各部件之間的連接關(guān)系進(jìn)行詳細(xì)說(shuō)明除第一個(gè)移位寄存器單元外，其余移位寄存器單元的信號(hào)輸入端Input與相鄰上ー個(gè)移位寄存器單元的第二信號(hào)輸出端0utput_QB連接；第一個(gè)移位寄存器單兀的信號(hào)輸入端Input與巾貞起始信號(hào)輸入端STV連接；除最后ー個(gè)移位寄存器單元外，其余移位寄存器單元的第二信號(hào)輸出端0utput_QB與相鄰下ー個(gè)移位寄存器單元的信號(hào)輸入端Input連接；第奇數(shù)個(gè)移位寄存器單元的時(shí)鐘信號(hào)輸入端CLK與第一時(shí)鐘信號(hào)線301連接，第偶數(shù)個(gè)移位寄存器單元的時(shí)鐘信號(hào)輸入端CLK與第二時(shí)鐘信號(hào)線302連接；每ー移位寄存器單元的高電平信號(hào)輸入端VDD與高電平信號(hào)線303連接，低電平信號(hào)輸入端VSS與低電平信號(hào)線304連接；除最后ー個(gè)移位寄存器單元外，其余移位寄存器單元的復(fù)位信號(hào)輸入端Reset與相鄰下ー個(gè)移位寄存器單兀的第一信號(hào)輸出端0utput_Q連接；最后ー個(gè)移位寄存器單兀的復(fù)位信號(hào)輸入端Reset與巾貞起始信號(hào)輸入端STV連接。本實(shí)施例中，第一時(shí)鐘信號(hào)線301和第二時(shí)鐘信號(hào)線302輸出的時(shí)鐘信號(hào)(CLK和CLKB)的電平相反。上述實(shí)施例中的鎖存器中的第一反相器和第二反相器可以為多種結(jié)構(gòu)，下面舉例進(jìn)行說(shuō)明。如圖11所示為本發(fā)明的鎖存器的ー結(jié)構(gòu)示意圖，其中，第一反相器2011和第二反相器2012分別由兩個(gè)薄膜晶體管構(gòu)成，第一反相器2011包括第五薄膜晶體管T5和第六薄膜晶體管T6，第二反相器2012包括第七薄膜晶體管T7和第八薄膜晶體管T8。本實(shí)施例中，第五薄膜晶體管T5至第八薄膜晶體管T8均為NMOS管。第五薄膜晶體管T5的柵極和漏極均與高電平信號(hào)輸入端VDD連接，源極與鎖存器的輸入端P連接；第六薄膜晶體管T6的柵極與鎖存器的輸出端Q連接，源極與低電平信號(hào)輸入端VSS連接，漏極與鎖存器的輸入端P連接；第七薄膜晶體管17的柵極和漏極均與高電平信號(hào)輸入端VDD連接，源極與鎖存器的輸出端Q連接；第八薄膜晶體管T8的柵極與鎖存器的輸入端P連接，源極與低電平信號(hào)輸入端VSS連接，漏極與鎖存器的輸出端Q連接。如圖12所示為本發(fā)明的鎖存器的另ー結(jié)構(gòu)示意圖，其中，第一反相器2011和第二反相器2012分別由三個(gè)薄膜晶體管構(gòu)成，第一反相器2011包括第九薄膜晶體管T9、第十薄膜晶體管T10、第i^一薄膜晶體管Tl I，第二反相器2012包括第十二薄膜晶體管T12、第十三薄膜晶體管T13和第十四薄膜晶體管T14。本實(shí)施例中，第九薄膜晶體管T9至第十四薄膜晶體管T14均為NMOS管。第九薄膜晶體管T9的柵極和漏極均與高電平信號(hào)輸入端VDD連接，源極與所述第十薄膜晶體管TlO的柵極連接；第十薄膜晶體管TlO的柵極與第九薄膜晶體管T9的源極連接，漏極與高電平信號(hào)輸入端VDD連接，源極與鎖存器的輸入端P連接；第十一薄膜晶體管Tll的柵極與鎖存器的輸出端Q連接，源極與低電平信號(hào)輸入端VSS連接，漏極與鎖存器的輸入端P連接； 第十二薄膜晶體管T12的柵極和漏極均與高電平信號(hào)輸入端VDD連接，源極與第十三薄膜晶體管T13的柵極連接；第十三薄膜晶體管T13的柵極與第十二薄膜晶體管T12的源極連接，漏極與高電平信號(hào)輸入端VDD連接，源極與鎖存器的輸出端Q連接；第十四薄膜晶體管T14的柵極與鎖存器的輸入端P連接，源極與低電平信號(hào)輸入端VSS連接，漏極與鎖存器的輸出端Q連接。上述實(shí)施例中，第一反相器2011和第二反相器2012均是由NMOS管構(gòu)成，當(dāng)然，也可以由PMOS管或CMOS管構(gòu)成。本發(fā)明的實(shí)施例還提供一種陣列基板，包括上述實(shí)施例中的柵極驅(qū)動(dòng)裝置。 另外，本發(fā)明的實(shí)施例還提供一種顯示面板，包括上述陣列基板。以上所述僅是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本技術(shù)領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明原理的前提下，還可以作出若干改進(jìn)和潤(rùn)飾，這些改進(jìn)和潤(rùn)飾也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種移位寄存器單元，其特征在于，包括 鎖存器和控制電路； 所述控制電路包括 第一薄膜晶體管，其柵極與時(shí)鐘信號(hào)輸入端連接，源極與信號(hào)輸入端連接，漏極與所述鎖存器的輸入端連接； 第二薄膜晶體管，其柵極與所述時(shí)鐘信號(hào)輸入端連接，源極與第一信號(hào)輸出端連接； 第三薄膜晶體管，其柵極與所述信號(hào)輸入端連接，源極與所述高電平信號(hào)輸入端連接，漏極與所述第二薄膜晶體管的漏極連接； 所述鎖存器包括首尾相連的第一反相器和第二反相器，所述鎖存器的輸入端與所述第一薄膜晶體管的漏極以及第二信號(hào)輸出端連接，輸出端與所述第一信號(hào)輸出端連接；其中，所述第一信號(hào)輸出端與所述第二信號(hào)輸出端的輸出信號(hào)的電平相反。
2.如權(quán)利要求I所述的移位寄存器單元，其特征在于，還包括 第四薄膜晶體管，其柵極與復(fù)位信號(hào)輸入端連接，源極與低電平信號(hào)輸入端連接，漏極與所述第二薄膜晶體管的漏極連接。
3.如權(quán)利要求I所述的移位寄存器單元，其特征在于 所述第一反相器包括 第五薄膜晶體管，其柵極和漏極均與所述高電平信號(hào)輸入端連接，源極與所述鎖存器的輸入端連接； 第六薄膜晶體管，其柵極與所述鎖存器的輸出端連接，源極與低電平信號(hào)輸入端連接，漏極與所述鎖存器的輸入端連接； 所述第二反相器包括 第七薄膜晶體管，其柵極和漏極均與所述高電平信號(hào)輸入端連接，源極與所述鎖存器的輸出端連接； 第八薄膜晶體管，其柵極與所述鎖存器的輸入端連接，源極與低電平信號(hào)輸入端連接，漏極與所述鎖存器的輸出端連接。
4.如權(quán)利要求I所述的移位寄存器單元，其特征在于 所述第一反相器包括 第九薄膜晶體管，其柵極和漏極均與所述高電平信號(hào)輸入端連接； 第十薄膜晶體管，其柵極與所述第九薄膜晶體管的源極連接，漏極與所述高電平信號(hào)輸入端連接，源極與所述鎖存器的輸入端連接； 第十一薄膜晶體管，其柵極與所述鎖存器的輸出端連接，源極與低電平信號(hào)輸入端連接，漏極與所述鎖存器的輸入端連接； 所述第二反相器包括 第十二薄膜晶體管，其柵極和漏極均與所述高電平信號(hào)輸入端連接； 第十三薄膜晶體管，其柵極與所述第十二薄膜晶體管的源極連接，漏極與所述高電平信號(hào)輸入端連接，源極與所述鎖存器的輸出端連接； 第十四薄膜晶體管，其柵極與所述鎖存器的輸入端連接，源極與低電平信號(hào)輸入端連接，漏極與所述鎖存器的輸出端連接。
5.一種移位寄存器單元，其特征在于，包括鎖存器和控制電路； 所述控制電路包括 第一薄膜晶體管，其柵極與時(shí)鐘信號(hào)輸入端連接，源極與第一信號(hào)輸入端連接，漏極與所述鎖存器的輸入端連接； 第二薄膜晶體管，其柵極與所述時(shí)鐘信號(hào)輸入端連接，源極與所述第一信號(hào)輸出端連接； 第三薄膜晶體管，其柵極與第二信號(hào)輸入端連接，漏極與所述高電平信號(hào)輸入端連接，源極與所述第二薄膜晶體管的漏極連接； 所述鎖存器包括首尾相連的第一反相器和第二反相器，所述鎖存器的輸入端與所述第一薄膜晶體管的漏極以及第二信號(hào)輸出端連接，輸出端與所述第一信號(hào)輸出端連接；其中，所述第一信號(hào)輸入端與所述第二信號(hào)輸入端的輸入信號(hào)的電平相反，所述第一信號(hào)輸出端與所述第二信號(hào)輸出端的輸出信號(hào)的電平相反。
6.如權(quán)利要求5所述的移位寄存器單元，其特征在于，還包括 第四薄膜晶體管，其柵極與復(fù)位信號(hào)輸入端連接，源極與低電平信號(hào)輸入端連接，漏極與所述第二薄膜晶體管的漏極連接。
7.如權(quán)利要求5所述的移位寄存器單元，其特征在于 所述第一反相器包括 第五薄膜晶體管，其柵極和漏極均與所述高電平信號(hào)輸入端連接，源極與所述鎖存器的輸入端連接； 第六薄膜晶體管，其柵極與所述鎖存器的輸出端連接，源極與低電平信號(hào)輸入端連接，漏極與所述鎖存器的輸入端連接； 所述第二反相器包括 第七薄膜晶體管，其柵極和漏極均與所述高電平信號(hào)輸入端連接，源極與所述鎖存器的輸出端連接； 第八薄膜晶體管，其柵極與所述鎖存器的輸入端連接，源極與低電平信號(hào)輸入端連接，漏極與所述鎖存器的輸出端連接。
8.如權(quán)利要求5所述的移位寄存器單元，其特征在于 所述第一反相器包括 第九薄膜晶體管，其柵極和漏極均與所述高電平信號(hào)輸入端連接； 第十薄膜晶體管，其柵極與所述第九薄膜晶體管的源極連接，漏極與所述高電平信號(hào)輸入端連接，源極與所述鎖存器的輸入端連接； 第十一薄膜晶體管，其柵極與所述鎖存器的輸出端連接，源極與低電平信號(hào)輸入端連接，漏極與所述鎖存器的輸入端連接； 所述第二反相器包括 第十二薄膜晶體管，其柵極和漏極均與所述高電平信號(hào)輸入端連接； 第十三薄膜晶體管，其柵極與所述第十二薄膜晶體管的源極連接，漏極與所述高電平信號(hào)輸入端連接，源極與所述鎖存器的輸出端連接； 第十四薄膜晶體管，其柵極與所述鎖存器的輸入端連接，源極與低電平信號(hào)輸入端連接，漏極與所述鎖存器的輸出端連接。
9.一種柵極驅(qū)動(dòng)裝置，其特征在于，包括沉積在陣列基板上的多個(gè)如權(quán)利要求1-4任一項(xiàng)所述的移位寄存器單元，其中， 除第一個(gè)移位寄存器單元外，其余移位寄存器單元的信號(hào)輸入端與相鄰上一個(gè)移位寄存器單元的第二信號(hào)輸出端連接； 第一個(gè)移位寄存器單元的信號(hào)輸入端與幀起始信號(hào)輸入端連接； 除最后一個(gè)移位寄存器單元外，其余移位寄存器單元的第二信號(hào)輸出端與相鄰下一個(gè)移位寄存器單元的信號(hào)輸入端連接； 第奇數(shù)個(gè)移位寄存器單元的時(shí)鐘信號(hào)輸入端與第一時(shí)鐘信號(hào)線連接，第偶數(shù)個(gè)移位寄存器單元的時(shí)鐘信號(hào)輸入端與第二時(shí)鐘信號(hào)線連接； 每一移位寄存器單元的高電平信號(hào)輸入端與高電平信號(hào)線連接，低電平信號(hào)輸入端與低電平信號(hào)線連接； 所述第一時(shí)鐘信號(hào)線和所述第二時(shí)鐘信號(hào)線輸出的時(shí)鐘信號(hào)的電平相反。
10.如權(quán)利要求9所述的柵極驅(qū)動(dòng)裝置，其特征在于 除最后一個(gè)移位寄存器單元外，其余移位寄存器單元的復(fù)位信號(hào)輸入端與相鄰下一個(gè)移位寄存器單元的第一信號(hào)輸出端連接； 最后一個(gè)移位寄存器單元的復(fù)位信號(hào)輸入端與所述幀起始信號(hào)輸入端連接。
11.一種柵極驅(qū)動(dòng)裝置，其特征在于，沉積在陣列基板上的多個(gè)如權(quán)利要求5-8任一項(xiàng)所述的移位寄存器單元，其中， 除第一個(gè)移位寄存器單元外，其余移位寄存器單元的第一信號(hào)輸入端與相鄰上一個(gè)移位寄存器單元的第二信號(hào)輸出端連接，第二信號(hào)輸入端與相鄰上一個(gè)移位寄存器單元的第一信號(hào)輸出端連接； 第一個(gè)移位寄存器單兀的第一信號(hào)輸入端與第一巾貞起始信號(hào)輸入端連接，第二信號(hào)輸入端與第二幀起始信號(hào)輸入端連接； 除最后一個(gè)移位寄存器單兀外，其余移位寄存器單兀的第一信號(hào)輸出端與相鄰下一個(gè)移位寄存器單元的第二信號(hào)輸入端連接，第二信號(hào)輸出端與相鄰下一個(gè)移位寄存器單元的第一信號(hào)輸入端連接； 第奇數(shù)個(gè)移位寄存器單元的時(shí)鐘信號(hào)輸入端與第一時(shí)鐘信號(hào)線連接，第偶數(shù)個(gè)移位寄存器單元的時(shí)鐘信號(hào)輸入端與第二時(shí)鐘信號(hào)線連接； 每一移位寄存器單元的高電平信號(hào)輸入端與高電平信號(hào)線連接，低電平信號(hào)輸入端與低電平信號(hào)線連接； 所述第一時(shí)鐘信號(hào)線和所述第二時(shí)鐘信號(hào)線輸出的時(shí)鐘信號(hào)的電平相反，所述第一幀起始信號(hào)輸入端和所述第二幀起始信號(hào)輸入端的輸入信號(hào)的電平相反。
12.如權(quán)利要求11所述的柵極驅(qū)動(dòng)裝置，其特征在于除最后一個(gè)移位寄存器單元外，其余移位寄存器單元的復(fù)位信號(hào)輸入端與相鄰下一個(gè)移位寄存器單元的第一信號(hào)輸出端連接； 最后一個(gè)移位寄存器單元的復(fù)位信號(hào)輸入端與所述第一幀起始信號(hào)輸入端連接。
全文摘要
本發(fā)明提供一種移位寄存器單元和柵極驅(qū)動(dòng)裝置，該移位寄存器單元包括鎖存器和控制電路；控制電路包括第一薄膜晶體管，柵極與時(shí)鐘信號(hào)輸入端連接，源極與信號(hào)輸入端連接，漏極與鎖存器的輸入端連接；第二薄膜晶體管，柵極與時(shí)鐘信號(hào)輸入端連接，源極與第一信號(hào)輸出端連接；第三薄膜晶體管，柵極與信號(hào)輸入端連接，源極與高電平信號(hào)輸入端連接，漏極與第二薄膜晶體管的漏極連接；鎖存器包括首尾相連的第一反相器和第二反相器，鎖存器的輸入端與第二信號(hào)輸出端連接，輸出端與第一信號(hào)輸出端連接；第一信號(hào)輸出端與第二信號(hào)輸出端的輸出信號(hào)的電平相反。本發(fā)明的移位寄存器單元的電路結(jié)構(gòu)簡(jiǎn)單、信號(hào)布線少、功耗低、版圖面積小。
文檔編號(hào)G09G3/20GK102708777SQ20111038186
公開(kāi)日2012年10月3日 申請(qǐng)日期2011年11月25日 優(yōu)先權(quán)日2011年11月25日
發(fā)明者祁小敬, 譚文 申請(qǐng)人:京東方科技集團(tuán)股份有限公司, 成都京東方光電科技有限公司