專利名稱：輸出電路、數(shù)據(jù)驅(qū)動器和顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及輸出電路和采用該輸出電路的數(shù)據(jù)驅(qū)動器以及顯示裝置。
背景技術(shù)：
近來，以薄型、輕量、低功耗為特征的液晶顯示裝置(LCD)廣泛普及于顯示裝置， 并且在移動電話機(mobilphone、cellphone)、PDA(個人數(shù)字助理)、移動信息終端、筆記本 PC等的移動設(shè)備的顯示部中得到廣泛應(yīng)用。但是，最近隨著液晶顯示裝置的大畫面化、動畫處理技術(shù)的提高，除了移動用途之外，也能夠?qū)崿F(xiàn)放置型的大畫面顯示裝置或大畫面液晶電視。作為這些液晶顯示裝置，可以使用能夠進行高精細顯示的有源矩陣驅(qū)動方式的液晶顯示裝置。參照圖7，先對有源矩陣驅(qū)動方式的液晶顯示裝置的典型構(gòu)成進行說明。并且，在圖7的(A)中以框圖示出液晶顯示裝置的要部構(gòu)成，在圖7的(B)中示出液晶顯示裝置的顯示面板的單位像素的要部構(gòu)成。在圖7的(B)中，以示意性的等效電路來表示單位像素。參照7的(A)，有源矩陣驅(qū)動方式的薄型顯示裝置通常構(gòu)成為包括電源電路940、 顯示控制器950、顯示面板960、柵極驅(qū)動器970、數(shù)據(jù)驅(qū)動器980。在顯示面板960中，包含像素開關(guān)964和顯示元件963的單位像素以矩陣狀配置(例如在彩色SXGA (Super extended Graphic Array :超級擴展型圖形陣列)面板的情況下，1280 X 3像素列X IOM像素行)，向各單位像素傳輸從柵極驅(qū)動器970輸出的掃描信號的掃描線961、和傳輸從數(shù)據(jù)驅(qū)動器980 輸出的灰度電壓信號的數(shù)據(jù)線962呈格子狀配線。此外，柵極驅(qū)動器970和數(shù)據(jù)驅(qū)動器980 被顯示控制器950所控制，通過顯示控制器950供給各自所需的時鐘CLK、控制信號等，影像數(shù)據(jù)以數(shù)字信號供給至數(shù)據(jù)驅(qū)動器980。電源電路940向柵極驅(qū)動器970、數(shù)據(jù)驅(qū)動器980 供給所需電源。顯示面板960由半導(dǎo)體基板構(gòu)成，特別是在大畫面顯示裝置中廣泛采用在玻璃基板或塑料基板等絕緣性基板上以薄膜晶體管(TFT)形成像素開關(guān)等的半導(dǎo)體基板。上述顯示裝置，根據(jù)掃描信號來控制像素開關(guān)964的接通或斷開，當像素開關(guān)964 為接通(導(dǎo)通狀態(tài))時，對顯示元件963施加與影像數(shù)據(jù)對應(yīng)的灰度電壓信號，通過根據(jù)該灰度電壓信號而改變顯示元件963的亮度來顯示圖像。1個畫面量數(shù)據(jù)的改寫是在1幀期間(60Hz驅(qū)動時通常約為0.017秒)內(nèi)進行，通過各掃描線961按照每1像素行(每行)順次被選擇(像素開關(guān)964接通)，在選擇期間內(nèi)通過各數(shù)據(jù)線962將灰度電壓信號經(jīng)由像素開關(guān)964供給給顯示元件963。此外，有時也存在通過掃描線同時選擇多個像素行或者以60Hz以上的幀頻率被驅(qū)動的情況。在液晶顯示裝置的情況下，參照圖7的㈧和圖7的⑶，顯示面板960構(gòu)成為包括作為單位像素以矩陣狀配置像素開關(guān)964和透明的像素電極973的半導(dǎo)體基板、在整個面上形成1個透明電極974的相向基板、使這2張基板相向而在其中間封入液晶的構(gòu)造。此外，構(gòu)成單位像素的顯示元件963具有像素電極973、相向基板電極974、液晶電容971和輔助電容972。另外，在顯示面板的背面上作為光源具有背光(未圖示)。在因來自掃描線961的掃描信號而像素開關(guān)964接通(導(dǎo)通)時，來自數(shù)據(jù)線962的灰度電壓信號施加于像素電極973，透過液晶的背光的透過率因各像素電極973與相向基板電極974之間的電位差而變化，在像素開關(guān)964被斷開(非導(dǎo)通)后，也能夠通過液晶電容971和輔助電容972將該電位差保持一定期間來進行顯示。另外，在液晶顯示裝置的驅(qū)動中為了防止液晶的劣化而對相向基板電極974的共模電壓(COM)進行按照每個像素通常以1幀周期切換電壓極性(正或負)的驅(qū)動(反轉(zhuǎn)驅(qū)動)。作為典型驅(qū)動有在鄰接像素間成為不同的電壓極性的點反轉(zhuǎn)驅(qū)動、或在相鄰數(shù)據(jù)線間成為不同的電壓極性的列反轉(zhuǎn)驅(qū)動。在點反轉(zhuǎn)驅(qū)動中按照1個選擇期間(1個數(shù)據(jù)期間)向數(shù)據(jù)線962輸出不同的電壓極性的灰度電壓信號，在列反轉(zhuǎn)驅(qū)動中按照每1個選擇期間(1 個數(shù)據(jù)期間)向數(shù)據(jù)線962輸出相同的電壓極性的灰度電壓信號(按照每1幀周期進行極性反轉(zhuǎn))。圖8為引用專利文獻1的圖6的圖(具體參照專利文獻1的記載)。差動級14具有匪OS 晶體管 MN11、MN12、MNl3, MNl5, MN16、PMOS 晶體管 MP11、MP12、MP13、MP15、MP16、 恒定電流源111、112、浮動電流源113、開關(guān)SW11、SW12。NMOS晶體管MN11、MN12各自的柵極與開關(guān)電路6、輸入端子12連接而形成Nch差動對。恒定電流源111被供給負電源電壓 VSS而向Nch差動對晶體管(NM0S晶體管MNl 1、MNl2)供給偏置電流。PMOS晶體管MPl 1、 MP12各自的柵極與開關(guān)電路6、輸入端子12連接而形成Pch差動對。恒定電流源112被供給正電源電壓VDD而向Pch差動對晶體管(PM0S晶體管MP11、MP12)供給偏置電流。NMOS 晶體管麗11和PMOS晶體管的柵極通過開關(guān)電路6與輸出端子11或輸出端子21連接。PMOS晶體管MP15、MP16的源極與電源端子15 (正電源電壓VDD)共通連接，漏極與Nch差動對晶體管(NM0S晶體管麗11、麗12)的各自漏極分別連接。并且，PMOS晶體管 MP15的漏極經(jīng)由開關(guān)SWll和PMOS晶體管MP13與浮動電流源113連接。另外，PMOS晶體管MP15、MP16的柵極與浮動電流源113和PMOS晶體管MP13的漏極共通連接。由此，PMOS 晶體管MP15、MP16起到折疊式共源共柵放大器(folded cascode)連接的有源負載的作用。 向PMOS晶體管MP13的柵極供給偏置電壓BP2。NMOS晶體管麗15、麗16的源極與電源端子16 (負電源電壓VSQ共通連接，漏極與Pch差動對晶體管(PM0S晶體管MPll、MP12)的各自漏極分別連接。另外，NMOS晶體管麗15的漏極，經(jīng)由開關(guān)SW12和匪OS晶體管麗13與浮動電流源113連接。再有，NMOS晶體管麗15、麗16的柵極與浮動電流源113和NMOS晶體管麗13的漏極共通連接。由此，NMOS 晶體管MN15、MN16起到折疊式共源共柵放大器連接的有源負載的作用。向NMOS晶體管MN13 的柵極供給偏置電壓BN2。開關(guān)SW11、12始終為接通狀態(tài)(導(dǎo)通狀態(tài))。NMOS晶體管麗12和PMOS晶體管MP16的漏極與輸入級輸出端子51連接，并經(jīng)由開關(guān)SW51、SW52與輸出級13 (PM0S晶體管MP14的源極)和輸出級23 (PM0S晶體管MPM的源極)連接。PMOS晶體管MP12和NMOS晶體管麗16的漏極與輸入級輸出端子52連接，并經(jīng)由SW53、SWM與輸出級13 (匪OS晶體管麗14的源極)和輸出級23 (匪OS晶體管麗對的源極)連接。通過上述這種構(gòu)成，從NMOS晶體管麗12以及PMOS晶體管MP16的漏極(輸入級輸出端子51)、和PMOS晶體管MP12和NMOS晶體管麗16的漏極(輸入級輸出端子52) 輸出與輸入到輸入端子12上的輸入信號Vinl對應(yīng)的2個輸入級輸出信號Vsill、Vsil2。差動級M也是同樣的構(gòu)成。其中，匪OS晶體管麗11 麗16、PM0S晶體管MPll MP16、恒定電流源111、112、浮動電流源113、開關(guān)SW11、Sff 12, Sff51 SWM、偏置電壓BP12、BW2、輸入級輸出端子51、52、輸入級輸出信號Vsill、Vsil2，分別改寫為NMOS晶體管 MN21 麗26、PMOS晶體管MP21 MP26、恒定電流源121、122、浮動電流源123、開關(guān)3評21、 SW22、SW55 SW58、偏置電壓BP22、BN22、輸入級輸出端子53、54、輸入級輸出信號Vsi21、 Vsi22。差動級1M24)具有被輸入輸入信號Vinl (ViM)的2個差動對，差動對分別具有進行折疊式共源共柵放大器連接的有源負載。2個差動對和有源負載分別由不同導(dǎo)電型的晶體管構(gòu)成。因此，從差動級1M24)輸入到輸出級13或23的2個輸入級輸出信號Vill、 Vil2(Vi21、Vi22)成為輸入電平不同的同相信號。在差動級14Q4)中，輸入信號Vinl (Vin2)的電壓范圍為VSS VDS(sat)+VGS 的情況下，僅通過Pch差動對(PM0S晶體管MP11、MP 12(MP21、MP22))動作，在輸入信號 Vinl (Vin2)的電壓范圍為 VDS (sat)+VGS VDD-(VDS (sat)+VGS)的情況下，Pch 差動對 (PM0S 晶體管MPl 1、MP12 (MP21、MP22))和 Nch 差動對(NM0S 晶體管MNl 1、MN12 (MN2UMN22)) 兩者動作，在輸入信號Vinl (Vin2)的電壓范圍為VDD-(VDS (sat)+VGS) VDD的情況下， 僅Nch差動對(NM0S晶體管MN11、MN12(MN21、MN22))動作。這里，VDS(sat)是恒定電流源111、112(121、122)包含的晶體管的三極管區(qū)域和五極管區(qū)域的切換界限的源極和漏極之間電壓，VGS是形成差動對的晶體管(匪OS晶體管麗11、麗12 (MN2UMN22)、PMOS晶體管 MP11、MP12(MP21、MP22))的柵極和源極之間電壓。其結(jié)果，差動級14J4在輸入電壓VSS VDD的所有電壓范圍內(nèi)進行Rail-to-Rail動作。正專用輸出級13具有NMOS晶體管MN14、MNl7, MN18、PMOS晶體管MP14、MP17、 MP18、相位補償電容C1、C2。PMOS晶體管MP17與NMOS晶體管麗17的漏極和源極相互連接， 分別向各自柵極供給偏置電壓BPll、BNll而作為浮動電流源發(fā)揮功能。PMOS晶體管MP14 的柵極與偏置恒定電壓源(偏置電壓BP12)連接，漏極與浮動電流源(PM0S晶體管MP17 和NMOS晶體管麗17)的一端連接。匪OS晶體管麗14的柵極與偏置恒定電壓源(偏置電壓BN12)連接，漏極與浮動電流源(PM0S晶體管MP17和NMOS晶體管麗17)的另一端連接。 另外，PMOS晶體管MP14的源極經(jīng)由相位補償用電容Cll與輸出端子11連接，NMOS晶體管麗14的源極經(jīng)由相位補償用電容C12與輸出端子11連接。PMOS晶體管MP18的漏極和NMOS晶體管麗18的漏極經(jīng)由輸出端子11連接。PMOS 晶體管MP18的柵極與浮動電流源的一端(以及PMOS晶體管MP14的漏極)連接，源極與電源端子15 (正電源電壓VDD)連接。NMOS晶體管麗18的柵極與浮動電流源的另一端(以及 NMOS晶體管麗14的漏極)連接，源極與被供給電源電壓VML的電源端子17連接。負專用輸出級23也為同樣的構(gòu)成。其中，NMOS晶體管MN14、MN17、MN18、PMOS晶體管MP14、1^17、1^18、相位補償用電容(11、12、電源端子15 (正電源電壓VDD)、電源端子 17 (電源電壓VML)、偏置電壓BP ll、BP12、Bmi、Bm2分別改寫為NMOS晶體管MNM、MN27、 MN28、PMOS晶體管MPM、MP27、MP^、相位補償用電容C21、C22、電源端子16 (負電源電壓 VSS)、電源端子18 (電源電壓VMH)、偏置電壓BP21、BP22、BN21、BN22。開關(guān)SW61，對輸出端子11和差動級14(NM0S晶體管MN11、PMOS晶體管MP11)之間的連接進行控制。開關(guān)SW62，對輸出端子11和差動級M(NM0S晶體管麗21、PMOS晶體管MP21)之間的連接進行控制。開關(guān)SW63，對輸出端子21和差動級M(NM0S晶體管麗21、 PMOS晶體管MP21)之間的連接進行控制。開關(guān)SW64，對輸出端子21和差動級14(NM0S晶體管麗11、PMOS晶體管MP11)之間的連接進行控制。輸出級13Q3)的輸入晶體管(PM0S晶體管MP14(MP24)和匪OS晶體管 MN14 (MN24))、輸出晶體管(PM0S晶體管MP18 (MP28) ,NMOS晶體管MN18 (MN28))分別相對于輸出端子11 對稱地形成。輸出級13 將基于輸入電平不同的同相的2個輸入級輸出信號Vsill、Vsil2(Vsi21、Vsi22)的單端信號作為輸出信號Voutl (Vout2)向輸出端子 11(21)輸出。此時，輸出晶體管(PM0S晶體管MP18、NM0S晶體管麗18)的無功電流取決于偏置電壓BPlUBNllo圖8所示構(gòu)成是半VDD放大器(將驅(qū)動用電源按照正極、負極性的動態(tài)范圍而設(shè)置的放大器)，具有差動級1M24)、輸出級1303)，相對于差動級1M24)的電源電壓范圍 VDD VSS (VDD VSQ，輸出級13 (23)的電源電壓范圍有時較小為VDD VML (VMH VSS) (例如 VML = VMH = VDD/2)。在高速驅(qū)動(列反轉(zhuǎn)驅(qū)動)數(shù)據(jù)線等的大負載時，例如差動級14與輸出級13連接而將正極輸入電壓(Vinl)輸入到差動級14，差動級M與輸出級23連接而將負極輸入電壓(Vin2)輸入到差動級Μ。在向差動級14輸入VDD電源電壓附近的正極輸入電壓時(輸出端子對VDD電源電壓側(cè)進行充電動作)，輸出級13的輸出級晶體管ΜΡ18、麗18的柵極電壓有時暫態(tài)地大幅下降至比中位電源電壓VML低的VSS電源電壓附近。在該狀態(tài)下，如果正極輸入電壓變化到低電壓側(cè)(例如VML附近)，則在輸出級晶體管(ΜΡ18、ΜΝ18)的柵極電壓臨時恢復(fù)到與VML相比處于高電位側(cè)的輸出穩(wěn)定狀態(tài)時的電壓之前，不導(dǎo)通NMOS晶體管 ΜΝ18且不切換到放電動作。因此，在輸出信號電壓中產(chǎn)生延遲。同樣地，向差動級M輸入 VSS電源電壓附近的負極輸入電壓，輸出級23的輸出級晶體管MP^、麗觀的柵極電壓大幅上升至VDD電源電壓附近的狀態(tài)下，如果負極輸入電壓變化到高電壓側(cè)(例如VMH附近)， 則在輸出信號電壓中產(chǎn)生延遲。另一方面，在向差動級14輸入電源VML附近的正極輸入電壓時，輸出級13的輸出級晶體管(ΜΡ18、ΜΝ18)的柵極電壓僅上升至VDD附近的電壓。在該狀態(tài)下，即使正極輸入信號變化到VDD側(cè)，輸出級晶體管(ΜΡ18、麗18)的柵極電壓也會迅速回復(fù)到輸出穩(wěn)定狀態(tài)時的電壓，接著，輸出級晶體管ΜΡ18的柵極電壓迅速下降而切換到放電動作，從而不易發(fā)生輸出信號的延遲。同樣地，在向差動級M輸入電源VMH附近的負極輸入電壓時，輸出級 23的輸出級晶體管MP^、麗觀的柵極電壓僅下降至VSS電源電壓附近。在該狀態(tài)下，即使負極輸入電壓變化到VSS，也不易發(fā)生輸出信號電壓的延遲。圖9是從專利文獻2的圖4引用的附圖(變更了參考符號)。參照圖9，正極放大器210具有差動輸入級、中間級、輸出級。正極放大器110的差動輸入級具有具有第一端子與低位電壓源VSS連接的電流源Μ15和共通源極與電流源Μ15的第二端子連接的Nch差動對(Μ11、Μ12)的差動部210Α ；以及在Nch差動對(Μ11、Μ12)的輸出對和高位電源VDD2之間連接的Pch電流鏡(Μ13、Μ14)。對Nch差動對(M1UM12)的輸入對的非反轉(zhuǎn)輸入端(Ml2 的柵極)輸入正極參考電壓VII，反轉(zhuǎn)輸入端(Mil的柵極)與放大器輸出端子Nll連接。正極放大器210的放大級具有Pch電流鏡(M13、M14)的輸入端(M12和M14的連接點)與柵極連接而連接在高位電壓源VDD2與放大器輸出端子Nll之間的充電作用的放大晶體管M16 ；以及連接在放大器輸出端子Nll與中位電壓源VDDl之間的放電作用的放大晶體管M18。
正極放大器210的中間級具有浮動電流源M51、M52、電流源M53、M54。浮動電流源M51由Pch晶體管M51構(gòu)成，該Pch晶體管M51的柵極被輸入偏置電壓BPl，源極與放大晶體管M16的柵極N13連接，漏極與放大晶體管M18的柵極端子N15連接。浮動電流源M52 由Nch晶體管M52構(gòu)成，該Nch晶體管M52的柵極被輸入偏置電壓BN1，漏極與放大晶體管 M16的柵極端子N13連接，源極與放大晶體管M18的柵極端子N15連接。電流源M53連接在高位電壓源VDD2與放大晶體管M16的柵極端子N13之間。電流源MM連接在中位電壓源VDDl與放大晶體管M18的柵極端子N15之間。浮動電流源M51、M52的合計電流被設(shè)定為與電流源M53和MM的各個大致相等的電流。負極放大器220具有差動輸入級、中間級、輸出級。負極放大器220的差動輸入級具有具有第一端子與高位電壓源VDD2連接的電流源M25和共通源極與電流源M25的第二端子連接的Pch差動對(M21、M22)的差動部220A;以及連接在Pch差動對(M21、M22)的輸出對和低位電壓源VSS之間的Nch電流鏡(M23、MM)。對Pch差動對(M21、M22)的輸入對的非反轉(zhuǎn)輸入端(M22的柵極)輸入負極參考電壓V21，反轉(zhuǎn)輸入端(M21的柵極)與放大器輸出端子N12連接。負極放大器220的放大級具有Nch電流鏡(M23、MM)的輸入端(M22和M24的連接點)與柵極連接，并連接在放大器輸出端子m2與低位電壓源vss之間的放電作用的放大晶體管M26 ；以及連接在中位電源VDDl與放大器輸出端子N12之間的充電作用的放大晶體管IC8。負極放大器220的中間級具有浮動電流源M61、M62、電流源M63、M64。浮動電流源M61由Pch晶體管M61構(gòu)成，該Pch晶體管M61的柵極被輸入偏置電壓BP2，漏極與放大晶體管M26的柵極端子N14連接，源極與放大晶體管M28的柵極端子N16連接。浮動電流源M62由Nch晶體管M62構(gòu)成，該Nch晶體管M6的柵極被輸入偏置電壓BN2，源極與放大晶體管M26的柵極端子N14連接，漏極與放大晶體管M28的柵極端子N16連接。電流源M63 連接在中位電壓源VDDl與放大晶體管M28的柵極N16之間。電流源M64連接在放大晶體管的柵極14與低位電壓源VSS之間。浮動電流源M61、M62的合計電流被設(shè)定為與電流源M63和M64的各個大致相等的電流。正極放大器210和負極放大器220的中間級和輸出級的電源電壓的電位差是差動部210A、220A的電源電壓的電位差的1/2。正極放大器210和負極放大器220的各放大器的消耗電流的大部分流入到輸出級，因此功耗也可以為約1/2。圖9也是半VDD放大器，相對于正極放大器210的差動級的電源電壓范圍VDD2 VSS，正極放大器的輸出級電路(包含中間級)的電源電壓范圍VDD2 VDDl較小。例如， VDDl = VDD2/20在圖9的關(guān)聯(lián)技術(shù)中，與電源電壓范圍VDD2 VDDl對應(yīng)地降低正極放大器210 的輸出級的構(gòu)成元件的耐壓，因此為了不脫離耐壓而具有以輸出級PMOS晶體管M16的柵極電壓鉗位于VDDl (PM0S晶體管M16的柵極電壓不會變成低于VDDl的低電位)的方式作用的輔助晶體管M31。輔助晶體管M31連接在輸出級PMOS晶體管M16的柵極與電源VDD2之間，柵極接受偏置電壓VBN。另外，與電源電壓范圍VDDl VSS對應(yīng)地降低負極放大器220 的輸出級的構(gòu)成元件的耐壓，因此為了不脫離耐壓，具有以輸出級NMOS晶體管M26的柵極電壓鉗位于VDDl (PM0S晶體管M26的柵極電壓不會變成高于VDDl的高電位)的方式作用的輔助晶體管M41。輔助晶體管M41連接在輸出級NMOS晶體管M26的柵極與電源VSS之間，柵極接受偏置電壓VBP。專利文獻1 特開2009-244830號公報(圖6)專利文獻2 特開2008-1166M號公報(圖4)

發(fā)明內(nèi)容
以下進行關(guān)聯(lián)技術(shù)的分析。在圖8所示關(guān)聯(lián)技術(shù)中，在高速驅(qū)動(列反轉(zhuǎn)驅(qū)動)數(shù)據(jù)線等的大負載(負載電容大)的情況下，正極輸入電壓從電源VDD附近(充電動作)變化到電源VML附近(放電動作)時，充電動作時大幅下降的輸出級13的輸出級晶體管MP18、MN18的柵極電壓延遲恢復(fù)到切換為放電動作的電壓，因此在輸出信號電壓中產(chǎn)生延遲。并且，負極輸入電壓從電源 VSS附近(放電動作)變化到電源VMH附近(充電動作)時，放電動作時大幅上升的輸出級 23的輸出級晶體管MP^、M擬8的柵極電壓延遲恢復(fù)到切換為充電動作的電壓，因此在輸出信號電壓中產(chǎn)生延遲。在圖9所示關(guān)聯(lián)技術(shù)中，正極放大器210的輔助晶體管M31進行鉗位動作時，除了正極放大器210的無功電流之外從高電位電源VDD2通過輔助晶體管M31向放大晶體管M16 的柵極N13流過電流，因此功耗增大。并且，負極放大器220的輔助晶體管M41進行鉗位動作時，除了負極放大器220的無功電流之外通過放大晶體管似6從柵極W4向低電位電源 VSS流過電流，因此功耗增大。因此，本發(fā)明是針對上述課題做出的，其目的在于提供避免在輸出信號電壓中發(fā)生延遲且抑制消耗電流增大的輸出電路以及具有該輸出電路的數(shù)據(jù)驅(qū)動器和顯示裝置。解決上述課題的至少其一的本發(fā)明沒有特別限定于以下方案，但大概構(gòu)成為如下。根據(jù)本發(fā)明，提供一種輸出電路，該輸出電路具有差動放大電路、輸出放大電路、 控制電路、輸入端子、輸出端子、分別被供給第一至第三電源電壓的第一至第三電源端子， 上述第三電源電壓為上述第一電源電壓和上述第二電源電壓之間的電壓，上述差動放大電路，具有差動輸入級，將上述輸入端子的輸入信號和上述輸出端子的輸出信號以差動方式輸入的；以及第一和第二電流鏡，分別包含與上述第一和第二電源端子分別連接的第一和第二導(dǎo)電型的晶體管對，上述第一和第二電流鏡的至少一方接受上述差動輸入級的輸出電流，上述差動放大電路，還具有第一聯(lián)絡(luò)電路，連接在上述第一和第二電流鏡的輸入節(jié)點之間；以及第二聯(lián)絡(luò)電路，連接在上述第一和第二電流鏡的輸出節(jié)點之間，上述輸出放大電路，具有第一導(dǎo)電型的第一晶體管，連接在上述第一電源端子和上述輸出端子之間，控制端子連接到上述第一電流鏡的輸出節(jié)點和上述第二聯(lián)絡(luò)電路的一端的連接點；以及
第二導(dǎo)電型的第二晶體管，連接在上述輸出端子與上述第三電源端子之間，控制端子與上述第二聯(lián)絡(luò)電路的另一端連接，上述控制電路具有第一導(dǎo)電型的第三晶體管，該第一導(dǎo)電型的第三晶體管的第一端子連接到上述第二聯(lián)絡(luò)電路的上述另一端和上述輸出放大電路的上述第二晶體管的控制端子的連接點，第二端子與上述第二電流鏡的輸出節(jié)點連接，控制端子接受與上述第三電源端子的電壓對應(yīng)的偏置信號。根據(jù)本發(fā)明，輸出電路具有偏置電路，該偏置電路包括第一導(dǎo)電型的第四晶體管，第一端子與上述第三電源端子連接，第二端子與控制端子共通連接；以及負載元件，連接在上述第四晶體管的第二端子和上述第二電源端子之間，將上述第四晶體管的上述第二端子的電壓作為上述偏置信號供給。根據(jù)本發(fā)明，提供一種數(shù)據(jù)驅(qū)動器，其具有多個上述輸出電路，相對于多個上述輸出電路共通地具有上述偏置電路。根據(jù)本發(fā)明，提供一種具有該數(shù)據(jù)驅(qū)動器顯示裝置。根據(jù)本發(fā)明，能夠?qū)崿F(xiàn)消除輸出信號電壓的延遲并且抑制消耗電流增大的輸出電路以及具有該輸出電路的數(shù)據(jù)驅(qū)動器和顯示裝置。


圖1表示本發(fā)明第一實施方式的構(gòu)成。圖2表示本發(fā)明第二實施方式的構(gòu)成。圖3表示本發(fā)明第三實施方式的構(gòu)成。圖4表示本發(fā)明第四實施方式的構(gòu)成。圖5表示本發(fā)明的一個實施例與比較例的模擬波形。圖6表示本發(fā)明第五實施方式的構(gòu)成。圖7的(A)、圖7的⑶表示液晶顯示裝置、像素的構(gòu)成。圖8為引用專利文獻1的圖6的圖。圖9為與專利文獻2的圖4對應(yīng)的圖。附圖標記說明3、4、5、6 開關(guān)電路;11,21 輸出端子；12,22 輸入端子；
13、23:輸出級電路；14、24 輸入差動級電路；15、16、17、18 電源端子;31 奇數(shù)端子；32 偶數(shù)端子；41、42:端子；51 M 輸入級輸出端子；61 64:輸出級輸入端子；
100A 100D 輸出電路；
210正極放大器；
210A差動部；
220負極放大器；
220A差動部；
230輸出開關(guān)電路；
801移位寄存器；
802數(shù)據(jù)寄存器/鎖存器
803電平移動器組；
804參考電壓發(fā)生電路；
805解碼電路組；
806輸出電路組；
808、809 偏置電路；
940電源電路；
950顯示控制器；
960顯示面板；
961掃描線；
962數(shù)據(jù)線；
963顯示元件；
964像素開關(guān)；
970柵極驅(qū)動器；
971液晶電容；
972輔助電容；
973像素電極；
974相向基板電極；
980數(shù)據(jù)驅(qū)動器；
984像素開關(guān)。
具體實施例方式本發(fā)明的輸出電路具有差動放大電路、輸出放大電路(120)、控制電路(160)、輸入端子(101)、輸出端子(102)、被供給第一至第三電源電壓的第一至第三電源端子(VDD、 VSS, VML) 0上述第三電源電壓(VML)設(shè)定為上述第一和第二電源(VDD、VSS)之間的電位。差動放大電路具有將上述輸入端子(101)的輸入信號(VI)和上述輸出端子 (102)的輸出信號(VO)以差動方式輸入的差動輸入級(110)；與第一和第二電源(VDD、 VSS)分別連接且至少一方接受上述差動輸入級(110)的輸出電流的第一和第二電流鏡(130、140)；連接在上述第一和第二電流鏡(130、140)的輸入彼此之間的第一聯(lián)絡(luò)電路(150L)；連接在上述第一和第二電流鏡(130、140)的輸出彼此之間的第二聯(lián)絡(luò)電路 (150R)。輸出放大電路具有連接在上述第一電源端子(VDD)和上述輸出端子(10 之間且控制端子連接到上述第一電流鏡(130)的輸出和上述第二聯(lián)絡(luò)電路(150R)的一端的連接點的第一導(dǎo)電型的第一晶體管(121)；連接在上述第三電源端子(VML)和上述輸出端子 (102)之間且控制端子與上述第二聯(lián)絡(luò)電路(150R)的另一端連接的第二導(dǎo)電型的第二晶體管(122)。上述控制電路(160)具有連接在上述第二電流鏡(140)的輸出和上述第二聯(lián)絡(luò)電路(150R)的上述另一端之間，接受與上述第三電源端子(VML)的電壓對應(yīng)的偏置信號 (BP3)的第一導(dǎo)電型的第三晶體管(161)。還可具有偏置電路(165)，該偏置電路(16 包括第一端子與上述第三電源端子(VML)連接且第二端子與控制端子共通連接的第一導(dǎo)電型的第四晶體管(16 連接在上述第四晶體管(16 的第二端子與上述第二電源之間的負載元件(163)，并且該偏置電路 (165)將上述第四晶體管(162)的上述第二端子的電壓作為上述偏置信號(BP3)供給。以下對實施方式進行說明?！吹谝粚嵤┓绞健祱D1示出本發(fā)明第一實施方式的輸出電路的構(gòu)成。圖1的構(gòu)成與圖8的正極驅(qū)動放大器(圖8的14和1 對應(yīng)。參照圖1，本實施方式的輸出電路具有差動放大電路、輸出放大電路、第一控制電路、輸入端子、輸出端子、第一至第三電源VDD、VSS、VML的各電源端子。向VML電源端子供給VDD、VSS的電源電壓之間的電壓。在本實施方式中，差動放大電路，具有輸入差動級110、第一電流鏡130以及第二電流鏡140。上述輸入差動級110具有恒定電流源113，一端與VSS電源端子連接Nch差動對，包含共通源極與恒定電流源113的另一端連接且與輸入端子101和輸出端子102分別連接的NMOS晶體管112、111 ；恒定電流源116，一端與VDD電源端子連接；以及Pch差動， 包含共通源極與恒定電流源116的另一端連接且與輸入端子101和輸出端子102分別連接的PMOS晶體管114、115。上述第一電流鏡130由源極與VDD電源端子連接且柵極共通連接的PMOS晶體管131、132、以及源極與PMOS晶體管131、132的漏極分別連接且柵極共通連接而接受的第一偏置電壓BPl的PMOS晶體管133、134構(gòu)成，PMOS晶體管133的漏極與PMOS 晶體管131和132的共通柵極連接。上述第二電流鏡140由源極與VSS電源端子連接且柵極共通連接的NMOS晶體管141、142、以及源極與NMOS晶體管141、142的漏極分別連接且柵極共通連接而接受第二偏置電壓Bm的NMOS晶體管143、144構(gòu)成，NMOS晶體管143的漏極與NMOS晶體管141、142的共通柵極連接。構(gòu)成Nch差動對的輸出的NMOS晶體管111、112 的漏極與PMOS晶體管131和133的連接節(jié)點N6、以及PMOS晶體管132和134的連接節(jié)點 N5分別連接。構(gòu)成Pch差動對的輸出的PMOS晶體管114、115的漏極與NMOS晶體管141和 143的連接節(jié)點N8、以及NMOS晶體管142和144的連接節(jié)點N7分別連接。在本實施方式中，差動放大電路，還具有第一聯(lián)絡(luò)電路150L以及第二聯(lián)絡(luò)電路 150R。上述第一聯(lián)絡(luò)電路150L由電流源151構(gòu)成，該電流源151連接在形成第一電流鏡 130的輸入節(jié)點N2的PMOS晶體管133的漏極節(jié)點、和形成第二電流鏡140的輸入節(jié)點N4 的NMOS晶體管143的漏極節(jié)點之間，上述第二聯(lián)絡(luò)電路150R具有PMOS晶體管152和NMOS 晶體管153，該PMOS晶體管152和NMOS晶體管153并列連接在形成第一電流鏡130的輸出節(jié)點m的PMOS晶體管134的漏極節(jié)點、和形成第二電流鏡140的輸出節(jié)點N3的NMOS晶體管144的漏極節(jié)點之間，柵極分別接受第三、第四偏置電壓BP2、BN2。
在本實施方式中，輸出放大電路120具有PM0S晶體管121，連接在VDD電源端子與輸出端子102之間，柵極連接到第一電流鏡130的輸出節(jié)點m和第二聯(lián)絡(luò)電路150R的一端的連接點；以及NMOS晶體管122，連接在VML電源端子與輸出端子102之間，柵極與第二聯(lián)絡(luò)電路150R的另一端N3A連接。在本實施方式中，還具有控制電路160。該控制電路160具有PMOS晶體管161，該 PMOS晶體管161的源極連接到第二聯(lián)絡(luò)電路150R的上述另一端和NMOS晶體管122的柵極的連接點N3A，漏極與第二電流鏡140的輸出節(jié)點N3連接，柵極接受與VML電源端子的電壓對應(yīng)的第五偏置信號BP3。在本實施方式中，還具有偏置電路165。該偏置電路165包含源極與VML電源端子連接且漏極與柵極共通連接的(即二極管連接的)PMOS晶體管162、以及連接在PMOS晶體管162的漏極和VSS電源端子之間的負載元件163，將PMOS晶體管162的漏極電壓作為第五偏置信號BP3供給。并且，負載元件163由電流源構(gòu)成，但也可以是晶體管、電阻元件等。此外，在本實施方式中，相對于多個輸出電路100A具有一個偏置電路165，對于多個輸出電路100A的控制電路160共通供給偏置電壓BP3。相對于差動放大電路的電源電壓范圍VDD VSS，輸出放大電路120的電源電壓范圍設(shè)定為VDD VML。例如VML = VDD/2。從偏置電路165輸出的偏置電壓BP3為比VML低PMOS晶體管162的閾值電壓的絕對值(IvtpI)程度的電壓。此外，在圖1中，第一、第二電流鏡130、140采用低電壓共源共柵放大器電流鏡構(gòu)成，但是也可采用單級的電流鏡構(gòu)成。單級的電流鏡構(gòu)成作為其它實施方式將后述。在高速驅(qū)動(列反轉(zhuǎn)驅(qū)動)大畫面液晶顯示裝置的數(shù)據(jù)線等大電容負載的情況下，輸入電源VDD附近的正極輸入電壓時(輸出端子102的充電動作)，因第二電流鏡140 的輸出電流的增加而PMOS晶體管121的柵極電位和匪OS晶體管122的柵極電位下降。當輸出放大電路120的NMOS晶體管122的柵極電位N3A將要從VML進一步降時 (即PMOS晶體管161的源極電位要比VML低下時)，在PMOS晶體管161的柵極源極間電壓為閾值電壓以下時亥lj，PM0S晶體管161被截止，VDD與VSS間的電流通路(PM0S晶體管132、 134、第二聯(lián)絡(luò)電路150R、PM0S晶體管161、NMOS晶體管144、142)被切斷，節(jié)點N3A保持于 VML附近(不低至VML以下)。并且，輸出放大電路120的PMOS晶體管121的柵極電位也不會下降至VML以下。在該狀態(tài)下，當輸入電源VML附近的正極輸入電壓時(輸出端子102的放電動作)，輸出放大電路120的PMOS晶體管121的柵極節(jié)點m迅速上升至輸出穩(wěn)定狀態(tài)時的電壓(VDD-IVtpI)，NMOS晶體管122的柵極節(jié)點N3A迅速上升至輸出穩(wěn)定狀態(tài)時的電壓 (VML+Vtn)，接著，節(jié)點附、N3A分別上升，PMOS晶體管121成為截止狀態(tài)，NMOS晶體管122 成為接通狀態(tài)(導(dǎo)通狀態(tài))，迅速開始輸出端子102的VML附近的放電動作。因此，根據(jù)本實施方式，輸出級晶體管的柵極電壓不會像圖8所示關(guān)聯(lián)技術(shù)那樣低于VML，從而避免輸出信號的延遲。此外，控制電路160的PMOS晶體管161變成截止時的節(jié)點N3A的電壓成為比偏置電路165的偏置電壓BP3高PMOS晶體管161的閾值電壓的絕對值(|Vtp|)的電壓。因此， 當偏置電路165的PMOS晶體管162與控制電路160的PMOS晶體管161的閾值電壓相等時，
17PMOS晶體管161變成截止(非導(dǎo)通狀態(tài))時的節(jié)點N3A的電壓處于VML附近。根據(jù)需要， 對PMOS晶體管161、162各自的閾值電壓進行調(diào)整，能夠使PMOS晶體管161變成截止(非導(dǎo)通狀態(tài))時的節(jié)點N3A的電壓錯開VML。另外，根據(jù)本實施方式，PMOS晶體管161插入在第二電流鏡140的輸出節(jié)點N3與第二聯(lián)絡(luò)電路150R的電流通路之間，PMOS晶體管161為截止(非導(dǎo)通狀態(tài))時，通過切斷電流通路，將NMOS晶體管122的柵極電壓保持于VML附近。因此，根據(jù)本實施方式，可以避免圖9所示關(guān)聯(lián)技術(shù)存在的功耗增加的問題。在本實施方式中，當NMOS晶體管122的柵極電位處于高于VML的高電位時，PMOS 晶體管161成為接通(導(dǎo)通)，因此不會對正常的放大動作造成影響?！吹诙嵤┓绞健祱D2示出本發(fā)明第二實施方式的構(gòu)成。圖2的構(gòu)成與圖8的負極驅(qū)動放大器04、 23)對應(yīng)。如圖2所示，在本實施方式的輸出電路100B中，輸入差動級10、第一、第二電流鏡 130、140、第一、第二聯(lián)絡(luò)電路150L、150R與上述第一實施方式相同。輸出放大電路120具有PM0S晶體管121，源極與供給中位電源電壓VMH的VMH電源端子連接且柵極與第二聯(lián)絡(luò)電路150R的一端連接且漏極與輸出端子102連接；以及NMOS晶體管122，源極與VSS電源端子連接且柵極與第二聯(lián)絡(luò)電路150R的另一端連接且漏極與輸出端子102連接。在本實施方式的輸出電路100B中，取代上述第一實施方式的控制電路160而具有控制電路170。即，上述第一實施方式的控制電路160由PMOS晶體管161構(gòu)成，該PMOS晶體管161連接在第二聯(lián)絡(luò)電路150R的另一端N3A和第二電流鏡140的輸出節(jié)點N3之間，但是在本實施方式中，控制電路170具有NMOS晶體管171，該NMOS晶體管171的漏極與第一電流鏡130的輸出節(jié)點m連接，源極連接到第二聯(lián)絡(luò)電路150R的一端和PMOS晶體管121 的柵極的連接點WA，柵極接受偏置電壓BN3。另外，在本實施方式的輸出電路100B中，偏置電路175具有NM0S晶體管173，源極與VMH連接且漏極與柵極連接；以及負載元件172，連接在NMOS晶體管173的漏極與電源VDD之間。從NMOS晶體管173的漏極供給偏置電壓BN3。在高速驅(qū)動(列反轉(zhuǎn)驅(qū)動)大畫面液晶顯示裝置的數(shù)據(jù)線等大電容負載的情況下，輸入電源電壓VSS附近的負極輸入電壓時(輸出端子102的放電動作)，因第一電流鏡 130的輸出電流的增加而PMOS晶體管121的柵極電位和NMOS晶體管122的柵極電位上升。當輸出放大電路120的晶體管122的柵極電位NlA要從VMH進一步上升時(即 NMOS晶體管171的源極電位要從VMH上升時)，在NMOS晶體管171的柵極源極間電壓變成閾值以下的時亥lj，NMOS晶體管171被截止，VDD與VSS間的電流通路(PM0S晶體管132、134、 第二聯(lián)絡(luò)電路150R、PMOS晶體管161、NMOS晶體管144、142)被切斷，節(jié)點NlA保持于VMH 附近(不會上升至VMH以上)。并且，輸出放大電路120的NMOS晶體管122的柵極電位也不會上升至VMH以上。在該狀態(tài)下，當輸入電源VMH附近的負極輸入電壓時(輸出端子102的充電動作)，輸出放大電路120的NMOS晶體管122的柵極節(jié)點N3迅速下降至輸出穩(wěn)定狀態(tài)時的電壓(VSS+Vtn)，PMOS晶體管121的柵極節(jié)點NlA迅速下降至輸出穩(wěn)定狀態(tài)時的電壓 (VMH-1 Vtp I)，接著，節(jié)點mA、N3分別下降，NMOS晶體管122成為截止狀態(tài)，PMOS晶體管121成為接通狀態(tài)，迅速開始輸出端子102的向VMH附近的充電動作。因此，不會像圖8的關(guān)聯(lián)技術(shù)那樣輸出級晶體管的柵極電壓從VMH上升，從而避免輸出信號的延遲。此夕卜，控制電路170的NMOS晶體管171成為截止(非導(dǎo)通狀態(tài))時的節(jié)點NlA的電壓變成比偏置電路175的偏置電壓BN3低NMOS晶體管171的閾值電壓(Vtn)的電壓。因此，偏置電路175的NMOS晶體管173和控制電路170的NMOS晶體管171的閾值電壓相等時，NMOS晶體管171成為截止時的節(jié)點NlA的電壓處于VMH附近。根據(jù)需要，對NMOS晶體管171、173各自的閾值電壓進行調(diào)整，能夠使NMOS晶體管171變成截止時的節(jié)點NlA的電壓錯開VMH。另外，根據(jù)本實施方式，NMOS晶體管171插入在第一電流鏡130的輸出節(jié)點附與第二聯(lián)絡(luò)電路150R的電流通路間，當NMOS晶體管171為截止(非導(dǎo)通狀態(tài))時，通過切斷電流通路，將PMOS晶體管121的柵極電壓保持于VMH附近。因此，根據(jù)本實施方式，能夠避免像圖9的關(guān)聯(lián)技術(shù)那樣的功耗增加的問題。在本實施方式中，當PMOS晶體管121的柵極電位處于低于VMH的低電位時，NMOS 晶體管171被接通(導(dǎo)通)，因此不會對正常的放大動作造成影響?！吹谌龑嵤┓绞健祱D3示出本發(fā)明第三實施方式的構(gòu)成。參照圖3，本實施方式的輸出電路100C為由單級的電流鏡構(gòu)成圖1的上述第一實施方式的輸出電路100A中的第一、第二電流鏡130、 140(低電壓共源共柵放大器電流鏡)而獲得的。如圖3所示，第一電流鏡130’具有源極與電源VDD連接而柵極共通連接的PMOS 晶體管131、132，晶體管131的漏極與柵極連接。第二電流鏡140’具有源極與電源VSS連接而柵極共通連接的PMOS晶體管141、142，晶體管141的漏極與柵極連接?？刂齐娐?60 具有PMOS晶體管161，該PMOS晶體管161的源極連接到第二聯(lián)絡(luò)電路150R和NMOS晶體管 122的柵極的連接點，漏極與第二電流鏡140’的輸出節(jié)點N3(NM0S晶體管142的漏極)連接，柵極接受來自偏置電路165的偏置電壓BP3。偏置電路165采用與上述第一實施方式相同的構(gòu)成。在本實施方式中，也能夠獲得與上述第一實施方式相同的作用效果。〈第四實施方式〉圖4示出本發(fā)明第四實施方式的構(gòu)成。參照圖4，本實施方式的輸出電路100D是由單級的電流鏡構(gòu)成圖2的上述第一實施方式的輸出電路100B中的第一、第二電流鏡130、 140(低電壓共源共柵放大器電流鏡)而獲得的。如圖4所示，第一電流鏡130’具有源極與電源VDD連接而柵極共通連接的PMOS 晶體管131、132，晶體管131的漏極與柵極連接。第二電流鏡140’具有源極與電源VSS連接而柵極共通連接的PMOS晶體管141、142，晶體管141的漏極與柵極連接。控制電路170 具有NMOS晶體管171，該NMOS晶體管171的源極連接到第二聯(lián)絡(luò)電路150R和PMOS晶體管 121的柵極的連接點，漏極與第一電流鏡130’的輸出節(jié)點N1(PM0S晶體管132的漏極)連接，柵極接受來自偏置電路175的偏置電壓BN3。偏置電路175采用與上述第二實施方式相同的構(gòu)成。在本實施方式中，也能夠獲得與上述第二實施方式相同的作用效果?！磳嵤├底鳛楸景l(fā)明的一個實施例，示出圖1的實施方式的電路模擬結(jié)果。圖5為表示圖 1的實施方式構(gòu)成的電路模擬結(jié)果(暫態(tài)分析)和作為比較例的圖8的關(guān)聯(lián)技術(shù)的電路模擬結(jié)果(暫態(tài)分析)的波形圖。圖5的(A)示出關(guān)聯(lián)技術(shù)和本發(fā)明實施方式的輸出電路的大配線電容負載驅(qū)動時的輸出電壓波形，圖5的(B)示出關(guān)聯(lián)技術(shù)和本發(fā)明實施方式的輸出級的NMOS晶體管(圖8的麗18、圖1的NMOS晶體管122)的柵極電壓波形。圖5的(A)示出相對于在正極電源電壓范圍VDD (16V) VML(8V)之間對配線電容負載進行交流驅(qū)動時的正極輸入信號的、輸出電路的輸出信號(與配線電容負載端部的連接點)的電壓波形，正極輸入信號成為階梯波形(振幅8.0V)。正極輸入信號從VDD (16V) 下降至VML(SV)附近時，關(guān)聯(lián)技術(shù)的輸出信號VO的延遲時間較長。與此相對，根據(jù)本發(fā)明， 輸出信號VO的延遲得到抑制。如圖5的(B)所示，當正極輸入信號是高位側(cè)電源電壓VDD時，在關(guān)聯(lián)技術(shù)中NMOS 晶體管(圖8的MN18)的柵極電壓下降到低于中位電源電壓VML(SV)(例如下降至3. 2V附近)。在該狀態(tài)下，當正極輸入信號從VDD附近下降至VML附近時，輸出級的NMOS晶體管 (圖8的麗18)的柵極電壓從3. 2V附近上升并超過VML (8V)而達到(VML+Vtn)，到輸出級的NMOS晶體管(圖8的麗18)被接通(導(dǎo)通)為止耗費較多時間。因此，會產(chǎn)生像圖5的 (A)的關(guān)聯(lián)技術(shù)的那樣的輸出信號延遲。與此相對，根據(jù)本發(fā)明，在NMOS晶體管122的柵極電壓(節(jié)點N3A的電壓)下降至VML以下時，PMOS晶體管161被截止，停止于VML附近。 在該狀態(tài)下，輸入信號從VDD附近變化(下降)到VML附近時，NMOS晶體管122的柵極電壓 (節(jié)點N3A的電壓)從VML (8V)起迅速超過(VML+Vtn)，NMOS晶體管122被接通(導(dǎo)通)。 因此，根據(jù)本實施方式，能夠避免像關(guān)聯(lián)技術(shù)那樣的輸出信號延遲的問題。以上，通過圖5示出圖1實施方式的輸出信號的延遲抑制作用。同樣地，在圖2 圖4的各實施例中也可以通過模擬(未圖示)確認輸出信號的延遲抑制作用。〈第五實施方式〉圖6示出本發(fā)明一實施方式的顯示裝置的數(shù)據(jù)驅(qū)動器的要部構(gòu)成。該數(shù)據(jù)驅(qū)動器例如與圖7的(A)的數(shù)據(jù)驅(qū)動器980對應(yīng)。參照圖6，該數(shù)據(jù)驅(qū)動器構(gòu)成為包括移位寄存器801、數(shù)據(jù)寄存器/鎖存器802、電平移動器組803、參考電壓發(fā)生電路804、解碼電路組 805、輸出電路組806。輸出電路組806的各輸出電路，可以使用參照圖1 圖4說明的各實施方式的輸出電路100A 100D。與輸出個數(shù)對應(yīng)而具有多個輸出電路。偏置電路808與圖1的偏置電路165對應(yīng)，向構(gòu)成多個輸出電路的正極驅(qū)動放大器的輸出電路的控制電路160共通供給偏置電壓BP3。偏置電路809與圖2的偏置電路175對應(yīng)，向構(gòu)成多個輸出電路的負極驅(qū)動放大器的輸出電路的控制電路170共通供給偏置電壓BN3。移位寄存器801基于觸發(fā)脈沖和時鐘信號CLK而決定數(shù)據(jù)鎖存器的定時。數(shù)據(jù)寄存器/鎖存器802基于由移位寄存器801決定的定時，將輸入的影像數(shù)字數(shù)據(jù)展開為各輸出單位的數(shù)字數(shù)據(jù)信號，按照給定的輸出個數(shù)進行鎖存，根據(jù)控制信號，向電平移動器組 803輸出。電平移動器組803，將從數(shù)據(jù)寄存器/鎖存器802輸出的各輸出單位的數(shù)字數(shù)據(jù)信號從低振幅信號電平轉(zhuǎn)換成為高振幅信號而向解碼電路組805輸出。解碼電路組805，按照各輸出從由參考電壓發(fā)生電路804生成的參考電壓組中選擇與輸入的數(shù)字數(shù)據(jù)信號對應(yīng)的參考電壓。輸出電路組806，按照各輸出輸入由解碼電路組805的對應(yīng)的解碼器選擇的一個或多個參考電壓，放大輸出與該輸入的參考電壓對應(yīng)的灰度信號。輸出電路組806的輸出端子組與顯示裝置的數(shù)據(jù)線連接。移位寄存器801和數(shù)據(jù)寄存器/鎖存器802為邏輯電路，通常以低電壓(例如OV 3. 3V)構(gòu)成，被供給對應(yīng)的電源電壓。電平移動器組803、 解碼電路組805和輸出電路組806，通常以驅(qū)動顯示元件所需的高電壓(例如OV 18V)構(gòu)成，被供給對應(yīng)的電源電壓。參照圖1至圖4說明的各實施方式的輸出電路，能夠抑制與輸出電路的輸出端子連接的數(shù)據(jù)線充電時、放電時的延遲而有助于降低功耗，因此構(gòu)成為適于顯示裝置的數(shù)據(jù)驅(qū)動器的輸出電路組806的各輸出電路。根據(jù)本實施例，能夠?qū)崿F(xiàn)功耗低而可以高速驅(qū)動的數(shù)據(jù)驅(qū)動器、顯示裝置。另外，這里引入上述各專利文獻的公開內(nèi)容。在本發(fā)明的全部公開(包含權(quán)利要求)的范圍內(nèi)，可以根據(jù)其基本的技術(shù)思想進一步進行實施例或?qū)嵤├淖兏驼{(diào)整。例如，本發(fā)明采用的電流源可以為向源極供給給定的電源且向柵極供給給定的偏置電壓的晶體管。另外，在本發(fā)明的權(quán)利要求范圍內(nèi)可以進行各種公開要素的多樣化組合或選擇。艮口， 本發(fā)明包括本領(lǐng)域人員能夠?qū)崿F(xiàn)的、基于包含權(quán)利要求在內(nèi)的全部公開、技術(shù)思想的各種變形和修改。
權(quán)利要求
1.一種輸出電路，具有輸入端子、輸出端子、差動放大電路、輸出放大電路、控制電路、 從第一電源至第三電源分別被供給第一電源電壓至第三電源電壓的第一電源端子至第三電源端子，上述第三電源電壓為上述第一電源電壓和上述第二電源電壓之間的電壓，上述差動放大電路，具有差動輸入級，將上述輸入端子的輸入信號和上述輸出端子的輸出信號以差動方式輸入；第一電流鏡，包括與上述第一電源端子連接的第一導(dǎo)電型的晶體管對；以及第二電流鏡，包括與上述第二電源端子連接的第二導(dǎo)電型的晶體管對， 上述第一電流鏡和上述第二電流鏡的至少一方接受上述差動輸入級的輸出電流， 上述差動放大電路，還具有第一聯(lián)絡(luò)電路，連接在上述第一電流鏡和上述第二電流鏡的各自的輸入節(jié)點之間；以及第二聯(lián)絡(luò)電路，連接在上述第一電流鏡和第二電流鏡的各自的輸出節(jié)點之間， 上述輸出放大電路，具有上述第一導(dǎo)電型的第一晶體管，連接在上述第一電源端子和上述輸出端子之間，控制端子連接到上述第一電流鏡的輸出節(jié)點和上述第二聯(lián)絡(luò)電路的一端的連接點；以及上述第二導(dǎo)電型的第二晶體管，連接在上述輸出端子和上述第三電源端子之間，控制端子與上述第二聯(lián)絡(luò)電路的另一端連接，上述控制電路具有上述第一導(dǎo)電型的第三晶體管，該第一導(dǎo)電型的第三晶體管的第一端子連接到上述第二聯(lián)絡(luò)電路的上述另一端和上述輸出放大電路的上述第二晶體管的控制端子的連接點，第二端子與上述第二電流鏡的上述輸出節(jié)點連接，控制端子接受與上述第三電源電壓對應(yīng)的值的第一偏置電壓。
2.一種輸出電路，具有輸入端子、輸出端子、差動放大電路、輸出放大電路、控制電路、 從第一電源至第三電源分別被供給第一電源電壓至第三電源電壓的第一電源端子至第三電源端子，上述第三電源電壓為上述第一電源電壓和上述第二電源電壓之間的電壓，上述差動放大電路，具有差動輸入級，將上述輸入端子的輸入信號和上述輸出端子的輸出信號以差動方式輸入；第一電流鏡，包括與上述第一電源端子連接的第一導(dǎo)電型的晶體管對；以及第二電流鏡，包括與上述第二電源端子連接的第二導(dǎo)電型的晶體管對， 上述第一電流鏡和上述第二電流鏡的至少一方接受上述差動輸入級的輸出電流， 上述差動放大電路，還具有第一聯(lián)絡(luò)電路，連接在上述第一電流鏡和第二電流鏡的各自的輸入節(jié)點之間；以及第二聯(lián)絡(luò)電路，連接在上述第一電流鏡和第二電流鏡的各自的輸出節(jié)點之間， 上述輸出放大電路，具有上述第一導(dǎo)電型的第一晶體管，連接在上述第三電源端子和上述輸出端子之間，控制端子與上述第二聯(lián)絡(luò)電路的一端連接；以及上述第二導(dǎo)電型的第二晶體管，連接在上述輸出端子和上述第二電源端子之間，控制端子連接到上述第二聯(lián)絡(luò)電路的另一端和上述第二電流鏡的輸出節(jié)點的連接點，上述控制電路具有上述第二導(dǎo)電型的第三晶體管，該第二導(dǎo)電型的第三晶體管的第一端子連接到上述第二聯(lián)絡(luò)電路的上述一端和上述輸出放大電路的上述第一晶體管的控制端子的連接點，第二端子與上述第一電流鏡的輸出節(jié)點連接，控制端子接受與上述第三電源電壓對應(yīng)的值的第一偏置電壓。
3.根據(jù)權(quán)利要求1所述的輸出電路，其特征在于， 具有偏置電路，該偏置電路，包括上述第一導(dǎo)電型的第四晶體管，該第一導(dǎo)電型的第四晶體管的第一端子與上述第三電源端子連接，第二端子與控制端子共通連接；以及負載元件，連接在上述第四晶體管的第二端子和上述第二電源端子之間， 上述第四晶體管的上述第二端子的電壓作為上述第一偏置電壓而供給到上述第一導(dǎo)電型的上述第三晶體管的上述控制端子。
4.根據(jù)權(quán)利要求2所述的輸出電路，其特征在于， 具有偏置電路，該偏置電路，包括上述第二導(dǎo)電型的第四晶體管，該第二導(dǎo)電型的第四晶體管的第一端子與上述第三電源端子連接，第二端子與控制端子共通連接；以及負載元件，連接在上述第一電源端子和上述第四晶體管的第二端子之間， 上述第四晶體管的上述第二端子的電壓作為上述第一偏置電壓而供給到上述第二導(dǎo)電型的上述第三晶體管的上述控制端子。
5.根據(jù)權(quán)利要求1所述的輸出電路，其特征在于， 上述差動輸入級，具有第一電流源，一端與上述第二電源端子連接；上述第二導(dǎo)電型的第一差動晶體管對，該第二導(dǎo)電型的第一差動晶體管對的共通連接的第一端子與上述第一電流源的另一端連接，控制端子與上述輸入端子和上述輸出端子分別連接，第二端子與上述第一電流鏡的上述第一導(dǎo)電型的上述晶體管對分別連接； 第二電流源，一端與上述第一電源端子連接；以及上述第一導(dǎo)電型的第二差動晶體管對，該第一導(dǎo)電型的第二差動晶體管對的共通連接的第一端子與上述第二電流源的另一端連接，控制端子與上述輸入端子和上述輸出端子分別連接，第二端子與上述第二電流鏡的上述第二導(dǎo)電型的上述晶體管對分別連接。
6.根據(jù)權(quán)利要求2所述的輸出電路，其特征在于， 上述差動輸入級，具有第一電流源，一端與上述第二電源端子連接；上述第二導(dǎo)電型的第一差動晶體管對，該第二導(dǎo)電型的第一差動晶體管對的共通連接的第一端子與上述第一電流源的另一端連接，控制端子與上述輸入端子和上述輸出端子分別連接，第二端子與上述第一電流鏡的上述第一導(dǎo)電型的上述晶體管對分別連接； 第二電流源，一端與上述第一電源端子連接；以及上述第一導(dǎo)電型的第二差動晶體管對，該第一導(dǎo)電型的第二差動晶體管對的共通連接的第一端子與上述第二電流源的另一端連接，控制端子與上述輸入端子和上述輸出端子分別連接，第二端子與上述第二電流鏡的上述第二導(dǎo)電型的上述晶體管對分別連接。
7.根據(jù)權(quán)利要求5所述的輸出電路，其特征在于，上述第一電流鏡作為上述第一導(dǎo)電型的上述晶體管對，具有 上述第一導(dǎo)電型的第一晶體管對，第一端子與上述第一電源端子共通連接，控制端子彼此連接；以及上述第一導(dǎo)電型的第二晶體管對，第一端子與上述第一導(dǎo)電型的上述第一晶體管對的第二端子分別連接，對共通連接的控制端子施加第二偏置電壓，上述第一導(dǎo)電型的上述第二晶體管對的一方的晶體管的第二端子與上述第一導(dǎo)電型的上述第一晶體管對的共通連接的控制端子連接而形成上述第一電流鏡的輸入節(jié)點，另一方的晶體管的第二端子形成上述第一電流鏡的輸出節(jié)點，上述第二導(dǎo)電型的上述第一差動晶體管對的第二端子與上述第一電流鏡的上述第一導(dǎo)電型的上述第一晶體管對的第二端子分別連接，上述第二電流鏡作為上述第二導(dǎo)電型的上述晶體管對，具有 上述第二導(dǎo)電型的第三晶體管對，第一端子與上述第二電源端子共通連接，控制端子彼此連接；以及上述第二導(dǎo)電型的第四晶體管對，第一端子與上述第二導(dǎo)電型的上述第三晶體管對的第二端子分別連接，對共通連接的控制端子施加第三偏置電壓，上述第二導(dǎo)電型的上述第四晶體管對的一方的晶體管的第二端子與上述第二導(dǎo)電型的上述第三晶體管對的共通連接的控制端子連接而形成上述第二電流鏡的輸入節(jié)點，另一方的晶體管的第二端子形成上述第二電流鏡的輸出節(jié)點，上述第一導(dǎo)電型的上述第二差動晶體管對的第二端子與上述第二電流鏡的上述第二導(dǎo)電型的上述第三晶體管對的第二端子分別連接。
8.根據(jù)權(quán)利要求6所述的輸出電路，其特征在于， 上述第一電流鏡作為上述第一導(dǎo)電型的上述晶體管對具有上述第一導(dǎo)電型的第一晶體管對，第一端子與上述第一電源端子共通連接，控制端子彼此連接；以及上述第一導(dǎo)電型的第二晶體管對，第一端子與上述第一導(dǎo)電型的上述第一晶體管對的第二端子分別連接，對共通連接的控制端子施加第二偏置電壓，上述第一導(dǎo)電型的上述第二晶體管對的一方的晶體管的第二端子與上述第一導(dǎo)電型的上述第一晶體管對的共通連接的控制端子連接而形成上述第一電流鏡的輸入節(jié)點，另一方的晶體管的第二端子形成上述第一電流鏡的輸出節(jié)點，上述第二導(dǎo)電型的上述第一差動晶體管對的第二端子與上述第一電流鏡的上述第一導(dǎo)電型的上述第一晶體管對的第二端子分別連接，上述第二電流鏡作為上述第二導(dǎo)電型的上述晶體管對，具有 上述第二導(dǎo)電型的第三晶體管對，第一端子與上述第二電源端子共通連接，控制端子彼此連接；以及上述第二導(dǎo)電型的第四晶體管對，第一端子與上述第二導(dǎo)電型的上述第三晶體管對的第二端子分別連接，對共通連接的控制端子施加第三偏置電壓，上述第二導(dǎo)電型的上述第四晶體管對的一方的晶體管的第二端子與上述第二導(dǎo)電型的上述第三晶體管對的共通連接的控制端子連接而形成上述第二電流鏡的輸入節(jié)點，另一方的晶體管的第二端子形成上述第二電流鏡的輸出節(jié)點，上述第一導(dǎo)電型的上述第二差動晶體管對的第二端子與上述第二電流鏡的上述第二導(dǎo)電型的上述第三晶體管對的第二端子分別連接。
9.根據(jù)權(quán)利要求5所述的輸出電路，其特征在于，上述第一電流鏡作為上述第一導(dǎo)電型的上述晶體管對具有上述第一導(dǎo)電型的第一晶體管對，該第一導(dǎo)電型的第一晶體管對的第一端子與上述第一電源端子共通連接且控制端子彼此連接，上述第一導(dǎo)電型的上述第一晶體管對的一方的晶體管的第二端子與上述第一導(dǎo)電型的上述第一晶體管對的共通連接的控制端子連接而形成上述第一電流鏡的輸入節(jié)點，另一方的晶體管的第二端子形成上述第一電流鏡的輸出節(jié)點，上述第二導(dǎo)電型的上述第一差動晶體管對的第二端子與上述第一電流鏡的上述第一導(dǎo)電型的上述第一晶體管對的第二端子分別連接，上述第二電流鏡作為上述第二導(dǎo)電型的上述晶體管對具有上述第二導(dǎo)電型的第二晶體管對，該第二導(dǎo)電型的第二晶體管對的第一端子與上述第二電源端子共通連接且控制端子彼此連接，上述第二導(dǎo)電型的上述第二晶體管對的一方的晶體管的第二端子與上述第二導(dǎo)電型的上述第二晶體管對的共通連接的控制端子連接而形成上述第二電流鏡的輸入節(jié)點，另一方的晶體管的第二端子形成上述第二電流鏡的輸出節(jié)點，上述第一導(dǎo)電型的上述第二差動晶體管對的第二端子與上述第二電流鏡的上述第二導(dǎo)電型的上述第二晶體管對的第二端子分別連接。
10.根據(jù)權(quán)利要求6所述的輸出電路，其特征在于，上述第一電流鏡作為上述第一導(dǎo)電型的上述晶體管對具有上述第一導(dǎo)電型的第一晶體管對，該第一導(dǎo)電型的第一晶體管對的第一端子與上述第一電源端子共通連接且控制端子彼此連接，上述第一導(dǎo)電型的上述第一晶體管對的一方的晶體管的第二端子與上述第一導(dǎo)電型的上述第一晶體管對的共通連接的控制端子連接而形成上述第一電流鏡的輸入節(jié)點，另一方的晶體管的第二端子形成上述第一電流鏡的輸出節(jié)點，上述第二導(dǎo)電型的上述第一差動晶體管對的第二端子與上述第一電流鏡的上述第一導(dǎo)電型的上述第一晶體管對的第二端子分別連接，上述第二電流鏡作為上述第二導(dǎo)電型的上述晶體管對具有上述第二導(dǎo)電型的第二晶體管對，該第二導(dǎo)電型的第二晶體管對的第一端子與上述第二電源端子共通連接且控制端子彼此連接，上述第二導(dǎo)電型的上述第二晶體管對的一方的晶體管的第二端子與上述第二導(dǎo)電型的上述第二晶體管對的共通連接的控制端子連接而形成上述第二電流鏡的輸入節(jié)點，另一方的晶體管的第二端子形成上述第二電流鏡的輸出節(jié)點，上述第一導(dǎo)電型的上述第二差動晶體管對的第二端子與上述第二電流鏡的上述第二導(dǎo)電型的上述第二晶體管對的第二端子分別連接。
11.根據(jù)權(quán)利要求1所述的輸出電路，其特征在于，上述第一聯(lián)絡(luò)電路具有電流源，上述第二聯(lián)絡(luò)電路具有并列地連接在上述第二聯(lián)絡(luò)電路的一端與另一端之間，柵極分別接受第四偏置電壓、第五偏置電壓的第一和第二導(dǎo)電型的晶體管。
12.根據(jù)權(quán)利要求2所述的輸出電路，其特征在于， 上述第一聯(lián)絡(luò)電路具有電流源，上述第二聯(lián)絡(luò)電路具有并列地連接在上述第二聯(lián)絡(luò)電路的一端與另一端之間，柵極分別接受第四偏置電壓、第五偏置電壓的第一和第二導(dǎo)電型的晶體管。
13.一種輸出電路，具有正極輸出電路，在權(quán)利要求1的上述輸出電路中，上述第一導(dǎo)電型、第二導(dǎo)電型分別為 P型、N型，上述第一電源電壓至第三電源電壓分別是高電位電源電壓、低電位電源電壓、第一中間電源電壓；以及負極輸出電路，在權(quán)利要求1的上述輸出電路中，上述第一導(dǎo)電型、第二導(dǎo)電型分別為 N型、P型，上述第一電源電壓至第三電源電壓分別是上述低電位電源電壓、上述高電位電源電壓、第二中間電源電壓。
14.一種輸出電路，具有正極輸出電路，在權(quán)利要求1的上述輸出電路中，上述第一導(dǎo)電型、第二導(dǎo)電型分別為 P型、N型，上述第一電源電壓至第三電源電壓分別是高電位電源電壓、低電位電源電壓、第一中間電源電壓；以及負極輸出電路，上述負極輸出電路具有輸入端子、輸出端子、差動放大電路、輸出放大電路、控制電路、 從第一電源至第三電源分別被供給第一電源電壓至第三電源電壓的第一電源端子至第三電源端子，上述第三電源電壓為上述第一電源電壓和上述第二電源電壓之間的電壓， 上述差動放大電路，具有差動輸入級，將上述輸入端子的輸入信號和上述輸出端子的輸出信號以差動方式輸入；第一電流鏡，包括與上述第一電源端子連接的第一導(dǎo)電型的晶體管對；以及第二電流鏡，包括與上述第二電源端子連接的第二導(dǎo)電型的晶體管對， 上述第一電流鏡和上述第二電流鏡的至少一方接受上述差動輸入級的輸出電流， 上述差動放大電路，還具有第一聯(lián)絡(luò)電路，連接在上述第一電流鏡和第二電流鏡的各自的輸入節(jié)點之間；以及第二聯(lián)絡(luò)電路，連接在上述第一電流鏡和第二電流鏡的各自的輸出節(jié)點之間， 上述輸出放大電路，具有上述第一導(dǎo)電型的第一晶體管，連接在上述第三電源端子和上述輸出端子之間，控制端子與上述第二聯(lián)絡(luò)電路的一端連接；以及上述第二導(dǎo)電型的第二晶體管，連接在上述輸出端子和上述第二電源端子之間，控制端子連接到上述第二聯(lián)絡(luò)電路的另一端和上述第二電流鏡的輸出節(jié)點的連接點，上述控制電路具有上述第二導(dǎo)電型的第三晶體管，該第二導(dǎo)電型的第三晶體管的第一端子連接到上述第二聯(lián)絡(luò)電路的上述一端和上述輸出放大電路的上述第一晶體管的控制端子的連接點，第二端子與上述第一電流鏡的輸出節(jié)點連接，控制端子接受與上述第三電源端子的電壓對應(yīng)的值的第一偏置電壓，在上述負極輸出電路中，上述第一導(dǎo)電型、第二導(dǎo)電型分別為P型、N型，上述第一電源電壓至第三電源電壓分別是上述高電位電源電壓、上述低電位電源電壓、第二中間電源電壓。
15.一種數(shù)據(jù)驅(qū)動器，具備具有多個權(quán)利要求1所述的輸出電路的輸出電路組。
16.一種數(shù)據(jù)驅(qū)動器，具備具有多個權(quán)利要求2所述的輸出電路的輸出電路組。
17.一種數(shù)據(jù)驅(qū)動器，具備具有多個權(quán)利要求1所述的輸出電路的輸出電路組， 相對于多個上述輸出電路共通地具有1個偏置電路， 該偏置電路包括第一導(dǎo)電型的第四晶體管，第一端子與上述第三電源端子連接，第二端子與控制端子共通連接；以及負載元件，連接在上述第四晶體管的第二端子和上述第二電源端子之間， 將上述第四晶體管的上述第二端子的電壓作為上述偏置信號供給。
18.一種數(shù)據(jù)驅(qū)動器，具備具有多個權(quán)利要求2所述的輸出電路的輸出電路組， 相對于多個上述輸出電路共通地具有1個偏置電路， 該偏置電路包括第二導(dǎo)電型的第四晶體管，第一端子與上述第三電源端子連接，第二端子與控制端子共通連接；以及負載元件，連接在上述第一電源端子和上述第四晶體管的第二端子之間， 將上述第四晶體管的上述第二端子的電壓作為上述第一偏置信號供給。
19.一種顯示裝置，具有權(quán)利要求15所述的數(shù)據(jù)驅(qū)動器。
20.—種顯示裝置，具有權(quán)利要求16所述的數(shù)據(jù)驅(qū)動器。
全文摘要
提供輸出電路、數(shù)據(jù)驅(qū)動器和顯示裝置。輸出電路具有差動放大電路、輸出放大電路、控制電路，差動放大電路具有將輸入端子和輸出端子的電壓差動輸入的差動輸入級、與第一和第二電源端子連接的第一和第二電流鏡、連接在第一和第二電流鏡的輸入間、輸出間的第一、第二聯(lián)絡(luò)電路，輸出放大電路具有連接在第一電源端子和輸出端子之間且控制端子與第一電流鏡的輸出和第二聯(lián)絡(luò)電路的一端的連接點連接的第一導(dǎo)電型的第一晶體管、連接在第三電源端子與輸出端子之間且控制端子與第二聯(lián)絡(luò)電路的另一端連接的第二導(dǎo)電型的第二晶體管，控制電路具有連接在第二電流鏡的輸出和第二聯(lián)絡(luò)電路的另一端之間而接受偏置信號的第一導(dǎo)電型的第三晶體管。
文檔編號G09G3/20GK102376283SQ20111022724
公開日2012年3月14日 申請日期2011年8月8日 優(yōu)先權(quán)日2010年8月6日
發(fā)明者土弘 申請人:瑞薩電子株式會社