專利名稱：數(shù)字模擬變換電路及顯示驅(qū)動器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)字模擬變換電路、數(shù)據(jù)驅(qū)動器及使用它們的顯示裝置。
背景技術(shù)：
近來，顯示裝置中，以薄型、輕量、低耗電為特征的液晶顯示裝置(IXD)得到廣泛普及，大多用于移動電話機(mobile phone, cell phone)、PDA(個人數(shù)字助理)、多功能移動信息終端、筆記本電腦等移動設(shè)備的顯示部。但最 近以來，液晶顯示裝置的的大畫面化、 對應(yīng)動畫的技術(shù)也得到提高，不僅可用于移動設(shè)備，而且也可實現(xiàn)放置式大畫面顯示裝置、 大畫面液晶電視。作為它們的液晶顯示裝置，使用可進行高精細顯示的主動矩陣驅(qū)動方式的液晶顯示裝置。并且，作為薄型顯示設(shè)備，也開發(fā)出了利用有機發(fā)光二極管(Organic light-emitting diode =OLED)的主動矩陣驅(qū)動方式的顯示裝置。參照圖16，概要說明主動矩陣驅(qū)動方式的薄型顯示裝置(液晶顯示裝置及有機發(fā)光二極管顯示裝置)的典型構(gòu)成。圖16(A)是表示薄型顯示裝置的要部構(gòu)成的框圖，圖 16(B)是表示液晶顯示裝置的顯示面板的單位像素的要部構(gòu)成的圖。圖16(C)是表示有機發(fā)光二極管顯示裝置的顯示面板的單位像素的要部構(gòu)成的圖。在圖16(B)和圖16(C)中， 單位像素以示意性的等價電路表示。參照圖16(A)，主動矩陣驅(qū)動方式的薄型顯示裝置的典型構(gòu)成中包括電源電路 940、顯示控制器950、顯示面板960、柵極驅(qū)動器970、數(shù)據(jù)驅(qū)動器980。顯示面板960中，包括像素開關(guān)964和顯示元件963的單位像素矩陣狀配置(例如彩色SXGA面板中，1280X3 像素列X 1024像素行)。在顯示面板960中，向各單位像素傳送從柵極驅(qū)動器970輸出的掃描信號的掃描線961、及傳送從數(shù)據(jù)驅(qū)動器980輸出的灰度電壓信號的數(shù)據(jù)線962柵格狀布線。柵極驅(qū)動器970及數(shù)據(jù)驅(qū)動器980通過顯示控制器950控制，各自所需的時鐘CLK、 控制信號等從顯示控制器950提供。影像數(shù)據(jù)提供到數(shù)據(jù)驅(qū)動器980?，F(xiàn)在，影像數(shù)據(jù)中數(shù)字數(shù)據(jù)成為主流。電源電路940向柵極驅(qū)動器970、數(shù)據(jù)驅(qū)動器980提供必要的電源。顯示面板960具有半導體基板。作為大畫面顯示裝置等的顯示面板960，廣泛使用在絕緣性基板上形成了薄膜晶體管(像素開關(guān)等)的半導體基板。在圖16 (A)的顯示裝置中，通過掃描信號控制像素開關(guān)964的接通/斷開，當像素開關(guān)964接通(電導通狀態(tài))時，與影像數(shù)據(jù)對應(yīng)的灰度電壓信號施加到顯示元件963，對應(yīng)于該灰度電壓信號，顯示元件963的輝度變化，從而顯示圖像。與1個畫面對應(yīng)的數(shù)據(jù)的改寫以1幀期間(60Hz驅(qū)動時通常約為0. 017秒)進行，通過各掃描線961以每一像素行 (每行)依次被選擇(TFT964接通)，在選擇期間內(nèi)，灰度電壓信號從各數(shù)據(jù)線962通過像素開關(guān)964提供到顯示元件963。此外，也存在通過掃描線同時選擇多個像素行的情況，或以60Hz以上的幀頻驅(qū)動的情況。在液晶顯示裝置中，參照圖16(A)及圖16(B)，顯示面板960具有將半導體基板和相對基板這兩個基板相對并在其之間封入液晶的構(gòu)造，上述半導體基板中，作為單位像素， 將像素開關(guān)964和透明的像素電極973矩陣狀配置；上述相對基板在整個面上形成一個透明的電極974。構(gòu)成單位像素的顯示元件963具有像素電極973、相對基板電極974、液晶電容971及輔助電容972。并且在顯示面板的背面，作為光源具有背光燈。 通過來自掃描線961的掃描信號使像素開關(guān)964接通(導通)時，來自數(shù)據(jù)線962 的灰度電壓信號施加到像素電極973，通過各像素電極973和相對基板電極974之間的電位差，透過液晶的背光燈的光的透過率改變，在像素開關(guān)964斷開(非導通)之后，液晶電容 971及輔助電容972以一定期間保持該電位差，從而進行顯示。此外，在液晶顯示裝置的驅(qū)動中，為了防止液晶的退化，對相對基板電極974的共模電壓通常以1幀周期進行切換每個像素的電壓極性(正或負)的驅(qū)動(反轉(zhuǎn)驅(qū)動)。作為代表性的驅(qū)動包括相鄰像素間變?yōu)椴煌碾妷簶O性的點反轉(zhuǎn)驅(qū)動、相鄰數(shù)據(jù)線間變?yōu)椴煌妷簶O性的行反轉(zhuǎn)驅(qū)動。在點反轉(zhuǎn)驅(qū)動中，以每個選擇期間(1個數(shù)據(jù)期間)向數(shù)據(jù)線962輸出不同的電壓極性的灰度電壓信號。在行反轉(zhuǎn)驅(qū)動中，每1個選擇期間(1個數(shù)據(jù)期間)中，相同電壓極性的灰度電壓信號輸出到數(shù)據(jù)線962。在有機發(fā)光二極管顯示裝置中，參照圖16(A)及圖16 (C)，顯示面板960具有將有機發(fā)光二極管982和薄膜晶體管(TFT) 981矩陣狀配置的半導體基板，上述有機發(fā)光二極管 982作為單位像素，由像素開關(guān)964及被兩個薄膜電極層夾持的有機膜構(gòu)成，上述薄膜晶體管(TFT) 981控制提供到有機發(fā)光二極管982的電流。TFT981和有機發(fā)光二極管982在提供不同電源電壓的電源端子984、985之間以串聯(lián)方式連接，進一步具有保持TFT981的控制端子電壓的輔助電容983。此外，和1個像素對應(yīng)的顯示元件963包括TFT981、有機發(fā)光二極管982、電源端子984、985及輔助電容983。通過來自掃描線961的掃描信號使像素開關(guān)964接通(電導通)時，來自數(shù)據(jù)線 962的灰度電壓信號施加到TFT981的控制端子，和該灰度電壓信號對應(yīng)的電流通過TFT981 提供到有機發(fā)光二極管982，以和電流對應(yīng)的輝度使有機發(fā)光二極管982發(fā)光，從而進行顯示。在像素開關(guān)964斷開(電氣非導通)后，以輔助電容983以一定期間保持施加到TFT981 的控制端子的該灰度電壓信號，從而保持發(fā)光。圖16中示出了像素開關(guān)964、TFT981是Nch 型晶體管的例子，但也可由Pch型晶體管構(gòu)成。并且也可以是有機EL元件連接到電源端子 984—側(cè)的構(gòu)成。并且在有機發(fā)光二極管顯示裝置的驅(qū)動中，無需液晶顯示裝置這樣的反轉(zhuǎn)驅(qū)動，按照每個選擇期間(1個數(shù)據(jù)期間)輸出和像素對應(yīng)的灰度電壓信號。有機發(fā)光二極管顯示裝置與對應(yīng)來自上述數(shù)據(jù)線962的灰度電壓信號進行顯示的構(gòu)成不同，也包括接收從數(shù)據(jù)驅(qū)動器輸出的灰度電流信號并進行顯示的構(gòu)成，在本說明書中，限定為接收從數(shù)據(jù)驅(qū)動器輸出的灰度電壓信號并進行顯示的構(gòu)成。在圖16(A)中，柵極驅(qū)動器970至少提供2值的掃描信號即可，與之相對，數(shù)據(jù)驅(qū)動器980需要以和灰度數(shù)對應(yīng)的多值電平的灰度電壓信號驅(qū)動各數(shù)據(jù)線962。因此，數(shù)據(jù)驅(qū)動器980具有數(shù)字模擬變換電路(DAC)，其包括將影像數(shù)據(jù)變換為灰度電壓信號的解碼器；以及將該灰度電壓信號放大電路輸出到數(shù)據(jù)線962的放大電路。在具有液晶顯示裝置、有機發(fā)光二極管顯示裝置的薄型顯示裝置的高端用途的移動設(shè)備、筆記本電腦、監(jiān)視器、TV等中，近年來高畫質(zhì)化(多色化)的要求越來越高，影像數(shù)字數(shù)據(jù)的多位化需求也增大。多位DAC的面積取決于解碼器構(gòu)成。并且，在液晶顯示裝置中，要求液晶驅(qū)動電壓的低電源電壓化。另一方面，在有機發(fā)光二極管顯示裝置中，無需液晶驅(qū)動那樣的極性反轉(zhuǎn)，對電源電壓的動態(tài)范圍(驅(qū)動電壓范圍)較大。為實現(xiàn)這些，液晶顯示裝置及有機發(fā)光二極管顯示裝置均在數(shù)據(jù)驅(qū)動器980 中，作為數(shù)字模擬變換電路的解碼器的開關(guān)，需要搭配Pch晶體管開關(guān)(Pch-SW)和Nch晶體管開關(guān)(Nch-SW)的構(gòu)成(為使流入到Pch-SW和Nch-SW的漏極/源極間的電流方向變?yōu)橥环较蚨⒙?lián)，向各自的柵極輸入互補的控制信號，共同地控制接通/斷開的CMOS開關(guān))但是，例如使Pch型或Nch型的開關(guān)全部為CMOS開關(guān)構(gòu)造時，解碼器面積增加，數(shù)字驅(qū)動器的成本增大。并且，作為本發(fā)明的相關(guān)技術(shù)，對于數(shù)字驅(qū)動器的輸入數(shù)字信號的多位化，抑制通過解碼器選擇的參照電壓數(shù)的增大、抑制構(gòu)成解碼器的元件數(shù)的增加的數(shù)字模擬變換電路公開于專利文獻1 (特開2009-104056號公報)、專利文獻2 (特開2009-284310號公報)、 專利文獻3 (特開2009-213132號公報)。圖17是共同表示專利文獻1 3公開的具有IXD的正極或負極的一個極性所對應(yīng)的解碼器的數(shù)字模擬變換電路的主要構(gòu)成的圖，是為了說明相關(guān)技術(shù)而由本申請發(fā)明人制作的圖。參照圖17，在專利文獻1 3的數(shù)字模擬變換電路中具有從未圖示的參照電壓發(fā)生電路輸出的參照電壓集合體820 ；m位(其中m是3以上的規(guī)定的正整數(shù))的數(shù)字數(shù)據(jù)中輸入了上位側(cè)的(m-n)位(其中η是2以上的規(guī)定的正整數(shù))的第1 第(zS+Ι)(其中 S是包括1的2的冪的正整數(shù)1、2、4……，且ζ是包括1的2的冪的值加上1的整數(shù)2、3、 5、9……)的子解碼器811-1 811-(zS+l)；具有輸入了下位側(cè)η位的子解碼器813的解碼器810 ；內(nèi)插放大器830。圖17的數(shù)字模擬變換電路的構(gòu)成是，相對從內(nèi)插放大器830輸出的輸出電平數(shù)，輸入到解碼器810的參照電壓數(shù)較少，并且構(gòu)成解碼器的晶體管開關(guān)數(shù)也減少。此外，解碼器810由單一導電型的晶體管開關(guān)構(gòu)成。參照電壓集合體820包括電壓值序列化的彼此不同的多個參照電壓，上述多個參照電壓分組成(zS+Ι)個參照電壓組(820-1 820(zS+l))。并且，以下為了簡化標記，符號和數(shù)值的累積、符號之間的乘法中省略乘法標記(X)。例如zS 表示 zXS2zS 表示 2XzXS(j-l)zS 表示(j-1) XzXS。第1參照電壓組820-1包括第{(j-l)zS+l}個參照電壓Vr {(j_l) zS+1}(其中， 指數(shù)j可取1、2、……h(huán)，h是2以上的正整數(shù))。指數(shù)j取1至h所有整數(shù)值時，第1參照
電壓組 820-1 包括每隔(zS)個的參照電壓 Vr{l}、Vr{zS+l}、Vr{2zS+l}、......、Vr{(h_l)
zS+1}。第2參照電壓組820-2包括第{(j-1) zS+2}個參照電壓Vr {(j-1) zS+2}。指數(shù)j取 1至h所有整數(shù)值時，第2參照電壓組820-2包括每隔(zS)個的參照電壓Vr {2} ,Vr {zS+2}、 Vr{2zS+2}、......、Vr{(h_l)zS+2}。同樣，第(zS+1)參照電壓組820_(zS+l)包括第{(j_l) zS+(zS+1)}個(第 (jzS+1)個)參照電壓VH(j-l)zS+(zS+l)} = Vr(jzS+l)0指數(shù)j取1至h所有整數(shù)值時，第(zS+Ι)參照電壓組820-(zS+l)包括每隔(zS)個的參照電壓Vr{zS+l}、Vr{2zS+l}、 Vr{3zS+l}、......、Vr{hzS+l}。
參照電壓集合體820在指數(shù)j取1至h所有整數(shù)值時，包括(hzS+Ι)個彼此不同的多個參照電壓。此外，存在當缺少部分參照電壓時，對應(yīng)地指數(shù)j的一部分也會缺少的情況。

第1 第(zS+Ι)子解碼器811-1 811-(zS+1)對應(yīng)m位數(shù)字信號中上位側(cè)的 (m-n)位(D(m-l) Dn、D (m_l)B DnB、其中，D (m_l)B DnB 是 D (m_l) Dn 的互補信號)的值，按照第1 第(zS+Ι)參照電壓組820-1 820-(zS+1)對應(yīng)的每個參照電壓組， 可分別選擇一個參照電壓。此外，位信號使(DO、DOB) % LSB(Least Significant Bit 最低有效位)，使(D(m-l)、D(m-l)B)為 MSB (Most Significant Bit 最高有效位)，使記號 m 較小的一側(cè)為下位側(cè)位、m較大的一側(cè)為上位側(cè)位。子解碼器813對應(yīng)m位數(shù)字信號中下位側(cè)的η位(D(n_l) D0、D (n_l) B DOB) 的值，從通過第1 第(zS+Ι)子解碼器811-1 811-(zS+l)選擇的(zS+Ι)個、或其以下的參照電壓中，選擇第1及第2電壓Vol、Vo2。內(nèi)插放大器830使通過子解碼器813選擇的第1及第2電壓Vol、Vo2包括重復在內(nèi)由P個輸入作為V(Tl)、V(T2)、……、V(TP)接收，輸出以規(guī)定比率對電壓V(Tl)、 V(T2)、……、V(TP)加權(quán)平均的電壓電平。即，內(nèi)插放大器830可生成將解碼器810選擇的不同的兩個電壓或相同的兩個電壓(電壓Vol、Vo2)以2分割以上內(nèi)分的多個電壓電平。此外，從參照電壓集合體820的Vrl到Vr (hzS) 1)為止的參照電壓是彼此不同的電壓電平，VrX(X = 1 (hzS+Ι))電壓電平序列化為相對X的升序/降序，單調(diào)增加或單調(diào)減少。作為具體示例，內(nèi)插放大器830適用如下內(nèi)插放大器設(shè)P = 2，兩個輸入Tl、T2 接收兩個電壓(Vol、Vo2)，使兩個輸入T1、T2接收的電壓V(T1)、V(T2)以1比1內(nèi)插(Vout ={V(Tl)+V(T2)}/2)(參照專利文獻1 3)；設(shè)P = 3，三個輸入T1、T2、T3接收兩個電壓作01、￥02)，使三個輸入11、丁2、丁3接收的電壓￥(11)、￥012)、￥013)以1比1比2的比率加權(quán)平均(Vout = (V(Tl)+V(T2)+2XV(T3)/4)(參照專利文獻 1、2)。第1 第(zS+Ι)子解碼器811-1 811-(zS+1)共同輸入上位側(cè)的(m-n)位 (D(m-l) 011、0(111-1)8 01^)，通過子解碼器811-1 811-(25+1)選擇的(zS+Ι)個或其以下的參照電壓在參照電壓集合體820中是電壓電平彼此不同、順序連續(xù)的參照電壓。例如通過第1子解碼器811-1選擇了參照電壓Vr {(j-1) zS+Ι}時，在第2子解碼器811-2中選擇參照電壓VH (j_l) zS+2}、在第3子解碼器811-3中選擇參照電壓VH (j-1) zS+3}、……、在第(zS+Ι)子解碼器811-(zS+l)中選擇參照電壓Vr (jzS+1)。接著說明圖17的參照電壓集合體820的成組化、及通過子解碼器811_1 811(zS+l)選擇的參照電壓。圖18是表示圖17的參照電壓集合體820的成組化的一例的示意圖，是為說明相關(guān)技術(shù)而由本申請發(fā)明人制作的圖。參照圖18，圖17的參照電壓集合體820的多個參照電壓(最大(hzS+Ι)個)的成組化可表示為將第1至第(zS+Ι)參照電壓組(圖17的 820-1 820-(zS+l))分配到行、將屬于各參照電壓組的參照電壓在參照電壓組內(nèi)的序列 (例如1、2、……、h-l、h)分配到列的(zS+Ι)行、h列的二維數(shù)組。圖18的二維數(shù)組并不是實際存在于解碼器810等中的部件，是為了適于說明參照電壓的分組化/序列的表現(xiàn)形式。
分配到二維數(shù)組的i行j列(其中i是1以上且(zS+Ι)以下的整數(shù)，j是1以上且h以下的整數(shù)，h是2以上的整數(shù))的元素對應(yīng)于參照電壓Vr((j-l)zS+i)。S卩，第1參照電壓組820-1由分配到二維數(shù)組的第1行的每隔zS個的參照電壓 (Vrl、Vr(zS+l))、Vr(2zS+l)、......、Vr {(h_l) (zS)+1})構(gòu)成。第2參照電壓組820-2由分配到二維數(shù)組的第2行的每隔zS個的參照電壓(Vr2、 Vr (zS+2))、Vr (2zS+2)、......、Vr {(h_l) (zS) +2})構(gòu)成。第i (其中1彡i彡(zS+Ι))參照電壓組820-i由分配到二維數(shù)組的第i行的每隔 zS 個的參照電壓(Vr(i)、Vr(zS+i))、Vr(2zS+i)、……、Vr {(h_l) (zS)+i})構(gòu)成。第(zS+1)參照電壓組820_(zS+l)由分配到二維數(shù)組的第(zS+Ι)行的每隔zS個的參照電壓(Vr(zS+l)、Vr(2zS+l))、Vr(3zS+l)、......、Vr{hzS+l})構(gòu)成。第(zS+Ι)參照電壓組820- (zS+Ι)中的第1個到第(h_l)個參照電壓(分配到二維數(shù)組的第(zS+Ι)行的1列到(h-Ι)列為止的參照電壓)，與第1參照電壓組820-1中的第2個到第h個參照電壓(分配到二維數(shù)組的第1行的2列到h列為止的參照電壓)分別相同。圖18的二維數(shù)組的列與圖17的m位數(shù)字信號的上位側(cè)(m-n)位(D(m_l) Dru D(m-1)B DnB)的值對應(yīng)，通過圖17的第1 第(zS+Ι)子解碼器811-1 811-(zS+1)選擇的參照電壓成為分配到和上位側(cè)(m-n)位的值對應(yīng)的圖18的第1列 第h列的任意1 列的參照電壓。此外，圖18表示從Vrl到Vr(hzS+l)為止的彼此不同(hzS+Ι)個參照電壓的對應(yīng)關(guān)系，從Vrl開始也可缺少規(guī)定個數(shù)的參照電壓。并且，比Vr(hzS+l)靠前的規(guī)定電壓開始到Vr (hzS+Ι)為止的規(guī)定個數(shù)的參照電壓也可缺少。說明圖17與專利文獻1 3公開的數(shù)字模擬變換電路的對應(yīng)關(guān)系。(a)設(shè)S = 1、ζ = 2(zS+l = 3)時，圖17的數(shù)字模擬變換電路具有第1 第3 子解碼器，輸入成組為3個參照電壓組的多個參照電壓、及m位數(shù)字信號的上位側(cè)的(m-n) 位；子解碼器，輸入第1 第3子解碼器的輸出及m位數(shù)字信號的下位側(cè)的η位，并選擇第 1及第2電壓(Vol、Vo2)；以及內(nèi)插放大器，由P個輸入接收第1及第2電壓(Vol、Vo2)，輸出對由P個輸入接收的電壓以規(guī)定比率加權(quán)平均的電壓。這與專利文獻1的圖1對應(yīng)。此夕卜，專利文獻1 (圖1)的標記k對應(yīng)于圖17中的標記j。(b)設(shè)S = 2、z = 2 (zS+1 = 5)、P = 2時，圖17的數(shù)字模擬變換電路具有第1 第5子解碼器，輸入成組為5個參照電壓組的多個參照電壓、及m位數(shù)字信號的上位側(cè)的 (m-n)位；輸入第1 第5子解碼器的輸出及m位數(shù)字信號的下位側(cè)的η位，并選擇第1及第2電壓(Vol、Vo2)的子解碼器；以及內(nèi)插放大器，由2個輸入接收第1及第2電壓(Vol、 Vo2)，輸出對由2個輸入接收的電壓以1比1的比率平均(內(nèi)分)的電壓。這與專利文獻 2的圖3對應(yīng)。此外，專利文獻2的標記S對應(yīng)于圖17中的(zS)。(c)設(shè)S = 4、z = 2 (zS+1 = 9)、P = 2時， 圖17的數(shù)字模擬變換電路具有第1 第9子解碼器，輸入成組為9個參照電壓組的多個參照電壓、及m位數(shù)字信號的上位側(cè)的 (m-n)位；輸入第1 第9子解碼器的輸出及m位數(shù)字信號的下位側(cè)的η位，并選擇第1及第2電壓(Vol、Vo2)的子解碼器；以及內(nèi)插放大器，由2個輸入接收第1及第2電壓(Vol、 Vo2)，輸出對由2個輸入接收的電壓以1比1的比率平均(內(nèi)分)的電壓。這與專利文獻2的圖9對應(yīng)。
(d)設(shè)S = 2、z = 2 (zS+1 = 5)、P = 3時，圖17的數(shù)字模擬變換電路具有第1 第5子解碼器，輸入成組為5個參照電壓組的多個參照電壓、及m位數(shù)字信號的上位側(cè)的 (m-n)位；輸入第1 第5子解碼器的輸出及m位數(shù)字信號的下位側(cè)的η位，并選擇第1及第2電壓(Vol、Vo2)的子解碼器；以及內(nèi)插放大器，由3個輸入接收第1及第2電壓(Vol、 Vo2)，輸出對由3個輸入接收的電壓以1比1比2的比率加權(quán)平均的電壓。這與專利文獻 2的圖16對應(yīng)。(e)設(shè)S為包括1的2的冪的2以上的整數(shù)、ζ = 3(zS+l = 3S+1)、P = 2時，圖 17的數(shù)字模擬變換電路具有第1 第(3S+1)子解碼器，輸入成組為(3S+1)個參照電壓組的多個參照電壓、及m位數(shù)字信號的上位側(cè)的(m-n)位；輸入第1 第(3S+1)子解碼器的輸出及m位數(shù)字信號的下位側(cè)的η位，并選擇第1及第2電壓(Vol、Vo2)的子解碼器；以及內(nèi)插放大器，由2個輸入接收第1及第2電壓(Vol、Vo2)，輸出對由2個輸入接收的電壓以1比1的比率平均(內(nèi)分)的電壓。這與專利文獻3的圖1對應(yīng)。(f)設(shè)S = 2、ζ = 3(zS+l = 7)、P = 2時，圖17的數(shù)字模擬變換電路具有第 1 第7子解碼器，輸入成組為7個參照電壓組的多個參照電壓、及m位數(shù)字信號的上位側(cè)的(m-n)位；輸入第1 第7子解碼器的輸出及m位數(shù)字信號的下位側(cè)的η位，并選擇第 1及第2電壓(Vol、Vo2)的子解碼器；內(nèi)插放大器，由2個輸入接收第1及第2電壓(Vol、 Vo2)，輸出對由2個輸入接收的電壓以1比1的比率平均(內(nèi)分)的電壓。這與專利文獻 3的圖3對應(yīng)。(g)設(shè)S = l、z = 3 (zS+1 = 4)、P = 2時，圖17的數(shù)字模擬變換電路具有第1 第4子解碼器，輸入成組為4個參照電壓組的多個參照電壓、及m位數(shù)字信號的上位側(cè)的 (m-n)位；輸入第1 第4子解碼器的輸出及m位數(shù)字信號的下位側(cè)的η位，并選擇第1及第2電壓(Vol、Vo2)的子解碼器；以及內(nèi)插放大器，由2個輸入接收第1及第2電壓(Vol、 Vo2)，輸出對由2個輸入接收的電壓以1比1的比率平均(內(nèi)分)的電壓。這與專利文獻 3的圖7對應(yīng)。如上所述，在圖17中，記號S(包括1的2的冪的整數(shù)1、2、4、……)、記號ζ(包括1的2的冪加上1的整數(shù)2、3、5、9……)、記號P (2或3)的組合形成的構(gòu)造，對應(yīng)于專利文獻1 3公開的數(shù)字模擬變換電路的構(gòu)造。而本發(fā)明人分析的結(jié)果是，專利文獻1 3 的公開之外的構(gòu)造的數(shù)字模擬變換電路也可通過上述各記號的值的組合來實現(xiàn)。此外，對于多個參照電壓、從內(nèi)插放大器可輸出的電壓電平的關(guān)系，參照專利文獻1 3公開的規(guī)格說明。接著說明圖17的子解碼器811-1 811_(zS+l)的構(gòu)成。圖19是表示圖17的第i個子解碼器811-i(i = 1 (zS+Ι))的構(gòu)成的圖，是為了說明相關(guān)技術(shù)由本發(fā)明人制作的圖。參照電壓集合體820包括Vrl到Vr (hzS+Ι)的彼此不同的(hzS+Ι)個參照電壓時，第1 第(zS+Ι)子解碼器811-1 911-(zS+1)僅輸入的參照電壓組不同，電路構(gòu)造彼此相同。在圖19中，最左側(cè)的參照電壓組820-1輸入到第1子解碼器811-1，參照電壓組820-2輸入到第2子解碼器811-2，參照電壓組820-(zS+l)輸入到第(zS+Ι)子解碼器 811-(zS+l)，但作為子解碼器，示出了一個第i個子解碼器。在圖19中，第1 第(zS+1) 子解碼器811-i(i = 1 (zS+Ι))對應(yīng)m位數(shù)字信號的上位側(cè)(m-n)位(D(m_l) Dn、D(m-1)B DnB)的值，分別從參照電 壓組820-1 820_(zS+l)，選擇各參照電壓組內(nèi)的序列為第j個(對應(yīng)于圖18的二維數(shù)組的第j列元素)的參照電壓Vr {(j-1) zS+1}、Vr {(j-1) zS+2}、......、Vr(jzS+l)。在圖19中，子解碼器811_i(i = 1 (zS+1))的構(gòu)成是，輸入h個參照電壓，從m 位數(shù)字信號的上位側(cè)(m-n)位(D(m-l) Dn、D (m_l) B DnB)中的下位側(cè)位(DruDnB)開始，按照上位側(cè)位的順序依次選擇(輪次賽形式的開關(guān))，通過(D(m-l)、D(m-l)B)選擇輸出一個電壓。并且，各開關(guān)由單一導電型的傳輸晶體管構(gòu)成。由Nch晶體管構(gòu)成時，向位信號線bl b5輸入Dn D(m_l)，向信號線bib b5b輸入DnB D(m_l)B，由Pch晶體管構(gòu)成時，向位信號線bl b5輸入DnB D (m-l)B,向位信號線bib b5b輸入Dn D (m_l)。 此外在圖19中，為了方便表示了由Nch晶體管構(gòu)成的5位的輪次賽(卜一 t > >卜)形式的子解碼器的構(gòu)成。接著說明圖17的子解碼器813的構(gòu)成。子解碼器813因記號S、z、P的值及晶體管開關(guān)的導電型的不同而不同。以下說明Nch晶體管開關(guān)構(gòu)成的代表性例子。圖20是表示和S = 2、ζ = 2 (zS+1 = 5)、P = 2對應(yīng)的子解碼器813A的構(gòu)成的圖(詳情參照專利文獻2)。在與(D2B、D2)連接的Nch晶體管開關(guān)中，對各(Vr(4j_3)、 Vr (4j-1))、(Vr (4j_2)、Vr (4j))、(Vr (4j-1)、Vr (4j+l))，選擇一個，分別輸出到節(jié)點 n3、n4、 η5。當 D2 = 1(高)時，變?yōu)?η3、η4、η5) = (Vr(4j_l)、Vr (4j)、Vr (4j+l))，當 D2B = 1 時，變?yōu)?n3、n4、n5) = (Vr (4j_3)、Vr (4j_2)、Vr (4j))。在與(DIB、Dl)連接的Nch晶體管開關(guān)中，對于(節(jié)點n3、節(jié)點n4)、(節(jié)點n4、節(jié)點η5)分別選擇一個，輸出到節(jié)點Τ1、η2。當Dl為1時，(Tl、n2) = (n4、n5)，DlB為1時， (Tl、n2) = (η3、η4)。在與(D0B、D0)連接的Nch晶體管開關(guān)中，選擇節(jié)點Tl、n2的一個，輸出到節(jié)點Τ2。 當 DO 為 1 時，Τ2 = n2, DOB 為 1 時，Τ2 = Tl。作為第1及第2電壓(Vol、Vo2)順序相鄰的兩個電壓或一個電壓(同一電壓)重復輸出到節(jié)點Tl、T2，提供到內(nèi)插放大器830，該內(nèi)插放大器830輸出將節(jié)點Tl、T2的電壓 V(Tl)、V(T2)以1比1的比率平均(內(nèi)分)的電壓。并且，圖21是表示和S = 2、ζ = 2 (zS+1 = 5)、P = 3對應(yīng)的子解碼器813B的構(gòu)成的圖(詳情參照專利文獻2)。在與(D3B、D3)連接的Nch晶體管開關(guān)中，對各(Vr(4j_3)、 Vr (4 j-1))、(Vr(4j-2)、Vr(4j))、(Vr (4j_l)、Vr (4j+l))，選擇一個，分別輸出到節(jié)點 nl3、 nl4、nl5。當 D3 = l(高)時，變?yōu)?nl3、nl4、nl5) = (Vr (4j_l)、Vr (4j)、Vr (4j+l))，當 D3B = 1 時，變?yōu)?nl3、nl4、nl5) = (Vr (4j_3)、Vr (4j_2)、Vr (4j))。在與(D2B、D2)連接的Nch晶體管開關(guān)中，對各(節(jié)點nl3、節(jié)點nl4)、(節(jié)點nl4、 節(jié)點nl5)選擇一個，輸出到節(jié)點T2、nl2。當D2為1時，(Τ2、η12) = (η14、η15)，當D2B為 1 時，(Τ2、η12) = (η13、η14)。在與(DIB、Dl)連接的Nch晶體管開關(guān)中，選擇節(jié)點T2、nl2的一個，輸出到節(jié)點 T3。當 Dl 為 1 時，T3 = nl2, DlB 為 1 時，T3 = T2。在與(DOB、DO)連接的Nch晶體管開關(guān)中，選擇節(jié)點T2、nl2的一個，輸出到節(jié)點 Tl。當 DO 為 1 時，Tl = nl2, DOB 為 1 時，Tl = T2。
作為第1及第2電壓(Vol、Vo2)順序相鄰的兩個電壓或一個電壓重復輸出到節(jié)點 11、1233，提供到內(nèi)插放大器830，該內(nèi)插放大器830輸出將節(jié)點1132、13的電壓V(Tl)、 V(T2)、V(T3)以1比1比2的比率加權(quán)平均的電壓。并且，圖22是表示和S = 1、ζ = 3 (zS+Ι = 4)、P = 2對應(yīng)的子解碼器813C的構(gòu)成的圖(詳情參照專利文獻3)。在與(D0B、D0)連接的Nch晶體管開關(guān)中，對各(Vr(3j-2)、 Vr (3j-1))、(Vr (3j_l)、Vr (3j))、(Vr (3j)、Vr (3j+1))、(Vr (3j_l)、Vr (3j_2))，選擇一個， 分別輸出到節(jié)點 n24、n25、n26、n27。當 DO = 1 (高)時，變?yōu)?n24、n25、n26、n27)= (Vr (3 j-1)、Vr (3 j)、Vr (3 j+1)、Vr (3j_2))，當 DOB = 1 時，變?yōu)?n24、n25、n26、n27)= (Vr (3 j-2)、Vr (3 j-1)、Vr (3 j)、Vr (3 j-1))。

在與(D1B、D1)連接的Nch晶體管開關(guān)中，對各(節(jié)點n24、節(jié)點n25)、(Vr (3j-2)、 節(jié)點 n27)、(Vr (3 j-1), Vr (3 j))選擇一個，輸出到節(jié)點 n21、n22、n23。當 Dl = 1(高)時， (η21、η22、η23) = (η25、η27、Vr(3j)), DlB = 1 時，(η21、η22、η23) = (η24、Vr (3j-2)、 Vr (3 j-1))。在與(D2B、D2)連接的Nch晶體管開關(guān)中，對各(節(jié)點n21、節(jié)點n26)、(節(jié)點n22、 節(jié)點η23)選擇一個，輸出到節(jié)點Τ1、Τ2。當D2 = 1 (高)時，(Τ1、Τ2) = (η26、η23)，當D2B =1 時，(Τ1、Τ2) = (η21、η22)。作為第1及第2電壓(Vol、Vo2)，不同的兩個電壓或一個電壓重復輸出到節(jié)點Tl、 T2，提供到內(nèi)插放大器830，該內(nèi)插放大器830輸出將節(jié)點Tl、T2的電壓V(Tl)、V(T2)以1 比1的比率平均(內(nèi)分)的電壓。專利文獻1 日本特開2009-104056號公報專利文獻2 日本特開2009-284310號公報專利文獻3 日本特開2009-213132號公報專利文獻4 日本特開2007-158810號公報

發(fā)明內(nèi)容
以下說明參考技術(shù)的課題。參照圖12說明驅(qū)動器的輸出電壓范圍。此外，圖12是為了說明參考技術(shù)的課題而由本申請發(fā)明人制作的圖。圖12(A)表示LCD驅(qū)動器的輸出電壓范圍。LCD驅(qū)動器對共模電極電壓COM進行正極和負極的極性反轉(zhuǎn)驅(qū)動。正極電壓范圍和負極電壓范圍分別分為高電位側(cè)和低電位側(cè)，考慮到共模電極電壓的調(diào)整幅度Vdifl，各極性的電壓范圍要求可輸出比(1/2) X (VDD-VSS)大的電壓范圍(VSS —般是接地電位=0V)。圖12⑶表示主動矩陣驅(qū)動(電壓程序型)的OLED驅(qū)動器的輸出電壓范圍。如圖12⑶所示，在OLED驅(qū)動器中，不進行圖12㈧所示的LCD這樣的極性反轉(zhuǎn)驅(qū)動。在圖 12(B)中，示出了輸出電壓范圍為(VSS+Vdif2) VDD的例子。電位差Vdif2由顯示面板上形成的OLED元件發(fā)光所需的電極間電位差形成，或由控制提供到OLED元件的電流的顯示面板上的晶體管的閾值電壓形成。在圖12(A)、圖12(B)中，LCD、0LED驅(qū)動器中需要對電源電壓的較大的輸出電壓范圍。因此，在各驅(qū)動器中，對應(yīng)數(shù)據(jù)信號(數(shù)字影像信號)選擇和輸出電壓電平對應(yīng)的參照電壓的解碼器，也需要較大的選擇電壓范圍。例如在解碼器中，高電位側(cè)(VDD側(cè))的參照電壓可通過Pch晶體管開關(guān)(Pch-SW)選擇，但選擇低電位側(cè)(VSS側(cè))的參照電壓的Pch-SW 因基板偏壓效果而使閾值電壓(絕對值)增加，晶體管的柵極/源極間電壓Vgs (絕對值) 也變小，因此導通阻抗變大(電流驅(qū)動能力下降)，存在無法選擇輸出低電位側(cè)(VSS側(cè))的參照電壓的情況。 因此，選擇電壓范圍大的解碼器需要增大選擇低電位側(cè)(VSS側(cè))的參照電壓的 Pch-SW的晶體管大小(柵極寬度W)，或者形成使選擇低電位側(cè)(VSS側(cè))的參照電壓的 Pch-Sff和Nch晶體管開關(guān)(Nch-SW)并聯(lián)的CMOS開關(guān)構(gòu)造(也稱為Pch-SW和Nch-SW的 “搭配”)。因此，解碼器的面積大幅增加。圖13 (A)、圖13⑶是表示在構(gòu)成解碼器的標準尺寸的Pch_SW、Nch-Sff中輸入的參照電壓和輸出的選擇電壓的圖。圖13 (C)、圖13(D)是表示Pch-SW、Nch-Sff中的1個平均選擇電壓和導通阻抗(特性71、72)的關(guān)系的圖。橫軸是選擇電壓(開關(guān)的輸出電壓)， 縱軸是晶體管開關(guān)的導通阻抗值。此外，圖13是為了說明參考技術(shù)的課題而由本申請發(fā)明者制作的圖。在圖13(C)中，(a-Ι)的電壓范圍Vpa VDD表示僅通過基準大小的Pch-SW可以充分的動作速度選擇的電壓范圍。Pch-SW的柵極電位是低電位(VSS)，選擇電壓是高電位的(a-Ι)的電壓范圍時，柵極/源極間電壓Vgs的絕對值變大，如特性71所示，導通阻抗值較小。此外，在圖13(C)中，縱軸的Ro表示考慮到了選擇電壓的輸出延遲的Pch-SW的導通阻抗的允許上限值。在圖13(C)中，(a-2)的電壓范圍Vpb Vpa表示可僅通過Pch-SW選擇，但如特性71所示，導通阻抗略高、動作速度不足的電壓范圍。需要使Pch-SW的柵極寬度(W)比基準尺寸足夠大，并降低導通阻抗。在圖13(C)中，(a-3)的電壓范圍VSS Vpb表示僅通過Pch-SW不可輸出選擇電壓的電壓范圍，需要與Nch-SW的CMOS化。其次，在圖13(D)中，(b-Ι)的電壓范圍VSS Vna表示僅通過基準尺寸的Nch-SW 可以充分的動作速度選擇的電壓范圍。Nch-SW的柵極電位是高電位(VDD)，選擇電壓為低電位的(b-Ι)的電壓范圍時，柵極/源極間電壓Vgs的絕對值變大，如特性72所示，導通阻抗值較小。此外在圖13(D)中，縱軸的Ro表示考慮到了選擇電壓的輸出延遲的Nch-SW的導通阻抗的允許上限值。在圖13(D)中，(b-2)的電壓范圍Vnb Vna表示可僅通過Nch-SW選擇，但如特性72所示，導通阻抗略高、動作速度不足的電壓范圍。需要使Nch-SW的柵極寬度(W)比基準尺寸足夠大，并降低導通阻抗。在圖13 (D)中，(b-3)的電壓范圍Vnb VDD表示僅通過Nch-SW不可選擇的電壓范圍，需要與Pch-SW搭配(CMOS化)。如上所述，在需要較大選擇電壓范圍的解碼器中，需要充分增大單一導電型的晶體管開關(guān)的柵極寬度(W)，或使Pch-SW和Nch-SW搭配(CMOS化)。圖15是表示數(shù)據(jù)驅(qū)動器(的LSI的1個芯片)980的典型構(gòu)成例的示意圖。圖15 表示OLED的電路塊、或LCD的正極/負極中的一方的電路塊。圖15是為了說明參考技術(shù)的課題而由本申請發(fā)明人制作的圖。參照圖15，包括輸出多個參照電壓的參照電壓發(fā)生電路704 ；和輸出數(shù)q對應(yīng)的解碼器705-1 705-q ；放大電路(內(nèi)插放大器)706_1 706_q。數(shù)據(jù)驅(qū)動器的輸出Sl Sq從芯片的長邊的端部取出。輸出越多，芯片的長邊越長。從參照電壓發(fā)生電路704輸出的多個參照電壓(參照電壓集合體)共同輸入到解碼器705-1 705-q，多個參照電壓布線在芯片980的長邊方向布線。數(shù)字數(shù)據(jù)信號分別提供到與各輸出Sl Sq對應(yīng)地設(shè)置的解碼器705-1 705_q。構(gòu)成數(shù)字數(shù)據(jù)信號的各位線在芯片980的短邊方向布線。各解碼器705-1 705-q中，單獨由Pch-SW構(gòu)成的P ch晶體管區(qū)域705P、及單獨由Nch-SW構(gòu)成的Nch晶體管區(qū)域705N，相對短邊方向配置在附圖上下 (順序任意)。在硅LSI中，當Pch晶體管和Nch晶體管分別在彼此不同的N阱和P阱內(nèi)共同形成時，有助于節(jié)省面積。這是因為，一般情況下，同一阱內(nèi)的晶體管間的分離距離可較小，但不同阱間的晶體管間的分離距離變大。因此，使Pch晶體管區(qū)域705P和Nch晶體管區(qū)域705N相對短邊方向上下配置時，和使Pch晶體管區(qū)域705P和Nch晶體管區(qū)域705N在長邊方向交互配置相比，解碼器 705-1 705-q的輸出間的晶體管間隔可變小，因此可減小輸出Si、S2、……Sq的輸出間隔。其結(jié)果是，可減小LSI芯片980的面積。各解碼器中，對從參照電壓發(fā)生電路704輸出的多個參照電壓，通過Pch晶體管區(qū)域705P和Nch晶體管區(qū)域705N的晶體管開關(guān)進行選擇，選擇的電壓通過短邊方向的布線，輸入到位于解碼器下的放大電路。此外，控制各晶體管開關(guān)的柵極的位信號線連接到各解碼器的Pch晶體管區(qū)域705P和Nch晶體管區(qū)域705N， 包括互補信號線在內(nèi)，至少位數(shù)的2倍的位信號線在芯片980的短邊方向布線。并且，參照電壓發(fā)生電路704配置在解碼器705-1 705-q的左側(cè)，但也可配置在解碼器705_1 705-q的右側(cè)、或解碼器705-1 705_q之間。但在各解碼器中，當CMOS化的晶體管開關(guān)增加時，連接Pch晶體管區(qū)域705P和 Nch晶體管區(qū)域705N的晶體管開關(guān)之間的布線數(shù)增加，布線面積增大。因此，在具有從參照電壓集合體對應(yīng)數(shù)字信號選擇輸出多個電壓的解碼器、及計算多個電壓并可輸出多值電壓電平的放大電路的數(shù)字模擬變換電路中，在需要較大選擇電壓范圍的解碼器(即，因選擇的參照電壓的電壓范圍較大，所以僅通過單一導電型(Pch或 Nch中的一方)的晶體管無法構(gòu)成的解碼器)中，需要組合Pch-SW和Nch-SW并形成CMOS 開關(guān)構(gòu)造，或充分增大單一導電型的晶體管開關(guān)的柵極寬度(W)，導致解碼器面積增大。因此，本發(fā)明的目的在于，提供一種在具有從參照電壓集合體對應(yīng)于數(shù)字信號選擇輸出多個電壓的解碼器和放大電路的數(shù)字模擬變換電路中，抑制組合Pch和Nch并CMOS 化的晶體管開關(guān)個數(shù)，并抑制未CMOS化但需要增加柵極寬度(W)的晶體管開關(guān)的柵極寬度的增大，抑制解碼器面積的增加的數(shù)字模擬變換電路、具有該數(shù)字模擬變換電路的數(shù)據(jù)驅(qū)動器、顯示裝置。本發(fā)明的目的還在于實現(xiàn)上述目的的同時，提供一種對CMOS化的晶體管開關(guān)可抑制連接Pch/Nch晶體管區(qū)域間的晶體管之間的布線個數(shù)增大的數(shù)字模擬變換電路、具有該數(shù)字模擬變換電路的數(shù)據(jù)驅(qū)動器、顯示裝置。為至少解決上述課題之一，本發(fā)明概要構(gòu)成如下(但不限于以下構(gòu)成)。根據(jù)本發(fā)明的一個側(cè)面，提供一種數(shù)字模擬變換電路，其具有參照電壓集合體， 其包括彼此不同的多個參照電壓；解碼器，輸入m位(其中m是3以上的規(guī)定的正整數(shù))的數(shù)字數(shù)據(jù)，從上述參照電壓集合體中，根據(jù)上述m位的數(shù)字數(shù)據(jù)，選擇第1及第2電壓；以及放大電路，輸入通過上述解碼器選擇的上述第1及第2電壓，從輸出端子輸出對上述第1及第2電壓進行了計算放大的電壓電平，其特征在于上述參照電壓集合體包括第1參照電壓組；以及第2參照電壓組，上述第1參照電壓組的一部分包括上述第2參照電壓組的一部分或全部，上述解碼器具有具有多個開關(guān)的第1子解碼器部，根據(jù)上述m位的數(shù)字信號的上位側(cè)(m-n)位(其中η是2以上的規(guī)定的正整數(shù))的信號，控制導通和非導通，從上述第1 參照電壓組選擇彼此不同的Q個(其中Q是2以上的規(guī)定的正整數(shù))的參照電壓，分別傳送到第1至第Q節(jié)點；具有多個開關(guān)的第2子解碼器部，根據(jù)上述m位的數(shù)字信號的上述上位側(cè)(m-n) 位的信號，控制導通和非導通，從上述第2參照電壓組選擇彼此不同的Q個(其中Q是2以上的規(guī)定的正整數(shù))的參照電壓，分別傳送到與上述第1子解碼器部共同連接的上述第1 至第Q節(jié)點；具有多個開關(guān)的第3及第4子解碼器部，上述第1至第Q節(jié)點作為輸入節(jié)點共享， 根據(jù)上述m位的數(shù)字信號的下位側(cè)η位的信號，分別控制導通和非導通，從由上述第1或第 2子解碼器部選擇的上述Q個參照電壓共同選擇上述第1及第2電壓，向作為輸出節(jié)點共享的第1至第P (其中P是2以上的規(guī)定的正整數(shù))節(jié)點，包括重復在內(nèi)傳送上述第1及第2 電壓，上述放大電路的構(gòu)成是，使第1至第P輸入接收傳送到與上述第3及第4子解碼器部的共同連接的上述第1至第P節(jié)點的上述第1及第2電壓，從上述輸出端子輸出對上述第1至第P輸入接收的電壓以提前確定的權(quán)重進行平均的電壓，上述第1及第3子解碼器部的開關(guān)由第1導電型的晶體管構(gòu)成，上述第2、第4子解碼器部的上述開關(guān)由第2導電型的晶體管構(gòu)成。根據(jù)本發(fā)明，可提供一種具有數(shù)字模擬變換電路的數(shù)據(jù)驅(qū)動器、具有該數(shù)據(jù)驅(qū)動器的顯示裝置。在本發(fā)明中，也可以構(gòu)成為上述第3、第4子解碼器是上述m位的數(shù)字信號的下位側(cè)η位的信號的值，向上述第1至第P節(jié)點中的一部分的多個節(jié)點或全部節(jié)點傳送同一電壓。根據(jù)本發(fā)明，可提供一種包括上述數(shù)字模擬變換電路的數(shù)據(jù)驅(qū)動器。并且根據(jù)本發(fā)明，可提供一種具有上述數(shù)據(jù)驅(qū)動器的顯示裝置。根據(jù)本發(fā)明，可抑制CMOS化的晶體管開關(guān)的個數(shù)，并抑制未CMOS化的晶體管開關(guān)的柵極寬度增加量，抑制面積增加，具有較大選擇電壓范圍的解碼器的數(shù)字模擬變換器、數(shù)據(jù)驅(qū)動器、顯示裝置。并且根據(jù)本發(fā)明，可抑制解碼器的Pch/Nch間的布線連接的增大，可抑制布線面積的增大。


圖1是表示本發(fā)明的一個實施方式的構(gòu)成的圖。 圖2是表示本發(fā)明的第1實施例的構(gòu)成的圖。圖3是表示本發(fā)明的第1實施例的放大電路的構(gòu)成的圖。
圖4是說明本發(fā)明的第1實施例的參照電壓組和參照電壓組內(nèi)的參照電壓的序列的圖。圖5是表示本發(fā)明的第1實施例的第1子解碼器部的構(gòu)成的圖。圖6是表示本發(fā)明的第1實施例的第2子解碼器的構(gòu)成的圖。
圖7是表示本發(fā)明的第1實施例的第3、4子解碼器部的構(gòu)成的圖。圖8是表示本發(fā)明的第2實施例的第3、4子解碼器部的構(gòu)成的圖。圖9是表示本發(fā)明的第3實施例的第3、4子解碼器部的構(gòu)成的圖。圖10是表示參考例的構(gòu)成的圖。圖11是表示和圖9不同的參考例的第3、4子解碼器部的構(gòu)成的圖。圖12是表示LCD驅(qū)動器的輸出范圍的一例和OLED顯示器驅(qū)動器的輸出范圍的一例的示意圖。圖13是說明Pch-SW和Nch-SW的選擇電壓和導通阻抗的關(guān)系的圖。圖14是表示參照電壓和解碼器的選擇電壓范圍的對應(yīng)關(guān)系的圖。圖15是表示數(shù)據(jù)驅(qū)動器(LSI芯片)的布局的示意圖。圖16是表示典型的顯示裝置和顯示元件(液晶元件、有機EL元件)的構(gòu)成的一例的圖。圖17是表示相關(guān)技術(shù)的數(shù)字模擬變換電路的構(gòu)成的圖。圖18是說明圖17的參照電壓組和參照電壓組內(nèi)的參照電壓的序列的圖。圖19是表示圖17的子解碼器811的構(gòu)成的一例的圖。圖20是表示圖17的子解碼器813的構(gòu)成的一例的圖。圖21是表示圖17的子解碼器813的構(gòu)成的其他一例的圖。圖22是表示圖17的子解碼器813的構(gòu)成的另外一例的圖。
具體實施例方式以下說明本發(fā)明的優(yōu)選方式。此外，關(guān)于相關(guān)技術(shù)的附圖及說明中使用的記號，對于在同一用途中使用的記號，在下述實施方式及實施例中也重復使用。圖1是表示本發(fā)明的多個優(yōu)選方式的一個構(gòu)成的圖。圖1表示具有和OLED對應(yīng)的解碼器、或與LCD的正極或負極的一個極性對應(yīng)的解碼器的數(shù)字模擬變換電路的構(gòu)成。參照圖1，本發(fā)明的一個實施方式的數(shù)字模擬變換電路具有參照電壓集合體80，包括彼此不同的多個參照電壓；解碼器100，輸入m位(其中m是3以上的規(guī)定的正整數(shù))的數(shù)字信號，從參照電壓集合體80， 根據(jù)m位的數(shù)字信號選擇第1及第2電壓(Vol、Vo2)放大電路50，輸入通過解碼器100選擇的第1及第2電壓(Vol、Vo2)，從輸出端子51輸出對第1及第2電壓(Vol、Vo2)進行計算放大的電壓電平。參照電壓集合體80包括第1參照電壓組81、第2參照電壓組82，第1參照電壓組 81在其一部分包括第2參照電壓組82的一部分或全部電壓。解碼器100具有第1、第2子解碼器部10、20，共同輸入m位的數(shù)字信號的上位側(cè) (m-n)位(其中η是2以上、m-1以下的規(guī)定的正整數(shù))的信號，并以第1參照電壓組81、 第2參照電壓組82作為輸入；第3、第4子解碼器30、40，共同輸入m位的數(shù)字信號的下位側(cè)η位的信號。
第1子解碼器部10具有如下多個開關(guān)根據(jù)上位側(cè)(m-n)位的信號控制導通和非導通，從第1參照電壓組81選擇彼此不同的Q個(其中Q是2以上的規(guī)定的正整數(shù))參照電壓，分別傳送到第1至第Q節(jié)點ndl_l、nd2_l、……ndQ_l。并且，第2子解碼器部20 具有如下多個開關(guān)根據(jù)上位側(cè)(m-n)位的信號控制導通和非導通，從第2參照電壓組82 選擇彼此不同的Q個(其中Q是2以上的規(guī)定的正整數(shù))參照電壓，分別傳送到與第1子解碼器10共同連接的第1至第Q節(jié)點ndl_2、nd2_2、……nd_Q 。并且，第3及第4子解碼器部30,40具有如下多個開關(guān)第1至第Q節(jié)點ndl_l、nd2_l、……ndQ_l (及ndl_2、 nd2_2、……ndQ_2)作為輸入節(jié)點共享，根據(jù)下位側(cè)η位的信號分別控制導通和非導通，從通過第1或第2子解碼器10、20選擇的Q個參照電壓共同選擇第1及第2電壓(Vol、Vo2)， 向作為輸出節(jié)點共享的第1至第P (其中P是2以上的規(guī)定的正整數(shù))的節(jié)點T1、T2、……、 TP包括重復在內(nèi)傳送第1及第2電壓(Vol、Vo2)。此外，接收第1子解碼器部10的輸出的第1至第Q節(jié)點ndl_l、nd2_l、……ndQ_l、和接收第2子解碼器20的輸出的第1至第Q節(jié)點ndl_2、nd2_2、……ndQ_2是分別共同連接的Q個節(jié)點，但為了便于說明，分別附加1和 2來進行區(qū)分(與第1、第2子解碼器部10的輸出節(jié)點對應(yīng))。節(jié)點ndl_l和節(jié)點ndl_2通過Pch/Nch區(qū)域間連接布線60_1連接，節(jié)點nd2_l和節(jié)點nd2_2通過Pch/Nch區(qū)域間連接布線60_2連接，以下同樣地，節(jié)點ndQ_l和節(jié)點ndQ_2通過Pch/Nch區(qū)域間連接布線60_Q 連接通過第3及第4子解碼器部30、40共同選擇的第1及第2電壓(Vol、Vo2)，是在參照電壓集合體80的序列中不同的兩個電壓，或是重復選擇的一個電壓。第3子解碼器30 的P個輸出節(jié)點和第4子解碼器部40的P個輸出節(jié)點，通過使各自共同連接的P條Pch/ Nch區(qū)域間連接布線61_1 61_P，分別連接到第1至第P節(jié)點(端子)Tl、T2、……、TP。 布線60_1 60_Q、61_1 61_P也稱為“Pch/Nch晶體管區(qū)域間布線”。放大電路50的構(gòu)成是使第1至第P輸入(與節(jié)點T1、T2、……、ΤΡ共同)接收向共同連接到第3及第4子解碼器部30、40的輸出節(jié)點的第1至第P節(jié)點Tl、Τ2、……、 TP的第1及第2電壓(Vol、Vo2)，從輸出端子51輸出對第1至第P輸入接收的電壓V(Tl)、 V(T2)、……、V(TP)以提前確定的權(quán)重進行了平均的電壓Vout。第1及第3子解碼器部10、30的各開關(guān)由第1導電型(Pch或Nch中的一方)的晶體管構(gòu)成，第2及第4子解碼器部20、40的各開關(guān)由第2導電型(Pch或Nch的另一方) 晶體管構(gòu)成。在本實施方式中，放大電路50形成的輸出電壓Vout例如如下所示，可以是對 V(Tl) V(TP)以提前確定的Wl WP的加權(quán)(權(quán)重)進行了平均的電壓。也可以是Vout = wl*V(Tl)+w2*V(T2)+...+wP*V(TP)— (1-1)wl+w2+---+wp = 1...(1—2)其中，單純平均(計算平均的情況下)wl = w2 =……=wP= 1/P0此外，作為將輸出端子51返回連接到一個輸入(反轉(zhuǎn)輸入)、輸出將多個電壓加權(quán)平均的電壓的放大電路，例如參照專利文獻1、專利文獻2等的記載。第1、第2子解碼器部10和20的輸出數(shù)Q相同，但輸入的參照電壓數(shù)、構(gòu)造可以不同。
第3、第4子解碼器部30和40的輸入節(jié)點之間、輸出節(jié)點之間分別通過Pch/Nch 區(qū)域間連接布線60_1 60_Q、61-1 61_P共同連接，但內(nèi)部構(gòu)成可以不同。 第3、第4子解碼器部30和40根據(jù)m位數(shù)字信號的下位側(cè)η位的信號，進行將從輸入的Q個參照電壓中共同選擇的第1及第2電壓(Vol、Vo2)分配到第1、第2、……、第 P節(jié)點的解碼處理。通過連接第1導電型(Pch和Nch中的一方)的第3子解碼器部30和第2導電型 (Pch和Nch中的另一方)的第4子解碼器部40的輸入，在第3子解碼器部30的第1導電型的晶體管開關(guān)、及第4子解碼器部40中，和該第1導電型的晶體管開關(guān)對應(yīng)的第2導電型的晶體管開關(guān)成為等價的CMOS構(gòu)造。因此，在第3、第4子解碼器部30和40中，傳送選擇的第1及第2電壓(Vol、Vo2)的開關(guān)的導通阻抗和由第1或第2導電型的單一開關(guān)構(gòu)成時相比降低。此外，在第2子解碼器部20中，從第1參照電壓組81中含有的第2參照電壓組82 的多個參照電壓中選擇Q個參照電壓時，在第1子解碼器部10中，也選擇了和通過第2子解碼器部20選擇的參照電壓相同的參照電壓。另一方面，在第1子解碼器部10中，從第2參照電壓組82中不含有的第1參照電壓組81的多個參照電壓選擇Q個參照電壓時，第2子解碼器部20變?yōu)榉沁x擇(通過構(gòu)成第2子解碼器部20的多個開關(guān)選擇第2參照電壓組82的參照電壓的開關(guān)均為斷開狀態(tài))。 同樣，在第2子解碼器部20中，從第1參照電壓組81中不含有的第2參照電壓組82的多個參照電壓選擇Q個參照電壓時，第1子解碼器部10變?yōu)榉沁x擇(通過構(gòu)成第1子解碼器部10的多個開關(guān)選擇第1參照電壓組81的參照電壓的開關(guān)均斷開的狀態(tài))。因此，在第1及第2子解碼器部10,20的共同輸出節(jié)點ndl_l、nd2_l、……、ndQ_l (及節(jié)點ndl_2、 nd2_2、……、ndQ_2)中，從第1、第2子解碼器部10、20分別選擇彼此不同的參照電壓，不會沖突。通過分別共享第3及第4子解碼器部30和40的輸入節(jié)點之間、輸出節(jié)點之間，使組合第3及第4子解碼器部30和40的構(gòu)造為等價的CMOS構(gòu)造，實現(xiàn)傳送選擇的電壓的開關(guān)的導通阻抗的降低，從而在第1和第2子解碼器部10和20中，對于不構(gòu)成等價CMOS的晶體管開關(guān)(第1或第2導電型的單一開關(guān))，也可抑制晶體管尺寸的增大(柵極寬度增大)(可以保持基準尺寸)，實現(xiàn)解碼器100節(jié)省面積化。以下參照幾個實施方式進行說明。并且在實施方式的說明中，首先說明參照電壓和解碼器的選擇電壓范圍的對應(yīng)關(guān)系。圖14(A)是表示和OLED對應(yīng)的解碼器、或和LCD的正極電壓范圍對應(yīng)的正極解碼器中的參照電壓和解碼器的選擇電壓范圍的對應(yīng)關(guān)系的圖。 圖14(B)是表示和LCD的負極電壓范圍對應(yīng)的負極解碼器中的參照電壓和解碼器的選擇電壓范圍的對應(yīng)關(guān)系的圖。參照圖14 (A)，向和OLED對應(yīng)的解碼器、或和IXD的正極電壓范圍對應(yīng)的正極解碼器中，輸入接近高電位側(cè)電源VDD的參照電壓Vr 1 V (hzS+Ι)，參照電壓Vrl是該解碼器的選擇電壓范圍的下限(低電位側(cè))，參照電壓Vr(hzS+l)是該解碼器的選擇電壓范圍的上限 (高電位側(cè))。參照電壓Vrl到V(hzS+l)的各參照電壓序列化，成為單調(diào)增加的電壓電平。在該解碼器中，選擇高電位側(cè)的Vr(gzS+l) Vr(hzS+l)(其中h > g)的范圍的參照電壓的開關(guān)組，可由基準尺寸的Pch-SW單獨構(gòu)成(參照電壓和圖13(C)的(a-Ι)的電壓范圍對應(yīng)，Pch-Sff的導通阻抗小，柵極/源極間電壓Vgs的絕對值大)。并且，選擇Vr(kzS+l) Vr (gzS+1)(其中g(shù) > k)的范圍的參照電壓的開關(guān)組，可由Pch-SW單獨構(gòu)成(參照電壓和圖13(C)的(a-2)的電壓范圍對應(yīng)，Pch-SW的導通阻抗略大，柵極/源極間電壓Vgs的絕對值略小)，需要增大Pch-SW的柵極寬度(W)。并且，選擇Vrl Vr(kzS+l)(其中k> 1)的范圍的參照電壓的開關(guān)組不可由 Pch-SW單獨構(gòu)成(參照電壓和圖13(C)的(a-3)的電壓范圍對應(yīng)，Pch-SW的導通阻抗大， 柵極/源極間電壓Vgs的絕對值小)，需要與Nch-SW的搭配(CMOS化)。此外，解碼器的選擇電壓范圍向低電位一側(cè)大幅涉及時，選擇最低電位側(cè)的 Vrl Vr (fzS+Ι)(其中k > f > 1)的范圍的參照電壓的開關(guān)組可由Nch-SW單獨構(gòu)成。

參照圖14⑶，向和IXD的負極電壓范圍對應(yīng)的負極解碼器輸入接近低電位側(cè)電源VSS的參照電壓Vrl V(hzS+l)，參照電壓Vrl為該解碼器的選擇電壓范圍的上限(高電位側(cè))，參照電壓Vr(hzS+l)為該解碼器的選擇電壓范圍的下限(低電位側(cè))。參照電壓 Vrl到V(hzS+l)的各參照電壓序列化，成為單調(diào)減少的電壓電平。在該解碼器中，選擇低電位側(cè)的Vr (gzS+Ι) Vr(hzS+l)(其中h > g)的范圍的參照電壓的開關(guān)組可由基準尺寸的Nch-SW單獨構(gòu)成(參照電壓對應(yīng)于圖13(D)的(b-1) 的電壓范圍，Nch-Sff的導通阻抗小，柵極/源極間電壓Vgs大)。并且，選擇Vr(kzS+l) Vr (gzS+1)(其中g(shù) > k)的范圍的參照電壓的開關(guān)組，可由Nch-SW單獨構(gòu)成(參照電壓和圖13(D)的(b-2)的電壓范圍對應(yīng)，Nch-SW的導通阻抗略大，柵極/源極間電壓Vgs略小)，需要增大Nch-SW的柵極寬度(W)。并且，選擇Vrl Vr(kzS+l)(其中k> 1)的范圍的參照電壓的開關(guān)組不可由 Nch-SW單獨構(gòu)成(參照電壓和圖13(D)的(b-3)的電壓范圍對應(yīng)，Nch-SW的導通阻抗大， 柵極/源極間電壓Vgs小)，需要與Pch-SW的搭配(CMOS化)。此外，解碼器的選擇電壓范圍向高電位一側(cè)大幅涉及時，選擇最高電位側(cè)的 Vrl Vr(fzS+l)(其中k > f > 1)的范圍的參照電壓的電路可由Pch-SW單獨構(gòu)成。(實施方式1)圖2是表示圖1的第1實施方式的構(gòu)成的圖。圖2表示具有和OLED對應(yīng)的解碼器 (圖14(A))或和LCD的正極或負極中的一方的極性對應(yīng)的解碼器(圖14(A)或圖14(B)) 的數(shù)字模擬變換電路的構(gòu)成。參照圖2，本實施例的數(shù)字模擬變換電路具有作為參照電壓集合體80的第1參照電壓組81、第2參照電壓組82 ；由第1子解碼器部10、第2子解碼器部20、第3子解碼器部30、第4子解碼器部40構(gòu)成的解碼器100 ；放大電路50。在解碼器 100中，第1子解碼器部10、第3子解碼器部30由第1導電型(Pch或Nch中的一方)晶體管開關(guān)構(gòu)成。第2子解碼器部20、第4子解碼器部40由第2導電型(Pch或Nch中的另一方)晶體管開構(gòu)成。在本實施方式中，參照電壓集合體80包括序列化的彼此不同的多個參照電壓，分為第1及第2參照電壓組81、82。第1參照電壓組81包括彼此不同的(hzS+Ι)個參照電壓Vrl、Vr2、Vr3、……、 Vr(kzS+l),……、Vr(hzS+l)。其中，記號S是包括1的2的冪的正整數(shù)(1、2、4、……)， 記號ζ是包括1的2的冪加上1的正整數(shù)(2、3、5、9……)，記號h及k分別是2以上的正整數(shù)，h > k。
第2參照電壓組82包括彼此不同的(kzS+1)個參照電壓Vrl、Vr2、Vr3、……、
Vr (kzS+1)。此夕卜，第2參照電壓組82的(kzS+Ι)個參照電壓Vrl、Vr2、Vr3、......、Vr (kzS+1)
與第1參照電壓組81的參照電壓Vrl、Vr2、Vr3、……、Vr (kzS+Ι)是分別相同的參照電壓。 此外，雖無特別限定，但在本實施方式中，Vrl、Vr2、Vr3、……、Vr(hzS+l)以指數(shù)編號序列化，隨著指數(shù)編號增加，電壓值單調(diào)地變化(單調(diào)增加或單調(diào)減少)。在本實施方式中，在各第1及第2參照電壓組81、82中，和圖17同樣地，多個參照電壓分組成(zS+Ι)個參照電壓組。第1參照電壓組81的第1參照電壓組81-1包括第{(j_l)zS+l}個參照電壓 Vr{(j-l)zS+l}(其中，指數(shù)j可以是1、2、……、h)。指數(shù)j取1至h的所有整數(shù)值時，第1 參照電壓組81-1包括每隔(zS)個的參照電壓Vr {1}、Vr {zS+1}、Vr {2zS+l}、……、Vr {(h_l) zS+1}。第1參照電壓組81的第2參照電壓組81-2包括{(j_l)zS+2}個參照電壓 Vr{(j-l)zS+2}0指數(shù)j取1至h的所有整數(shù)值時，第2參照電壓組81-2包括每隔(zS)個的參照電壓 Vr {2}、Vr {zS+2}、Vr {2zS+2}、......、Vr{ (h_l) zS+2}。同樣，第1參照電壓組81的第(zS+Ι)參照電壓組81_(zS+l)包括第{(j_l) zS+(zS+l)}個(=第(jzS+Ι)個)參照電壓 Vr {(j-1) zS+(zS+1)} =Vr(jzS+l)。指數(shù) j 取1至h的所有整數(shù)值時，第(zS+Ι)參照電壓組81-(zS+l)包括每隔(zS)個的參照電壓 Vr {zS+1}, Vr {2zS+l}, Vr {3zS+l}、......、Vr{hzS+l}。第1參照電壓組81在指數(shù)j取1至h的所有整數(shù)值時，包括(hzS+Ι)個彼此不同的多個參照電壓。此外，對應(yīng)于缺少部分參照電壓的情況，也存在指數(shù)j也部分缺少的情況。并且，第2參照電壓組82的第1參照電壓組82-1包括第{(j-1) zS+1}個參照電壓 Vr{(j-l)zS+l}(其中，指數(shù)j可以是1、2、……、k)。指數(shù)j取1至k的整數(shù)值時，第1參照電壓組82-1包括每隔(zS)個的參照電壓Vr{l}、Vr{zS+l}、Vr{2zS+l}、……、Vr{(k_l) zS+1}。第2參照電壓組82的第2參照電壓組82-2包括{(j_l)zS+2}個參照電壓 Vr{(j-l)zS+2}0指數(shù)j取1至k的整數(shù)值時，第2參照電壓組82-2包括每隔(zS)個的參照電壓 Vr {2}、Vr {zS+2}、Vr {2zS+2}、......、Vr{ (k_l) zS+2}。同樣，第2參照電壓組82的第(zS+Ι)參照電壓組82-(zS+1)包括第(jzS+Ι)個參照電壓Vr(jzS+l)。指數(shù)j取1至k的整數(shù)值時，第(zS+Ι)參照電壓組82-(zS+l)包括每隔(zS)個參照電壓￥1~{25+1}、￥1~{225+1}、￥1~{325+1}、......、Vr {kzS+1}。在本實施方式中，解碼器100中，輸入m位的數(shù)字信號(D(m_l) DO及其互補信號 D(m-1)B DOB)，第1及第2子解碼器10、20中，分別輸入m位數(shù)字信號中上位側(cè)的(m-n) 位(D (m-Ι) Dn、D (m-1) B DnB)，第3及第4子解碼器部30、40中分別輸入下位側(cè)的η位 (D (η-1) DO、D (n-1) B DOB)。第1子解碼器10具有由多個第1 導電型的晶體管開關(guān)構(gòu)成的第1 第(zS+Ι)子解碼器10-1 10-(zS+l)。子解碼器10-1 10-(zS+l)中，第1參照電壓組81的參照電壓組81-1 81-(zS+l)的參照電壓以組單位分別提供，m位的數(shù)字信號中，上位側(cè)的(m-n) 位(D(m-l) Dn、D(m-l)B DnB)共同輸入。子解碼器10-1 10_(zS+l)對應(yīng)D(m_l) Dn,D (m-1) B DnB的值，從分別對應(yīng)的參照電壓組選擇一個參照電壓，傳送到節(jié)點ndl_l nd(zS+l)_l。此時，從子解碼器10-1 10-(zS+l)傳送到節(jié)點ndl_l nd(zS+l)_l的 (zS+1)個參照電壓，成為在第1參照電壓組81中序列連續(xù)的參照電壓。例如，通過子解碼器10-1選擇參照電壓Vr {(j-1) zS+1}時，在子解碼器10-2中選擇參照電壓Vr {(j-1) zS+2}、……、在子解碼器10-(zS+l)中選擇Vr(jzS+l)。此外，圖1的記號Q對應(yīng)于圖2的 (zS+1)。第2子解碼器部20具有由多個第2導電型的晶體管開關(guān)構(gòu)成的第1 第(zS+1) 子解碼器20-1 20- (zS+1)。子解碼器20-1 20- (zS+Ι)中，第2參照電壓組82的參照電壓組82-1 82-(zS+l)的參照電壓以組單位分別提供，m位的數(shù)字信號中，上位側(cè)的(m-n) 位(D(m-l) Dn、D(m-l)B DnB)共同輸入。子解碼器20-1 20-(zS+Ι)對應(yīng)D(m_l) Dn,D (m-1) B DnB的值，從分別對應(yīng)的參照電壓組選擇一個參照電壓，傳送到節(jié)點ndl_2 nd(zS+l)_2。此時，從子解碼器20-1 20-(zS+l)傳送到節(jié)點ndl_2 nd(zS+l)_2的 (zS+Ι)個參照電壓，成為在第2參照電壓組82中序列連續(xù)的參照電壓。此外，接收第1子解碼器部10的子解碼器10-1 10_(zS+l)的輸出的節(jié)點 ndl_l nd(zS+l)_l、及接收第2子解碼器部20的子解碼器20_1 20_(zS+l)的輸出的節(jié)點ndl_2 nd(zS+l)_2分別共同連接，但為了便于說明，分別附加_1和_2進行區(qū)分。由上位側(cè)的(m-n)位指定的指數(shù)j取1至k時，通過第1子解碼器部10的子解碼器1 0-1 10-(zS+l)分別選擇的Vr{(j-l)zS+l} Vr(jzS+l)的共(zS+Ι)個參照電壓、 與通過第2子解碼器部20的子解碼器20-1 20-(zS+l)分別選擇的Vr {(j-1) zS+1} Vr(jzS+l)的共(zS+1)個參照電壓，分別是同一參照電壓。即，指數(shù)j取1至k的整數(shù)值的參照電壓，通過各第1及第2子解碼器部10、20中不同的導電型的晶體管開關(guān)而被共同地選擇，因此成為等價的CMOS開關(guān)構(gòu)造。當指數(shù)j取(k+Ι)至h時，通過第1子解碼器部10的子解碼器10-1 10-(zS+1) 選擇Vr{(j-l)zS+l} Vr(jzS+l)的共(zS+Ι)個參照電壓，而在第2子解碼器部20的子解碼器20-1 20-(zS+l)中，第2參照電壓組82的參照電壓變?yōu)榉沁x擇。子解碼器20_1 20-(zS+l)為斷開狀態(tài)，輸出節(jié)點變?yōu)楦咦杩範顟B(tài)。第3子解碼器30由多個第1導電型的晶體管開關(guān)構(gòu)成，對應(yīng)m位的數(shù)字信號中下位側(cè)的η位(D(n-l) D0、D(n-l)B DOB)的值，從傳送到節(jié)點ndl_l nd(zS+l)_l (及節(jié)點ndl_2 nd(zS+l)_2)的(zS+Ι)個參照電壓，選擇包括重復在內(nèi)的第1及第2電壓Vol、 Vo2，傳送到第1至第P節(jié)點Tl TP。此外，選擇包括重復在內(nèi)的第1及第2電壓Vol、Vo2 是指，包括作為第1及第2電壓Vol、Vo2選擇同一電壓的情況。并且還產(chǎn)生以下情況同一電壓傳送到第1至第P節(jié)點Tl TP中的一部分的多個節(jié)點或全部節(jié)點。第4子解碼器40由多個第2導電型的晶體管開關(guān)構(gòu)成，和第3子解碼器30同樣， 對應(yīng)于m位的數(shù)字信號中下位側(cè)的η位(D(n-l) DO、D(n_l)B DOB)的值，從傳送到節(jié)點ndl_l nd(zS+l)_l(及節(jié)點ndl_2 nd(zS+l)_2)的(zS+Ι)個參照電壓，選擇包括重復在內(nèi)的第1及第2電壓Vol、Vo2，傳送到和第3子解碼器30共同的第1至第P節(jié)點Tl TP。第3及第4子解碼器30、40中，輸入節(jié)點之間(節(jié)點ndl_l nd(zS+l)_l和節(jié)點 ndl_2 nd(zS+l)_2)通過Pch/Nch區(qū)域間連接布線60_1 60_(zS+l)共同連接，輸出節(jié)點之間通過Pch/Nch區(qū)域間連接布線61_1 同連接到節(jié)點Tl TP，第1及第2電壓Vol、Vo2分別通過不同的導電型的晶體管開關(guān)共同選擇，因此成為等價的CMOS開關(guān)構(gòu)造。因此，對于參照電壓集合體80的所有參照電壓，通過m位的數(shù)字信號中下位側(cè)的η位 (D(n-l) DO、D(n-1)B DOB)控制導通、非導通的晶體管開關(guān)的導通阻抗降低。這樣一來，在第1子解碼器部10中，可抑制選擇指數(shù)j取(k+Ι)至h的參照電壓的單一導電型構(gòu)造的晶體管開關(guān)的柵極寬度的增大(保持基準尺寸即可)。因此，可實現(xiàn)解碼器100的節(jié)省面積化。放大電路50具有作為第3子解碼器部30和第4子解碼器部40的輸出節(jié)點共享的第1至第P節(jié)點Tl TP并作為輸入，從輸出端子51輸出對節(jié)點Tl TP的電壓V(Tl) V(TP)進行計算(加權(quán)平均等計算)的電壓Vout。放大電路50的輸出電壓Vout反饋輸入到一個第(P+1)輸入。
圖3㈧和圖3⑶表示放大電路50的兩個具體例子。參照圖3 (A)，放大電路50 是如下內(nèi)插放大器斤=2，將傳送到節(jié)點11、12的電壓(Vol、Vo2)作為電壓V(Tl)、V(T2) 輸入，使電壓V(Tl)、V(T2)以1比1內(nèi)插(Vout = |V(Tl)+V(T2)}/2)。即，圖3(A)是輸出將電壓(Vol、Vo2)平均化的電壓的放大電路。當電壓(Vol、Vo2)是重復的同一電壓時，輸出電壓Vol( = Vo2)，當電壓(Vol、Vo2)是不同電壓時，輸出電壓(Vol、Vo2)的中間電壓。并且，參照圖3 (B)，放大電路50是如下內(nèi)插放大器P = 3，將包括重復在內(nèi)傳送到節(jié)點Tl、T2、T3的電壓(Vol、Vo2)作為電壓V(Tl)、V(T2)、V(T3)輸入，使電壓V(T1)、 V(T2)、V(T3)以 1 比 1 比 2 的比率加權(quán)平均(Vout = (V(Tl)+V(T2)+2XV(T3))/4)。即，在圖3 (B)的構(gòu)成中，當電壓(Vol、Vo2)是重復的同一電壓時，輸出電壓Vol ( = Vo2)，當電壓 (Vol、Vo2)是不同電壓時，輸出將電壓(Vol、Vo2)以1比3、1比1、3比1的比率內(nèi)插(內(nèi)分)的電壓的任意一個。此外，雖未圖示，但也可以是如下放大電路P = 4，將傳送到節(jié)點 T1、T2、T3、T4 的電壓(Vol、Vo2)作為電壓 V(Tl)、V(T2)、V(T3)、V(T4)輸入，使電壓 V(Tl)、 V (T2)、V (T3)、V (T4)平均(Vout = (V (Tl) +V (T2) +V (T3) +V (T4)) /4)。該放大電路和圖 3 (B) 一樣，當電壓(Vol、Vo2)是重復的同一電壓時，輸出電壓Vol ( = Vo2)，當電壓(Vol、Vo2) 是不同電壓時，輸出將電壓(Vol、Vo2)以1比3、1比1、3比1的比率內(nèi)插(內(nèi)分)的電壓的任意一個。(參照電壓集合體80)接著說明圖2的參照電壓集合體80的成組化，及通過第1子解碼器部10的子解碼器10-1 10-(zS+l)及第2子解碼器部20的子解碼器20-1 20_(zS+l)選擇的參照電壓。圖4是表示圖2的參照電壓集合體80的成組化的詳情的圖，參照電壓和解碼器 100的選擇電壓的對應(yīng)關(guān)系和圖14㈧或圖14⑶對應(yīng)。參照圖4，圖2的參照電壓集合體80的多個參照電壓(最大(hzS+Ι)個)的成組化和圖18 —樣，可表示為將第1至第 (zS+1)參照電壓組分配到行、將屬于各參照電壓組的參照電壓在參照電壓組內(nèi)的序列分配到列的、(zS+1)行、h列的二維數(shù)組。圖4的二維數(shù)組并不是實際存在于解碼器100等內(nèi)的部件，而是為了適于說明參照電壓的分組化/序列的表現(xiàn)形式。此外，參照電壓組81及82 分別成組為(zS+Ι)個組，在圖4中共同表示。即，在圖4中，參照電壓組81參照參照電壓 Vrl Vr(hzS+l)的成組化，參照電壓組82參照參照電壓Vrl Vr(kzS+l)的成組化。
分配到二維數(shù)組的i行j列(其中i是1以上且(zS+Ι)以下的整數(shù)，j是1以上且h或k以下的整數(shù)，h及k是2以上的整數(shù))的元素對應(yīng)于參照電壓81、82各自的參照電壓Vr((j-l)zS+i)。即，參照電壓組81的參照電壓對應(yīng)于二維數(shù)組的第1列 第h列(j =1 h)的數(shù)組元素，參照電壓組82的參照電壓對應(yīng)于二維數(shù)組的第1列 第k列(j = 1 k)的數(shù)組元素。 具體而言，參照電壓組81的第1參照電壓組81-1由分配到二維數(shù)組的第1行的每隔 zS 個的參照電壓(Vrl、Vr(zS+l)、Vr(2zS+l)、......、Vr {(h_l) (zS)+1})構(gòu)成。參照電壓組81的第2參照電壓組81-2由分配到二維數(shù)組的第2行的每隔zS個的參照電壓(Vr2、Vr(zS+2)、Vr(2zS+2)、......、Vr{ (h_l) (zS)+2})構(gòu)成。參照電壓組81的第i (其中1彡i彡(zS+Ι))參照電壓組81-i由分配到二維數(shù)組的第 i 行的每隔 zS 個的參照電壓(Vr(i)、Vr(zS+i))、Vr(2zS+i)、……、Vr{(h_l) (zS)+i}) 構(gòu)成。參照電壓組81的第(zS+Ι)參照電壓組81_(zS+l)由分配到二維數(shù)組的第(zS+1) 行的每隔 zS 個的參照電壓(Vr(zS+l)、Vr(2zS+l)、Vr(3zS+l)、......、Vr(hzS)+l)構(gòu)成。此時，參照電壓組81的第(zS+Ι)參照電壓組81_(zS+l)中的第1個到第(h_l) 個參照電壓(分配到二維數(shù)組的第(zS+Ι)行的1列到(h-Ι)列為止的參照電壓)，與第1 參照電壓組81-1中的第2個到第h個參照電壓(分配到二維數(shù)組的第1行的2列到h列為止的參照電壓)分別相同。并且，參照電壓組82的第1參照電壓組82-1由分配到二維數(shù)組的第1行的每隔 zS 個的參照電壓(Vrl、Vr(zS+l)、Vr(2zS+l)、......、Vr {(k_l) (zS)+1})構(gòu)成。參照電壓組82的第2參照電壓組82-2由分配到二維數(shù)組的第2行的每隔zS個的參照電壓(Vr2、Vr(zS+2)、Vr(2zS+2)、......、Vr{ (k_l) (zS)+2})構(gòu)成。參照電壓組82的第i (其中1彡i彡(zS+Ι))參照電壓組82_i由分配到二維數(shù)組的第 i 行的每隔 zS 個的參照電壓(Vr(i)、Vr(zS+i))、Vr(2zS+i)、……、Vr{(k_l) (zS)+i}) 構(gòu)成。參照電壓組82的第(zS+Ι)參照電壓組82_(zS+l)由分配到二維數(shù)組的第(zS+1) 行的每隔 zS 個的參照電壓(Vr(zS+l)、Vr(2zS+l)、Vr(3zS+l)、......、Vr(kzS)+l)構(gòu)成。此時，參照電壓組82的第(zS+Ι)參照電壓組82_(zS+l)中的第1個到第(k_l) 個參照電壓，與第1參照電壓組82-1中的第2個到第k個參照電壓分別相同。圖4的二維數(shù)組的列對應(yīng)于圖2的m位數(shù)字信號的上位側(cè)(m-n)位(D (m_l) Dn, D(m-1)B DnB)的值。因此，通過圖2的第1子解碼器部10的第1 第(zS+Ι)子解碼器10-1 10-(zS+l)分別選擇的參照電壓是，和上位側(cè)(m-n)位的值對應(yīng)的分配到圖4 的第1列 第h列的任意一列的參照電壓。并且，通過圖2的第2子解碼器部20的第1 第(zS+Ι)子解碼器20-1 20-(zS+l)分別選擇的參照電壓是，和上位側(cè)(m-n)位的值對應(yīng)的分配到圖4的第1列 第k列的任意一列的參照電壓。并且在參照電壓組81的參照電壓中，如圖14所示，當存在無法通過第1子解碼器部10的第1導電型的晶體管開關(guān)選擇的參照電壓(Vrl Vr(fzS+l))時，可沒有該參照電壓。此時，參照電壓組81由圖4的二維數(shù)組的第(f+Ι)列 第h列的數(shù)組元素對應(yīng)的參照電壓(Vr(fzS+l) Vr(hzS+l))構(gòu)成。
(第1子解碼器部)接著說明圖2的第1子解碼器部10的構(gòu)成。圖5是表示構(gòu)成圖2的第1子解碼器10的第1 第(zS+Ι)的子解碼器IO-Ui = 1 (zS+Ι))的構(gòu)成例的圖。提供到第1 子解碼器部10的參照電壓組81的參照電壓Vrl Vr (hzS+Ι)如圖2及圖4中所說明的， 成組為第1 第(zS+Ι)參照電壓組81-1 81-(zS+1)。對于各第1 第(zS+Ι)參照電壓組81-1 81-(zS+l)，h個參照電壓分別提供到子解碼器10-1 10-(zS+l)。在圖5中，最左側(cè)的參照電壓組81-1輸入到子解碼器10-1，參照電壓組81-2輸入到子解碼器10-2，參照電壓組81-(zS+l)輸入到子解碼器10-(zS+l)。子解碼器10-1 10_(zS+l)僅是分別輸入的參照電壓的組不同，電路構(gòu)成彼此相同。因此，圖5是示出了一個子解碼器10-i(i = 1 (zS+Ι))。如圖5所示，子解碼器10-i (i = 1 (zS+Ι))對應(yīng)m位數(shù)字信號的上位側(cè)(m_n) 位(D(m-l) Dn、D(m-1)B DnB)的值，分別從參照電壓組81_i，選擇各參照電壓組內(nèi)的序列為第j個(對應(yīng)于圖4的二維數(shù)組的第j列元素)的參照電壓Vr{(j-l)zS+l}(其中， j是j = 1 h的任意一個值)。因此，子解碼器10-1 10-(zS+l)從參照電壓組81-1 81-(zS+l)，選擇各參照電壓組內(nèi)的序列為第j個的參照電壓Vr{(j-l)zS+l}、vH(j-i) zS+2}、......、Vr(jzS+l)。圖5的子解碼器10_i(i = 1 (zS+1))的構(gòu)成是如下輪次賽形式的子解碼器 輸入第i參照電壓組的h個參照電壓，通過上位側(cè)(m-n)位信號D(m_l) Dn、D(m_l)B DnB選擇一個參照電壓。位信號D(m-l) Dn、D(m_l)B DnB中，首先通過下位側(cè)的位信號(DruDnB)選擇兩個參照電壓中的一個，接著通過一個上位的位信號(D (n+1)、D (n+1)B)， 選擇通過位信號(DruDnB)選擇的參照電壓中的兩個中的一個。以下同樣，按照從下位側(cè)到上位側(cè)的位信號的順序依次選擇兩個參照電壓中的一個。圖5的子解碼器10-i (i = 1 (zS+Ι))的各開關(guān)由第1導電型的晶體管開關(guān)(Nch 或Pch中的一方)構(gòu)成。上述各開關(guān)由Nch晶體管構(gòu)成時，向位信號線bl b5分別輸入 Dn D (m-Ι)，向位信號線bib b5b分別輸入DnB D (m_l) B。上述各開關(guān)由Pch晶體管構(gòu)成時，向位信號線bl b5分別輸入DnB D (m-l)B,向位信號線bib b5b分別輸入Dn D(m-l)。此外在圖5中，為便于顯示，示出了 5位的輪次賽形式的子解碼器的構(gòu)成。并且在圖5中，包圍X的〇表示第1導電型(Pch或Nch中的一方)的晶體管開關(guān)。圖5的子解碼器10-i (i = 1 (zS+Ι))滿足圖14㈧或圖14(B)的參照電壓和解碼器的選擇電壓范圍的關(guān)系。在圖5的子解碼器10_i(i = 1 (zS+Ι))中，選擇參照電壓Vr(gzS+i) Vr((h-l)zS+i)的晶體管開關(guān)可單獨由基準尺寸的第1導電型的晶體管開關(guān)構(gòu)成。 并且，在子解碼器10-i (i = 1 (zS+1))中，選擇參照電壓Vr (kzS+i) Vr ((g_l) zS+i)的晶體管開關(guān)(圖5的開關(guān)組91P)可單獨由第1導電型的晶體管開關(guān)構(gòu)成，但需要柵極寬度(W)的增大。并且，在圖5的子解碼器10_i(i = 1 (zS+Ι))中，選擇參照電壓Vr⑴ Vr((k-l)zS+i)的晶體管開關(guān)(圖5的開關(guān)組92P)是變?yōu)榕c第2導電型的晶體管開關(guān)(第 2子解碼器20)搭配構(gòu)造(CMOS構(gòu)造)的晶體管開關(guān)。此外，解碼器的選擇電壓范圍較大的子解碼器10_i(i = 1 (zS+Ι))中，存在無法通過第1導電型的晶體管開關(guān)選擇的參照電壓(Vri Vr(f-l)zS+i)(其中，i = 1 (zS+1))時，選擇該參照電壓Vri Vr((f-l)zS+i)的晶體管開關(guān)(開關(guān)組93P)也可缺少。并且如上所述，在本實施方式中，第3、第4子解碼器部30、40是等價的CMOS構(gòu)造， 降低了開關(guān)的導通阻抗。這樣一來，選擇圖5的參照電壓Vr (kzS+i) Vr ((g-1) zS+i) (i = 1 (zS+1))的晶體管開關(guān)(圖5的開關(guān)組91P)可抑制柵極尺寸(柵極寬度W)的增大。 可抑制柵極寬度增大的晶體管開關(guān)存在于圖5的各子解碼器10-i(i = 1 (zS+Ι))中，因此因抑制柵極寬度增大而形成的解碼器的節(jié)省面積效果較大。(第2子解碼器部)接著說明圖2的第2子解碼器20的構(gòu)成。圖6是表示構(gòu)成圖2的第2子解碼器 20的子解碼器20-i (i = 1 (zS+Ι))的構(gòu)成的圖。提供到第2子解碼器部20的參照電壓組82的參照電壓Vrl Vr(kzS+l)如圖2及圖4中所說明的，成組為第1 第(zS+Ι)參照電壓組82-1 82- (zS+Ι)。對于各第1 第(zS+Ι)參照電壓組82_1 82- (zS+Ι)，k個參照電壓分別提供到子解碼器20-1 20-(zS+l)。第2子解碼器20的子解碼器20_1 20-(zS+l)僅是分別輸入的參照電壓的組不同，電路構(gòu)造彼此相同。在圖6中，作為子解碼器20-1 20-(zS+l)，示出了一個第i個子解碼器20-i。此外，將圖2的第1參照電壓組81的參照電壓Vrl Vr(hzS+l)例如劃分為第1部分Vrl Vr (kzS+Ι)和第2部分 Vr (kzS+2) Vr (hzS+Ι)時(1 < k < h)，第1部分與第2參照電壓組82的參照電壓Vrl Vr (kzS+Ι)相等。

在圖6中，子解碼器20-i (i = 1 (zS+Ι))對應(yīng)m位數(shù)字信號的上位側(cè)(m-n)位信號(D(m-l) Dn、D(m-1)B DnB)的值，從對應(yīng)的參照電壓組82_i (i = 1 (zS+1))， 選擇各參照電壓組內(nèi)的序列為第j個(對應(yīng)于圖4的二維數(shù)組的第j列元素)的參照電壓Vr{(j-l)zS+i}(其中，j是j = 1 k的任意一個值)。在子解碼器20-1、20-2、……、 20- (zS+Ι)中，分別選擇 Vr {(j-1) zS+1}、Vr {(j-1) zS+2}、……、Vr (jzS+1)。圖6的子解碼器20-i (i = 1 (zS+1))的構(gòu)成是如下輪次賽形式的子解碼器輸入第i參照電壓組的k個參照電壓，通過上位側(cè)(m-n)位信號D (m-1) Dn、D (m-1) B DnB 選擇一個參照電壓。此外，提供到圖6的子解碼器20-i的參照電壓數(shù)(k個)比提供到圖5 的子解碼器10-i的參照電壓數(shù)(h個)少，因此上位側(cè)的位信號變?yōu)閮H通過正信號(例如 D(m-1))或互補信號(例如D(m-l)B)的一方產(chǎn)生的選擇。圖6的子解碼器20-i (i = 1 (zS+Ι))的各開關(guān)由與第1子解碼器部10的開關(guān)相反導電型的第2導電型的晶體管(Nch或Pch中的另一方)構(gòu)成。子解碼器20-i(i = 1 (zS+Ι))的各開關(guān)由Nch晶體管構(gòu)成時，向位信號線bl b3輸入Dn D(m-1)的下位側(cè)的對應(yīng)的位信號，向位信號線bib b5b輸入DnB D(m_l)B。子解碼器20_i (i = 1 (zS+Ι))的各開關(guān)由Pch晶體管構(gòu)成時，向位信號線bl b3輸入DnB D (m-1)B的下位側(cè)的對應(yīng)的位信號，向位信號線bib b5b輸入Dn D (m-1)。此外在圖6中，為便于顯示，示出了以5位選擇的輪次賽形式的子解碼器的構(gòu)成。此外，包圍Y的〇表示第2導電型的晶體管開關(guān)(和包圍X的O的第1導電型的晶體管開關(guān)(Pch或Nch中的一方)相反導電型的晶體管開關(guān))。圖6的子解碼器20-i (i = 1 (zS+Ι))(圖6的開關(guān)組92N)作為如下晶體管開關(guān)構(gòu)成與圖5的選擇子解碼器10-i(i = 1 (zS+Ι))的參照電壓Vr⑴ Vr ((k_l) zS+i)的晶體管開關(guān)(圖5的開關(guān)組92P)搭配的 構(gòu)造(CMOS構(gòu)造)。此外，在圖5的子解碼器10_i(i = 1 (zS+1))中，選擇參照電壓(Vr⑴ Vr((f-l)zS+i)的晶體管開關(guān)(圖5的開關(guān)組93P)缺少時，選擇圖6的子解碼器10_i (i = 1 (zS+Ι))的參照電壓(Vr(i) Vr((f-l)zS+i))的晶體管開關(guān)(圖6的開關(guān)組93N)單獨由第2導電型的晶體管開關(guān)構(gòu)成。(第3、第4子解碼器部)接著說明圖2的第3、第4子解碼器部30、40的構(gòu)成例。子解碼器部30、40因參數(shù) S、z、P的值而不同，所以說明代表性的例子。圖7是表示圖2中S = 2、z = 2 (zS+1 = 5)、P = 2、n = 3對應(yīng)的第3、第4子解碼器部30A、40A的構(gòu)成例的圖。如圖7所示是如下構(gòu)成向第3、第4子解碼器30A、40A分別輸入通過第1、第2子解碼器部10、20選擇的、(zS+Ι)個(zS+1 = 5)的參照電壓(Vr (4j_3)、 Vr (4 j-2)、Vr (4 j_l)、Vr (4 j)、Vr (4 j+1))，根據(jù)m位數(shù)字數(shù)據(jù)的下位側(cè)η位(η = 3)的信號 (D2 D0、D2B D0B)，選擇第1及第2電壓(Vol、Vo2)，傳送到節(jié)點Tl、T2。第3、第4子解碼器部30、40分別由彼此不同的導電型的晶體管開關(guān)構(gòu)成。在第3 子解碼器部30A中，包圍X的〇表示第1導電型(Pch和Nch中的一方，例如Pch)的晶體管開關(guān)，在第4子解碼器40A中，包圍Y的〇表示第2導電型(Pch和Nch中的另一方，例如 Nch型)的晶體管開關(guān)。如圖7所示，在第3、第4子解碼器部30A、40A中，開關(guān)的配置相同，但向第3子解碼器部30A的開關(guān)、及該開關(guān)對應(yīng)的第4子解碼器部40A的開關(guān)的各自的柵極，提供互補的位信號。此外，第4子解碼器部40A的開關(guān)由Nch晶體管開關(guān)構(gòu)成時，是和圖20同樣的構(gòu)成。參照圖7，第3子解碼器部30A的輸入節(jié)點ndl_lA、nd2_lA、nd3_lA、nd4_lA、 nd5_lA 和第 4 子解碼器 40A 的輸入節(jié)點 ndl_2A、nd2_2A、nd3_2A、nd4_2A、nd5_2A,分別通過Pch/Nch晶體管區(qū)域間布線60_1、60_2、60_3、60_4、60_5共同連接。并且，第3子解碼器部30A的第1、第2輸出節(jié)點(T1、T2)、和第4子解碼器40A的第1、第2輸出節(jié)點(Τ1、Τ2) 均分別通過Pch/Nch晶體管區(qū)域間布線61_1、61_2共同連接。在圖7中，向第3子解碼器部30A的輸入節(jié)點ndl_lA、nd2_lA、nd3_lA、nd4_lA、 nd5_lA傳送通過第1子解碼器部10選擇的參照電壓Vr(4j-3)、Vr (4j-2)、Vr(4j_l)、 Vr (4j)、Vr (4j+l)(其中j = 1 h的任意一個值)。并且，向第4子解碼器40A的輸入節(jié)點ndl_2A、nd2_2A、nd3_2A、nd4_2A、nd5_2A傳送通過第2子解碼器部20選擇的參照電壓 Vr (4j-3), Vr (4j-2), Vr (4j-1), Vr (4j), Vr (4j+1)(其中 j = 1 k(l < k < h)的任意一個值)。指數(shù)j在j = 1 k時，從第1及第2子解碼器10、20向第3及第4子解碼器部30A、 40A 的各輸入節(jié)點共同傳送參照電壓 Vr (4 j-3), Vr (4 j-2), Vr (4 j-1), Vr (4 j), Vr (4 j+1)。并且，指數(shù)j在j = (k+1) h時，第2子解碼器部20變?yōu)榉沁x擇，向第3及第4 子解碼器部30A、40A的輸入節(jié)點傳送通過第1子解碼器部10選擇的參照電壓Vr (4j-3)、 Vr (4 j-2)、Vr (4 j-1)、Vr (4 j)、Vr (4 j+1)。 在圖7中，說明第3及第4子解碼器部30A、40A中的參照電壓Vr (4 j_3)、Vr (4 j-2)、 Vr (4 j-1), Vr (4 j), Vr (4 j+1)的選擇。并且在以下說明中，說明第3子解碼器部30A由多個Pch晶體管開關(guān)(Pch-SW)構(gòu)成、第4子解碼器部40A由多個Nch晶體管開關(guān)(Nch-SW)構(gòu)成的情況。(1)(D2、D1、D0)=(低、低、低)時，在第3子解碼器30A中，柵極分別連接到D2、 DUDO 的 Pch-SW 導通。向節(jié)點 n3_l、n4_l、n5_l 分別傳送 Vr(4j_3)、Vr(4j_2)、Vr(4j_l)，向 Tl、n2_l 分別傳送 n3_l ( = Vr (4 j_3))、！ι4_1，向 T2 傳送 n3_l ( = Vr (4 j_3))。并且，在第 4 子解碼器部40A中，柵極分別連接到D2B、D1B、D0B的Nch-SW導通。向節(jié)點n3_2、n4_2、n5_2 分別傳送 Vr (4 j-3) ,Vr (4 j_2)、Vr (4 j_l)，向布線 61_1、n2_2 分別傳送 n3_2 ( = Vr (4 j_3))、 n4_2，向布線 61_2 傳送 n3_2( = Vr(4j-3))。其結(jié)果 是，向節(jié)點 Tl、T2 傳送(V (Tl)、V (Τ2)) =(Vr (4 j-3), Vr (4 j-3) )0(2) (D2、D1、D0)=(低、低、高)時，在第3子解碼器30A中，柵極分別連接到D2、 DUDOB 的 Pch-SW 導通。向節(jié)點 n3_l、n4_l、n5_l 分別傳送 Vr(4j_3)、Vr(4j_2)、Vr(4j_l)， 向 Tl、n2_l 分別傳送 n3_l ( = Vr (4 j_3))、n4_l，向 T2 傳送 n2_l ( = Vr (4 j_2))。在第 4 子解碼器部40A中，柵極分別連接到D2B、DIB、DO的Nch-SW導通。向節(jié)點n3_2、η4_2、η5_2 分別傳送 Vr (4 j-3)、Vr (4j_2)、Vr (4j_l)，向布線 61_1、n2_2 分別傳送 n3_2 (Vr (4j_3))、 n4_2 ( = Vr (4j_2))，向布線61_2傳送n2_2 ( = Vr (4j_2))。其結(jié)果是，向節(jié)點T1、T2傳送 (V(T1)、V(T2)) = (Vr(4j-3)、Vr(4j-2))。(3) (D2、D1、D0)=(低、高、低)時，在第3子解碼器30A中，柵極分別連接到D2、 DIB,DO 的 Pch-SW 導通。向節(jié)點 n3_l、n4_l、n5_l 分別傳送 Vr (4 j-3)、Vr(4j_2)、Vr(4j_l)， 向Tl、n2_l分別傳送η4_1 ( = Vr (4j_2))、η5_1，向Τ2傳送η4_1。在第4子解碼器部40Α中， 柵極分別連接到D2B、D1、D0B的Nch-SW導通。向節(jié)點n3_2、n4_2、n5_2分別傳送Vr (4j-3)、 Vr (4j-2)、Vr (4j-l)，向布線 61_1、n2_2 分別傳送 n4_2 ( = Vr(4j_2))、n5_2，向布線 61_2 傳送 n4_2。其結(jié)果是，向節(jié)點 Tl、Τ2 傳送(V(T1)、V(T2)) = (Vr (4j_2)、Vr (4j_2))。(4) (D2、D1、D0)=(低、高、高)時，在第3子解碼器30A中，柵極分別連接到D2、 DIB,DOB 的 Pch-SW 導通。向節(jié)點 n3_l、n4_l、n5_l 分別傳送 Vr (4 j-3)、Vr (4j_2)、Vr (4j_l)， 向 Tl、n2_l 分別傳送 η4_1 ( = Vr (4j_2))、η5_1，向 Τ2 傳送 η5_1 ( = Vr (4j_l))。在第 4 子解碼器部40A中，柵極分別連接到D2B、D1、D0的Nch-SW導通。向節(jié)點n3_2、n4_2、n5_2分別傳送 Vr (4 j-3)、Vr (4j_2)、Vr (4j_l)，向布線 61_1、n2_2 分別傳送 n4_2 ( = Vr (4j_2))、 n5_2，向布線 61_2 傳送 n2_2( = Vr(4j-1))。其結(jié)果是，向節(jié)點 Tl、T2 傳送(V (Tl)、V (Τ2)) =(Vr(4j-2)、Vr(4j-l))。(5) (D2、D1、D0)=(高、低、低)時，在第3子解碼器30A中，柵極分別連接到D2B、 Dl、DO 的 Pch-Sff 導通。向節(jié)點 n3_l、n4_l、n5_l 分別傳送 Vr(4j_l)、Vr (4j)、Vr (4j+l)， 向 Tl、n2_l 分別傳送 η3_1 ( = Vr (4j_l))、η4_1，向 Τ2 傳送 η3_1 ( = Vr (4j_l))。在第 4 子解碼器部40A中，柵極分別連接到D2、DIB、DOB的Nch-SW導通。向節(jié)點n3_2、η4_2、η5_2 分別傳送 Vr(4j-1)、Vr (4 j)、Vr(4j+1)，向布線 61_1、n2_2 分別傳送 n3_2 ( = Vr(4j_l))、 n4_2，向布線 61_2 傳送 n3_2。其結(jié)果是，向節(jié)點 Τ1、Τ2 傳送(V (Tl)、V (Τ2)) = (Vr(4j_l)、 Vr(4j-1))0(6) (D2、D1、D0)=(高、低、高)時，在第3子解碼器30A中，柵極分別連接到D2B、 Dl、DOB 的 Pch-SW 導通。向節(jié)點 n3_l、n4_l、n5_l 分別傳送 Vr (4j_l)、Vr (4j)、Vr (4j+l)， 向 Tl、n2_l 分別傳送 n3_l( = Vr (4j_l))、n4_l，向 T2 傳送 n2_l ( = Vr (4j))0 在第 4 子解碼器部40A中，柵極分別連接到D2、DIB、DO的Nch-Sff導通。向節(jié)點η3_2、η4_2、η5_2 分別傳送 Vr(4j-1)、Vr (4 j)、Vr(4j+1)，向布線 61_1、n2_2 分別傳送 n3_2 ( = Vr(4j_l))、 n4_2,向布線61_2傳送n2_2 ( = Vr(4j))。其結(jié)果是，向節(jié)點Tl、T2傳送(V(Tl)、V(T2)) =(Vr(4j-l)、Vr(4j))。(7) (D2、D1、D0)=(高、高、低)時，在第3子解碼器30A中，柵極分別連接到D2B、 DIB、DO 的 Pch-SW 導通。向節(jié)點 n3_l、n4_l、n5_l 分別傳送 Vr (4j_l)、Vr (4j)、Vr (4j+l)， 向Tl、n2_l分別傳送η4_1 ( = Vr (4j))、η5_1，向Τ2傳送η4_1。在第4子解碼器部40Α中， 柵極分別連接到D2、D1、D0B的Nch-SW導通。向節(jié)點n3_2、n4_2、n5_2分別傳送Vr (4j_l)、 Vr (4j)、Vr (4j+l)，向布線 61_l、n2_2 傳送 n4_2 ( = Vr (4j))、n5_2，向布線 61_2 傳送 n4_2。 其結(jié)果是，向節(jié)點 Tl、T2 傳送(V(T1)、V(T2)) = (Vr(4j)、Vr(4j))。(8) (D2、D1、D0)=(高、高、高)時，在第3子解碼器30A中，柵極分別連接到D2B、 DIB,DOB 的 Pch-SW 導通。向節(jié)點 n3_l、n4_l、n5_l 分別傳送 Vr(4j_l)、Vr(4j)、Vr(4j+l)， 向 Tl、n2_l 分別傳送 n4_l( = Vr (4j))、n5_l，向 T2 傳送 n2_l ( = Vr(4j+1))。在第 4 子解碼器部40A中，柵極分別連接到D2、Dl、DO的Nch-SW導通。向節(jié)點n3_2、η4_2、η5_2分別傳送 Vr(4j-l)、Vr(4j)、Vr(4j+l)，向布線 61_l、n2_2 分別傳送 n4_2 ( = Vr (4j))、n5_2， 向布線61_2傳送112_2( = ￥1~(4]_+1))。其結(jié)果是，向節(jié)點 Tl、T2 傳送(V(Tl)、V(Τ2))= (Vr(4j)、Vr(4j+l))。S卩，傳送到節(jié)點Tl、T2的電壓(與第1及第2電壓(Vol、Vo2)對應(yīng))是參照電壓 Vr(4j-3)、Vr(4j-2)、Vr(4j_l)、Vr(4j)、Vr(4j+l)中的順序相鄰的兩個電壓，或重復選擇的一個電壓。節(jié)點T1、T2的電壓(V(Tl)、V(T2))輸入到圖4(A)的放大電路50，將電壓(V(Tl)、 V(T2) )以1比1的比率平均(內(nèi)分)的電壓從放大電路50的輸出端子輸出。例如，將輸入到第3及第4子解碼器部30A、40A的順序連續(xù)的5個參照電壓 Vr (4 j-3)、Vr (4 j_2)、Vr (4 j_l)、Vr (4 j)、Vr (4 j+1)分別如下所述Vr (4 j-3) = Vo,Vr(4j-2) = Vo+2Vf,Vr(4j-1) = Vo+4Vf,Vr (4 j) = Vo+6Vf,Vr (4 j+1) = Vo+8Vf,是2Vf間隔的電壓電平時，放大電路50的輸出電壓Vout( = (V(Tl)+V(T2))/2)在(D2、D1、D0)=(低、低、低)時，Vout= Vo、在(D2、D1、D0)=(低、低、高)時，Vout= Vo+Vf、在(D2、D1、D0)=(低、高、低)時，Vout= Vo+2Vf、在(D2、D1、D0)=(低、高、高)時，Vout= Vo+3Vf、在(D2、D1、D0)=(高、低、低)時，Vout= Vo+4Vf、在(D2、D1、D0)=(高、低、高)時，Vout= Vo+5Vf、在(D2、D1、D0)=(高、高、低)時，Vout= Vo+6Vf、在(D2、D1、D0)=(高、高、高)時，Vout= Vo+7Vf，對應(yīng)(D2、D1、D0)的信號，輸出Vo到Vo+7Vf為止的Vf間隔的8個電壓電平。
實施方式2圖8是表示在圖2中S = 2、z = 2 (zS+1 = 5)、P = 3、η = 4對應(yīng)的第3、第4子解碼器部30Β、40Β的構(gòu)成的圖。第3、第4子解碼器部30Β、40Β的構(gòu)成是分別輸入通過第 1、第2子解碼器10、20選擇輸出的(zS+Ι)個(zS+1 = 5)參照電壓，根據(jù)m位數(shù)字數(shù)據(jù)的下位側(cè)η位(η = 4)信號(D3 DO、D3B DOB)，選擇第1及第2電壓(Vol、Vo2)，包括重復在內(nèi)傳送到節(jié)點T1、T2、T3。第1、第2子解碼器部10、20與圖2的實施方式1的結(jié)構(gòu)相同。第3子解碼器部30Β由第1導電型(例如Pch)的晶體管開關(guān)構(gòu)成，第4子解碼器 40Β由第2導電型(例如Nch)的晶體管開關(guān)構(gòu)成，開關(guān)配置相同，但向各自的柵極提供互補的位信號。此外，第4子解碼器部40Β由Nch晶體管開關(guān)構(gòu)成時，是和圖21相同的構(gòu)成。參照圖8，第3子解碼器部30Β的輸入節(jié)點ndl_lB、nd2_lB、nd3_lB、nd4_lB、 nd5_lB 和第 4 子解碼器 40B 的輸入節(jié)點 ndl_2B、nd2_2B、nd3_2B、nd4_2B、nd5_2B,分別通過Pch/Nch晶體管區(qū)域間的布線60_1、60_2、60_3、60_4共同連接。并且，第3子解碼器部 30B的第1、第2、第3輸出節(jié)點(Tl、T2、T3)、和第4子解碼器40B的第1、第2、第3輸出節(jié)點(T1、T2、T3)均分別通過Pch/Nch晶體管區(qū)域間的布線61_1、61_2、61_3共同連接。在圖8中，向第3子解碼器部30B的輸入節(jié)點ndl_lB、nd2_lB、nd3_lB、nd4_lB、 nd5_lB傳送通過第1子解碼器部10選擇的參照電壓Vr(4j-3)、Vr(4j_2)、Vr(4j_l)、 Vr (4j)、Vr (4j+l)(其中j = 1 h的任意一個值)。并且，向第4子解碼器40B的輸入節(jié)點ndl_2B、nd2_2B、nd3_2B、nd4_2B、nd5_2B傳送通過第2子解碼器部20選擇的參照電壓 Vr (4j-3)、Vr (4j_2)、Vr (4j_l)、Vr (4j)、Vr (4j+l)(其中 j = 1 k 的任意一個值)。指數(shù)j在j = 1 k的整數(shù)值時，從第1及第2子解碼器10、20向第3及第4子解碼器部30B、40B的各輸入節(jié)點共同傳送參照電壓Vr (4j-3)、Vr (4j_2)、Vr (4j_l)、Vr (4 j)、 Vr(4j+1)0并且，指數(shù)j在j = (k+1) h的整數(shù)值時，第2子解碼器部20變?yōu)榉沁x擇，向第3及第4子解碼器部30B、40B的輸入節(jié)點傳送通過第1子解碼器部10選擇的參照電壓 Vr (4 j-3)、Vr (4 j_2)、Vr (4 j_l)、Vr (4 j)、Vr (4 j+1)。在圖8中，說明第3及第4子解碼器部30B、40B中的參照電壓Vr (4j_3)、Vr (4j_2)、 Vr (4 j-1), Vr (4 j), Vr (4 j+1)的選擇。并且在以下說明中，說明第3子解碼器部30B由Pch 晶體管開關(guān)構(gòu)成、第4子解碼器部40B由Nch晶體管開關(guān)構(gòu)成的情況。(1) (D3、D2、Dl、DO)=(低、低、低、低)時，在第3子解碼器30B中，柵極連接到 D3、D2、D1、D0 的 Pch-SW 導通。向節(jié)點 nl3_l、nl4_l、nl5_l 分別傳送 Vr (4j_3)、Vr (4j_2)、 Vr (4j-l)，向端子T2和nl2_l傳送nl3_l和nl4_l，向端子T1、T3分別傳送η13_1。在第4 子解碼器部40Β中，柵極連接到D3B、D2B、D1B、D0B的Nch-SW導通。向節(jié)點nl3_2、nl4_2、 nl5_2 分別傳送 Vr (4j_3)、Vr (4j_2)、Vr (4j_l)，向布線 61_2、nl2_2 傳送 nl3_2 和 nl4_2， 向布線 61_1、61_3 傳送 nl3_2。其結(jié)果是，向節(jié)點 T1、T2、T3 傳送(V (Tl)、V (Τ2)、V (Τ3))= (Vr (4 j-3)、Vr (4 j_3)、Vr (4 j_3))。以下同樣(2) (D3、D2、Dl、DO)=(低、低、低、高)時，在第3子解碼器30B中，柵極連接到 D3、D2、Dl、DOB的Pch-SW導通，在第4子解碼器部40B中，柵極連接到D3B、D2B、DIB、DO的 Nch-Sff 導通，向節(jié)點 Tl、T2、T3 傳送(V(Tl)、V(T2)、V(T3)) = (Vr (4j-2)、Vr (4j-3)、 Vr(4j-3))0(3) (D3、D2、Dl、DO)=(低、低、高、低)時，在第3子解碼器30B中，柵極連接到 D3、D2、DIB、DO的Pch-SW導通，在第4子解碼器部40B中，柵極連接到D3B、D2B、Dl、DOB 的 Nch-Sff 導通，向節(jié)點 Tl、T2、T3 傳送(V(Tl)、V(T2)、V(T3)) = (Vr (4j-3)、Vr (4j-3)、 Vr(4j-2))0(4) (D3、D2、Dl、DO)=(低、低、高、高)時，在第3子解碼器30B中，柵極連接到 D3、D2、DIB、DOB的Pch-SW導通，在第4子解碼器部40B中，柵極連接到D3B、D2B、Dl、DO 的 Nch-Sff 導通，向節(jié)點 Tl、T2、T3 傳送(V(Tl)、V(T2)、V(T3)) = (Vr (4j-2)、Vr (4j-3)、 Vr(4j-2))0(5) (D3、D2、Dl、DO)=(低、高、低、低)時，在第3子解碼器30B中，柵極連接到 D3、D2B、Dl、DO的Pch-SW導通，在第4子解碼器部40B中，柵極連接到D3B、D2、DIB、DOB 的 Nch-Sff 導通，向節(jié)點 Tl、T2、T3 傳送(V(Tl)、V(T2)、V(T3)) = (Vr (4j-2)、Vr (4j-2)、 Vr(4j-2))0(6) (D3、D2、Dl、DO)=(低、高、低、高)時，在第3子解碼器30B中，柵極連接到 D3、D2B、Dl、DOB的Pch-SW導通，在第4子解碼器部40B中，柵極連接到D3B、D2、DIB、DO 的 Nch-SW 導通，向節(jié)點 Tl、T2、T3 傳送(V(T1)、V(T2)、V(T3)) = (Vr (4j_l)、Vr (4j_2)、 Vr(4j-2))0(7) (D3、D2、Dl、DO)=(低、高、高、低)時，在第3子解碼器30B中，柵極連接到 D3、D2B、DIB、DO的Pch-SW導通，在第4子解碼器部40B中，柵極連接到D3B、D2、Dl、DOB 的 Nch-Sff 導通，向節(jié)點 Tl、T2、T3 傳送(V(Tl)、V(T2)、V(T3)) = (Vr (4j-2)、Vr (4j-2)、 Vr(4j-1))0(8) (D3、D2、Dl、DO)=(低、高、高、高)時，在第3子解碼器30B中，柵極連接到 D3、D2B、DIB、DOB的Pch-SW導通，在第4子解碼器部40B中，柵極連接到D3B、D2、Dl、DO 的 Nch-SW 導通，向節(jié)點 Tl、T2、T3 傳送(V(T1)、V(T2)、V(T3)) = (Vr (4j_l)、Vr (4j_2)、 Vr(4j-1))0(9) (D3、D2、Dl、DO)=(高、低、低、低)時，在第3子解碼器30B中，柵極連接到 D3B、D2、Dl、DO的Pch-SW導通，在第4子解碼器部40B中，柵極連接到D3、D2B、DIB、DOB 的 Nch-SW 導通，向節(jié)點 Tl、T2、T3 傳送(V(T1)、V(T2)、V(T3)) = (Vr (4j_l)、Vr (4j_l)、 Vr(4j-1))0(10) (D3、D2、Dl、DO)=(高、低、低、高)時，在第3子解碼器30B中，柵極連接到D3B、D2、Dl、DOB的Pch-Sff導通，在第4子解碼器部40B中，柵極連接到D3、D2B、D1B、 DO 的 Nch-SW 導通，向節(jié)點 Tl、T2、T3 傳送(V(Tl)、V(T2)、V(T3)) = (Vr (4j)、Vr (4j_l)、 Vr(4j-1))0(11) (D3、D2、D1、D0)=(高、低、高、低)時，在第3子解碼器30B中，柵極連接到 D3B、D2、DIB、DO的Pch-SW導通，在第4子解碼器部40B中，柵極連接到D3、D2B、Dl、DOB 的 Nch-SW 導通，向節(jié)點 Tl、T2、T3 傳送(V(T1)、V(T2)、V(T3)) = (Vr (4j_l)、Vr (4j_l)、 Vr (4j))。(12) (D3、D2、D1、D0)=(高、低、高、高)時，在第3子解碼器30B中，柵極連接到D3B、D2、D1B、D0B的Pch-SW導通，在第4子解碼器部40A中，柵極連接到D3、D2B、D1、D0的 Nch-SW 導通，向節(jié)點 Tl、T2、T3 傳送(V(Tl)、V(T2)、V(T3)) = (Vr (4j)、Vr (4j_l)、Vr (4j))。(13) (D3、D2、D1、D0)=(高、高、低、低)時，在第3子解碼器30B中，柵極連接到 D3B、D2B、D1、D0的Pch-SW導通，在第4子解碼器部40B中，柵極連接到D3、D2、DIB、DOB的 Nch-SW 導通，向節(jié)點 Tl、T2、T3 傳送(V(T1)、V(T2)、V(T3)) = (Vr (4j)、Vr (4j)、Vr (4j))。(14) (D3、D2、D1、D0)=(高、高、低、高)時，在第3子解碼器30B中，柵極連接到 D3B、D2B、D1、D0B的Pch-SW導通，在第4子解碼器部40B中，柵極連接到D3、D2、DIB、DO的 Nch-SW 導通，向節(jié)點 Tl、T2、T3 傳送(V(Tl)、V(T2)、V(T3)) = (Vr (4j+l)、Vr (4j)、Vr (4j))。(15) (D3、D2、D1、D0)=(高、高、高、低)時，在第3子解碼器30B中，柵極連接到 D3B、D2B、D1B、D0的Pch-SW導通，在第4子解碼器部40B中，柵極連接到D3、D2、D1、D0B的 Nch-SW 導通，向節(jié)點 Tl、T2、T3 傳送(V(Tl)、V(T2)、V(T3)) = (Vr (4j)、Vr (4j)、Vr (4j+l))。(16) (D3、D2、Dl、DO)=(高、高、高、高)時，在第3子解碼器30B中，柵極連接到D3B、D2B、DIB、DOB的Pch-Sff導通，在第4子解碼器部40B中，柵極連接到D3、D2、Dl、 DO 的 Nch-SW 導通，向節(jié)點 Tl、T2、T3 傳送(V(Tl)、V(T2)、V(T3)) = (Vr (4j+l)、Vr (4j)、 Vr(4j+1))0S卩，傳送到節(jié)點Tl、T2、T3的電壓(與第1及第2電壓(Vol、Vo2)對應(yīng))是參照電壓Vr (4j-3)、Vr (4j_2)、Vr (4j_l)、Vr (4j)、Vr (4j+l)中的順序相鄰的兩個電壓，或重復選擇的一個電壓。節(jié)點T1、T2、T3的電壓(V(Tl)、V(Τ2)、V(Τ3))輸入到圖4(B)的放大電路50，將電壓(V(T1)、V(T2)、V(T3))以1比1比2的比率加權(quán)平均的電壓從放大電路50的輸出端子輸出。例如，將輸入到第3及第4子解碼器部30B、40B的順序連續(xù)的5個參照電壓 Vr (4 j-3)、Vr (4 j_2)、Vr (4 j_l)、Vr (4 j)、Vr (4 j+1)分別如下所述Vr (4 j-3) = Vo,Vr(4j-2) = Vo+4Vf,Vr(4j-1) = Vo+8Vf,Vr (4 j) = Vo+12Vf,Vr (4 j+1) = Vo+16Vf,是4Vf間隔的電壓電平時，放大電路50的輸出電壓Vout (= (V (Tl)+V (T2)+2XV(T3))/4)在(D3、D2、Dl、DO)=(低、低、低、低)時，Vout=Vo,
在(D3、D2、Dl、DO)=(低、低、低、高)時，Vout=Vo+Vf,
在(D3、D2、Dl、DO)=(低、低、高、低)時，Vout=Vo+2Vf、
在(D3、D2、Dl、DO)=(低、低、高、高)時，Vout=Vo+3Vf、
在(D3、D2、Dl、DO)=(低、高、低、低)時，Vout=Vo+4Vf、
在(D3、D2、Dl、DO)=(低、高、低、高)時，Vout=Vo+5Vf、
在(D3、D2、Dl、DO)=(低、高、高、低)時，Vout=Vo+6Vf、
在(D3、D2、Dl、DO)=(低、聞、聞、聞)時，Vout=Vo+7Vf、
在(D3、D2、Dl、DO)=(高、低、低、低)時，Vout=Vo+8Vf、
31
在(D3、D2、DUDO)=(高、低、低、高)時，Vout=Vo+9Vf、
在(D3、D2、DUDO)=(高、低、高、低)時，Vout=Vo+10Vf、
在(D3、D2、DUDO)=(高、低、高、高)時，Vout=Vo+llVf、
在(D3、D2、DUDO)=(高、高、低、低)時，Vout=Vo+12Vf、
在(D3、D2、DUDO)=(高、高、低、高)時，Vout=Vo+13Vf、
在(D3、D2、DUDO)=(高、高、高、低)時，Vout=Vo+14Vf、
在(D3、D2、DUDO)=(高、高、高、高)時，Vout=Vo+15Vf,
對應(yīng)于(D3、D2、Dl、DO)的信號，輸出Vo到Vo+15Vf為止的Vf間隔的16個電壓電平。實施方式3圖9是表示S = Uz = 3(zS+l = 4)、P = 2、n = 3對應(yīng)、實施方式3的子解碼器部30C、40C的構(gòu)成的圖。圖9的第3、第4子解碼器部30C、40C的構(gòu)成是分別輸入通過第 1、第2子解碼器10、20選擇的(zS+Ι)個(zS+1 =4)參照電壓，根據(jù)m位數(shù)字數(shù)據(jù)的下位側(cè)η位(η = 3)信號(D2 DO、D2B DOB)，選擇第1及第2電壓(VoUVo2)，傳送到節(jié)點 T1、T2。第1、第2子解碼器部10、20與圖2的實施方式1的結(jié)構(gòu)相同。第3子解碼器部30C由第1導電型(例如Pch)的晶體管開關(guān)構(gòu)成，第4子解碼器 40C由第2導電型(例如Nch)的晶體管開關(guān)構(gòu)成，開關(guān)配置相同，但向各自的柵極提供互補的位信號。此外，第4子解碼器部40C由Nch晶體管開關(guān)構(gòu)成時，是和圖22相同的構(gòu)成。參照圖9，第3子解碼器部30C的輸入節(jié)點ndl_lC、nd2_lC、nd3_lC、nd4_lC和第 4子解碼器40C的輸入節(jié)點ndl_2C、nd2_2C、nd3_2C、nd4_2C，分別通過Pch/Nch晶體管區(qū)域間的布線60_1、60_2、60_3、60_4共同連接。并且，第3子解碼器部30C的第1、第2輸出節(jié)點(Tl、T2)、和第4子解碼器40C的第1、第2輸出節(jié)點(Tl、T2)均分別通過Pch/Nch晶體管區(qū)域間的布線61_1、61_2共同連接。在圖9中，向第3子解碼器部30C的輸入節(jié)點ndl_lC、nd2_lC、nd3_lC、nd4_lC 傳送通過第1子解碼器部10選擇的參照電壓Vr(3j-2)、Vr(3j-1)、Vr (3 j)、Vr(3j+1)(其中j = 1 h的任意一個值)。并且，向第4子解碼器40C的輸入節(jié)點ndl_2C、nd2_2C、 nd3_2C、nd4_2C傳送通過第2子解碼器部20選擇的參照電壓Vr (3 j_2)、Vr(3j_l)、Vr(3j)、 Vr(3j+1)(其中j = 1 k的任意一個值)。指數(shù)j在j = 1 k時，從第1及第2子解碼器10、20向第3及第4子解碼器部 30C、40C的各輸入節(jié)點共同傳送參照電壓Vr (3 j_2)、Vr (3 j_l)、Vr (3 j)、Vr (3 j+1)。并且，指數(shù)j在j = (k+1) h時，第2子解碼器部20變?yōu)榉沁x擇，向第3及第4子解碼器部30C、 40C的輸入節(jié)點傳送通過第1子解碼器部10選擇的參照電壓Vr (3 j-2)、Vr (3 j_l)、Vr (3 j)、 Vr (3 j+1) 0在圖9中，說明第3及第4子解碼器部30C、40C中的參照電壓Vr (3 j_2)、Vr (3 j_l)、 Vr (3 j), Vr (3 j+1)的選擇。并且在以下說明中，說明第3子解碼器部30C由Pch晶體管開關(guān)構(gòu)成、第4子解碼器部40C由Nch晶體管開關(guān)構(gòu)成的情況。(1)(D2、D1、D0)=(低、低、低)時，在第3子解碼器30C中，柵極連接到D2、D1、 DO 的 Pch-SW 導通。向節(jié)點 n24_l、n25_l、n26_l、n27_l 傳送 Vr(3j_2)、Vr(3j_l)、Vr(3j)、 Vr(3j-1)，向 n21_l、n22_l、n23_l 傳送 n24_l 的電壓、Vr (3j_2)、Vr (3j_l)，向布線 61_1、61_2分別傳送n21_l、n22_l的電壓。在第4子解碼器部40C中，柵極連接到D2B、D1B、D0B 的 Nch-Sff 導通。向節(jié)點 n24_2、n25_2、n26_2、n27_2 分別傳送 Vr (3 j_2)、Vr (3 j_l)、Vr (3 j)、 Vr(3j-1)，向 n21_2、n22_2、n23_2 傳送 n24_2 的電壓、Vr(3j-2)、Vr(3j_l)，分別向 Tl、T2 傳送n21_2、n22_2的電壓。其結(jié)果是，向節(jié)點Tl、Τ2傳送(V (Tl)、V (Τ2)) = (Vr(3j_2)、 Vr(3j-2))0以下同樣(2) (D2、Dl、DO)=(低、低、高)時，在第3子解碼器30C中，柵極連接到D2、D1、 DOB的Pch-SW導通，在第4子解碼器部40C中，柵極連接到D2B、D1B、D0的Nch-SW導通，向節(jié)點 Tl、T2 傳送(V(T1)、V(T2)) = (Vr(3j-l)、Vr(3j-2))。(3) (D2、D1、D0)=(低、高、低)時，在第3子解碼器30C中，柵極連接到D2、D1B、 DO的Pch-SW導通，在第4子解碼器部40C中，柵極連接到D2B、Dl、DOB的Nch-SW導通，向節(jié)點 Tl、T2 傳送(V(T1)、V(T2)) = (Vr(3j-l)、Vr(3j-l))。(4) (D2、D1、D0)=(低、高、高)時，在第3子解碼器30C中，柵極連接到D2、D1B、 DOB的Pch-SW導通，在第4子解碼器部40C中，柵極連接到D2B、Dl、DO的Nch-SW導通，向節(jié)點 Tl、T2 傳送(V(T1)、V(T2)) = (Vr(3j)、Vr(3j-2))。(5) (D2、D1、D0)=(高、低、低)時，在第3子解碼器30C中，柵極連接到D2B、D1、 DO的Pch-SW導通，在第4子解碼器部40C中，柵極連接到D2、DIB、DOB的Nch-SW導通，向節(jié)點 Tl、T2 傳送(V(T1)、V(T2)) = (Vr(3j)、Vr(3j-l))。(6) (D2、D1、D0)=(高、低、高)時，在第3子解碼器30C中，柵極連接到D2B、D1、 DOB的Pch-SW導通，在第4子解碼器部40C中，柵極連接到D2、DIB、DO的Nch-SW導通，向節(jié)點 Tl、T2 傳送(V(T1)、V(T2)) = (Vr(3j+l)、Vr(3j-l))。(7) (D2、D1、D0)=(高、高、低)時，在第3子解碼器30C中，柵極連接到D2B、D1B、 DO的Pch-SW導通，在第4子解碼器部40C中，柵極連接到D2、D1、D0B的Nch-SW導通，向節(jié)點 T1、T2 傳送(V(T1)、V(T2)) = (Vr(3j)、Vr(3j))。(8) (D2、D1、D0)=(高、高、高)時，在第3子解碼器30C中，柵極連接到D2B、D1B、 DOB的Pch-SW導通，在第4子解碼器部40C中，柵極連接到D2、D1、D0的Nch-SW導通，向節(jié)點 T1、T2 傳送(V(T1)、V(T2)) = (Vr(3j+l)、Vr(3j))。S卩，傳送到節(jié)點Tl、T2的電壓(與第1及第2電壓(Vol、Vo2)對應(yīng))是包括 Vr(3j-2)、Vr (3j-l)、Vr (3 j)、Vr (3j+l)中的順序不相鄰的在內(nèi)的兩個電壓，或重復選擇的
一個電壓。節(jié)點T1、T2的電壓(V(Tl)、V(T2))輸入到圖3(A)的放大電路50，將電壓(V(Tl)、 V(T2))以1比1的比率平均(內(nèi)分)的電壓從放大電路50的輸出端子輸出。例如，將輸入到第3及第4子解碼器部30C、40C的順序連續(xù)的4個參照電壓 Vr (3 j-2)、Vr (3 j_l)、Vr (3 j)、Vr (3 j+1)分別如下所述Vr (3 j-2) = Vo,Vr(3j-1) = Vo+2Vf,Vr (3 j) = Vo+6Vf,Vr (3 j+1) = Vo+8Vf,是2Vf或4Vf間隔的電壓電平時，放大電路50的輸出電壓Vout (=(V(Tl)+V(T2))/2)在(D2、D1、D0)=(低、低、低)時，Vout= Vo、在(D2、D1、D0)=(低、低、高)時，Vout= Vo+Vf、在(D2、D1、D0)=(低、高、低)時，Vout= Vo+2Vf、在(D2、D1、D0)=(低、高、高)時，Vout= Vo+3Vf、在(D2、D1、D0)=(高、低、低)時，Vout= Vo+4Vf、在(D2、D1、D0)=(高、低、高)時，Vout= Vo+5Vf、在(D2、D1、D0)=(高、高、低)時，Vout= Vo+6Vf、在(D2、D1、D0)=(高、高、高)時，Vout= Vo+7Vf，對應(yīng)(D2、D1、D0)的信號，輸出Vo到Vo+7Vf為止的Vf間隔的8個電壓電平。此夕卜，在圖7至圖9中，示出了以下構(gòu)成例子第3、第4子解碼器部30、40的開關(guān)配置相同，向各自的柵極提供互補的位信號。但只要下位側(cè)η位的信號的值和選擇的電壓相同，則可替換第3、第4子解碼器部30、40中的一方或雙方的位信號的選擇順序等，第3、 第4子解碼器30、40也可以是不同的構(gòu)成。如圖7至圖9的各實施方式所示，通過共同連接圖1、圖2的第3及第4子解碼器部30、40的輸入節(jié)點之間，共同連接輸出節(jié)點之間，形成等價的CMOS構(gòu)造，從而對通過解碼器100選擇的所有參照電壓，降低第3及第4子解碼器部30、40選擇時的開關(guān)的導通阻抗。 這樣一來，可抑制第1子解碼器部10的晶體管開關(guān)(圖5的子解碼器ΙΟ-i的開關(guān)組91P) 的柵極寬度的增大。此外，第1子解碼器10由分別通過(m-n)位的信號選擇的(zS+Ι)個輪次賽型子解碼器構(gòu)成，因此作為第1子解碼器部10的柵極寬度的放大抑制對象的晶體管開關(guān)數(shù)變多。 因此可實現(xiàn)解碼器100的節(jié)省面積化。并且，第3及第4子解碼器部30、40的Pch/Nch晶體管區(qū)域間的連接布線是輸入節(jié)點之間及輸出節(jié)點之間的連接，從而可抑制布線個數(shù)的增加，圖15中的芯片980的短邊方向的布線數(shù)的增加充分變小，布線面積基本不增加。(比較例)圖10是表示圖1的解碼器100的比較例(未采用本發(fā)明的構(gòu)成的參考例)的圖。 圖10是為了與本發(fā)明進行比較而由本申請發(fā)明人制作的圖。在圖10所示的比較例的解碼器200中，第1子解碼器部10的Q個輸出節(jié)點 ndl_l ndQ_l、第2子解碼器部20的Q個輸出節(jié)點ndl_2 ndQ_2和圖1的實施方式不同，彼此不連接。因此，第3、第4子解碼器部30、40如圖1的實施方式所示，相對參照電壓集合體80的所有參照電壓不是等價的CMOS構(gòu)造。因此，在第1子解碼器部10中，需要增大圖5的子解碼器ΙΟ-i的開關(guān)組91P的晶體管開關(guān)的柵極寬度W，降低開關(guān)的導通阻抗，解碼器的面積增大。另一方面，在本發(fā)明的解碼器100中，可實現(xiàn)解碼器面積的減少。并且，圖11是表示圖9的第3、第4子解碼器30C、40C的比較例的子解碼器230、 240的圖。子解碼器230、240和圖9 一樣，分別由第1導電型及第2導電型的晶體管開關(guān)構(gòu)成。在圖11所示的子解碼器230、240中，相對圖9的構(gòu)成，是使子解碼器230和240的對應(yīng)的各開關(guān)的兩端之間分別共同連接的CMOS構(gòu)造。因此，第3、第4子解碼器部230、240的各開關(guān)(CMOS構(gòu)造)的導通阻抗變低，但Nch/Pch晶體管區(qū)域間布線的個數(shù)增加，布線面積增加。并且，如參照圖15所說明的，數(shù)據(jù)信號的位信號線和布線區(qū)域沖突，因此每個輸出的解碼器的長邊方向尺寸增大。即，在圖15 中，解碼器705-1 705-q的各長邊方向尺寸增大，芯片面積增大。與之相對，在本發(fā)明的實施方式(圖7至圖9)中，在第3、第4子解碼器部30、40 中，僅輸入節(jié)點間及輸出節(jié)點間共同連接，以Nch/Pch晶體管區(qū)域間布線為最小限度，實現(xiàn)等價的CMOS構(gòu)造。因此，可抑制布線面積的增加。此外，通過引用將上述專利文獻的各公開內(nèi)容引入到本說明書中。在本發(fā)明的所有公開(包括權(quán)利要求范圍)范圍內(nèi)，可進一步根據(jù)其基本技術(shù)思想進行實施方式的變更、 調(diào)整。并且，在本發(fā)明的權(quán)利要求范圍內(nèi)，可將各種公開要素進行多種組合或選擇。即，本發(fā)明當然包括根據(jù)包括權(quán)利要求范圍在內(nèi)的所有公開、技術(shù)思想可由本領(lǐng)域技術(shù)人員獲得的各種變形、修正。
權(quán)利要求
1.一種數(shù)字模擬變換電路，其特征在于，具有參照電壓集合體，其包括彼此不同的多個參照電壓；解碼器，輸入m位(其中m是3以上的規(guī)定的正整數(shù))的數(shù)字信號，從上述參照電壓集合體中，根據(jù)上述m位的數(shù)字信號，選擇第1及第2電壓；以及放大電路，輸入通過上述解碼器選擇的上述第1及第2電壓，從輸出端子輸出對上述第 1及第2電壓進行了計算放大的電壓電平， 上述參照電壓集合體包括 第1參照電壓組；和第2參照電壓組，上述第1參照電壓組的一部分包括上述第2參照電壓組的一部分或全部的電壓， 上述解碼器具有第1至第2子解碼器部，共同輸入上述m位的數(shù)字信號的上位側(cè) (m-n)位(其中η是2以上且(m_l)以下的正整數(shù))的信號；第3至第4子解碼器部，共同輸入上述m位的數(shù)字信號的下位側(cè)η位的信號； 第1至第Q節(jié)點，共同連接到上述第1及第2子解碼器部的第1至第Q(其中Q是2以上的規(guī)定的正整數(shù))的輸出節(jié)點，共同連接到上述第3至第4子解碼器部的第1至第Q輸入節(jié)點；第1至第P節(jié)點，共同連接到上述第3及第4子解碼器部的第1至第P (其中P是2以上的規(guī)定的正整數(shù))的輸出節(jié)點，上述第1子解碼器部具有多個開關(guān)，其根據(jù)上述m位的數(shù)字信號的上位側(cè)(m-n)位的信號，控制導通和非導通，從上述第1參照電壓組中選擇彼此不同的Q個參照電壓，分別傳送到上述第1至第Q節(jié)點，上述第2子解碼器具有多個開關(guān)，其根據(jù)上述m位的數(shù)字信號的上述上位側(cè)(m-n)位的信號，控制導通和非導通，從上述第2參照電壓組中選擇彼此不同的Q個參照電壓，分別傳送到上述第1至第Q節(jié)點，上述第3子解碼器部具有多個開關(guān)，其根據(jù)上述m位的數(shù)字信號的下位側(cè)η位的信號， 分別控制導通和非導通，從傳送到上述第1至第Q節(jié)點的上述Q個參照電壓中選擇上述第 1及第2電壓，將選擇的上述第1及第2電壓傳送到上述第1至第P節(jié)點，上述第4子解碼器部具有多個開關(guān)，其根據(jù)上述m位的數(shù)字信號的下位側(cè)η位的信號， 分別控制導通和非導通，從傳送到上述第1至第Q節(jié)點的上述Q個參照電壓中，與上述第3 子解碼器共同地選擇上述第1及第2電壓，將選擇的上述第1及第2電壓傳送到上述第1 至第P節(jié)點，上述第1及第3子解碼器部的上述開關(guān)由同一導電型的晶體管構(gòu)成， 上述第2及第4子解碼器部的上述開關(guān)由和上述第1及第3子解碼器部的上述開關(guān)相反導電型的晶體管構(gòu)成，上述放大電路具有分別連接到上述第1至第P節(jié)點的第1至第P輸入，將傳送到上述第1至第P節(jié)點并由上述第1至第P輸入接收的電壓以提前確定的權(quán)重進行平均，將上述加權(quán)平均的電壓作為和上述m位的數(shù)字信號對應(yīng)的模擬信號從上述輸出端子輸出。
2.根據(jù)權(quán)利要求1所述的數(shù)字模擬變換電路，其特征在于，上述第3、第4子解碼器部基于上述m位的數(shù)字信號的下位側(cè)η位的信號的值，向上述第1至第P節(jié)點中的一部分的多個節(jié)點或全部節(jié)點傳送同一電壓。
3.根據(jù)權(quán)利要求1所述的數(shù)字模擬變換電路，其特征在于，上述Q是ζ X S+1 (其中S是包括1的2的冪的正整數(shù)，ζ是包括1的2的冪的值加上1 的正整數(shù))，上述參照電壓集合體包括電壓值升序或降序排列的第1至第(hXzXS+1)(其中，h是 2以上的規(guī)定的正整數(shù))的參照電壓，上述第1至第(hXzXS+Ι)的參照電壓分配到(zXS+Ι)行、h列的二維數(shù)組的數(shù)組元素，上述二維數(shù)組中的i行j列(其中i是1以上且(z X S+1)以下的整數(shù)，j是1以上且h以下的整數(shù))的數(shù)組元素，對應(yīng)于第1至第(hXzXS+Ι)的參照電壓的第{(j-l)X(ZXS+i)} 個參照電壓，上述第1參照電壓組分組成和上述二維數(shù)組的第1至第(zXS+Ι)行對應(yīng)的第1至第 (zXS+Ι)參照電壓組，屬于上述第1參照電壓組的各參照電壓組的參照電壓，成為和上述二維數(shù)組的第f至第h列(其中f是1以上小于h的整數(shù))的數(shù)組元素對應(yīng)的參照電壓，上述第2參照電壓組分組成和上述二維數(shù)組的第1至第(zXS+Ι)行對應(yīng)的第1至第 (zXS+Ι)參照電壓組，屬于上述第2參照電壓組的各參照電壓組的參照電壓，成為和上述二維數(shù)組的第1至第k列(其中k是大于f且小于h的整數(shù))的數(shù)組元素對應(yīng)的參照電壓，上述第1子解碼器部具有第1至第(zXS+Ι)子解碼器，其分別對應(yīng)上述第1參照電壓組的上述第1至第(zXS+Ι)參照電壓組設(shè)置，當上述m位的數(shù)字信號的上述上位側(cè)(m-n) 位的信號是對應(yīng)于上述二維數(shù)組的上述第f至第h列的任意一列的值時，從上述第1參照電壓組的上述第1至第(zXS+Ι)參照電壓組中，分別選擇分配到上述第f至第h列的該一列的參照電壓，通過上述第1子解碼器部的上述第1至第(zXS+Ι)子解碼器分別選擇的(zXS+Ι)個參照電壓，分別傳送到在上述第1及第2子解碼器部中共同設(shè)置的上述第1至第(zXS+1) 節(jié)點，上述第2子解碼器部具有第1至第(zXS+Ι)子解碼器，其分別對應(yīng)上述第2參照電壓組的上述第1至第(zXS+Ι)參照電壓組設(shè)置，當上述m位的數(shù)字信號的上述上位側(cè)(m-n) 位的信號是對應(yīng)于上述二維數(shù)組的上述第1至第k列的任意一列的值時，從上述第2參照電壓組的上述第1至第(zXS+Ι)參照電壓組中，分別選擇分配到上述第1至第k列的該一列的參照電壓，通過上述第2子解碼器部的上述第1至第(zXS+Ι)子解碼器分別選擇的(zXS+Ι)個參照電壓，分別傳送到在上述第1及第2子解碼器部中共同設(shè)置的上述第1至第(zXS+1) 節(jié)點。
4.根據(jù)權(quán)利要求3所述的數(shù)字模擬變換電路，其特征在于，上述第1子解碼器部的上述第1、第2至第(zXS+Ι)子解碼器，通過上述m位數(shù)字信號的上述上位側(cè)(m-n)位信號， 從上述第1參照電壓組的上述第1至第(zXS+Ι)參照電壓組中，分別選擇第j個(其中j 是1以上k以下的整數(shù))參照電壓￥1~(0-1)2\5+1)、￥1~(0-1)2\5+2)至Vr (zXS+Ι)時， 上述第2子解碼器部的上述第1、第2至第(zXS+Ι)子解碼器也選擇Vr ((j-1) ζ X S+1)、Vr((j-l)zXS+2)至Vr(zXS+l)，上述第1子解碼器部的上述第1、第2至第(zXS+Ι)子解碼器選擇第j個(其中j是大于k、h以下的整數(shù))參照電壓Vr ((j-1) ζ X S+l)、Vr ((j-1) zXS+2)至Vr(zXS+l)時，上述第2子解碼器部的上述第1、第2至第(zXS+Ι)子解碼器斷開，其輸出變?yōu)楦咦杩範顟B(tài)。
5.根據(jù)權(quán)利要求1至4的任意一項所述的數(shù)字模擬變換電路，其特征在于，上述第1及第2子解碼器部對分別提供的第1及第2參照電壓組，對于上述m位數(shù)字信號的上述上位側(cè)(m-n)位信號，從下位位側(cè)向上位位側(cè)依次解碼。
6.根據(jù)權(quán)利要求1至4的任意一項所述的數(shù)字模擬變換電路，其特征在于，上述P是2，上述放大電路使傳送到共同連接于上述第3及第4子解碼器部的第1、第2輸出節(jié)點的第1、第2節(jié)點的電壓，由上述第1及第2輸入接收，輸出將上述第1及第2輸入接收的電壓以1比1的比率平均的電壓。
7.根據(jù)權(quán)利要求1至4的任意一項所述的數(shù)字模擬變換電路，其特征在于，上述P是3，對于傳送到共同連接于上述第3及第4子解碼器部的第1至第3輸出節(jié)點的第1至第 3節(jié)點的電壓，上述放大電路使傳送到上述第1至第3節(jié)點的電壓由第1至第3輸入接收， 輸出將上述第1至第3輸入接收的電壓以1比1比2的比率加權(quán)平均的電壓。
8.一種數(shù)據(jù)驅(qū)動器，包括權(quán)利要求1至7的任意一項所述的上述數(shù)字模擬變換電路。
9.一種顯示裝置，具有權(quán)利要求8所述的數(shù)據(jù)驅(qū)動器。
全文摘要
提供一種數(shù)字模擬變換電路及顯示驅(qū)動器，提供具有可抑制CMOS化的開關(guān)的個數(shù)、抑制未CMOS化的開關(guān)的柵極寬度增加、抑制面積增加、具有較大選擇電壓范圍的解碼器的數(shù)字模擬變換器、數(shù)據(jù)驅(qū)動器、顯示裝置。
文檔編號G09G3/36GK102347002SQ20111022124
公開日2012年2月8日 申請日期2011年7月29日 優(yōu)先權(quán)日2010年7月29日
發(fā)明者土弘 申請人:瑞薩電子株式會社