專利名稱：雙四位數(shù)碼管模塊的制作方法
雙四位數(shù)碼管模塊技術領域：
本發(fā)明涉及電子領域，特別是涉及一種雙四位數(shù)碼管模塊。背景技術：
數(shù)碼管是一類顯示屏，通過對其不同的管腳輸入相對的電流，會使其發(fā)亮，從而顯示出數(shù)字，一般能夠顯示時間、日期和溫度等所有可用于數(shù)字表示的參數(shù)。由于其價格便宜、使用簡單，在電器中，特別是家電領域應用極為廣泛，如空調(diào)、熱水器、冰箱等，可見其普及程度。目前，越來越多的DIY用戶也想將數(shù)碼管或其他電路板應用到各種電子玩具或自制的電器中，以實現(xiàn)電子玩具或自制電器的可讀性和可測試性。但由于現(xiàn)在市場上普遍的電子玩具中的電路板都是一個不可拆分的整體，這樣使得電子玩具產(chǎn)品的功能固定尤其是在電路中某一個單元發(fā)生故障時，整個產(chǎn)品將無法正常工作；對于某些喜歡動手拆卸或拼裝玩具的用戶來講，無法了解該玩具中的電子構建的各個功能單元的結構及功能，失去了應有的趣味性。針對于市場這些電路板的缺陷，需提出一種新的可拆卸的電路板以便使用者更好地利用。
發(fā)明內(nèi)容
本部分的目的在于概述本發(fā)明的實施例的一些方面以及簡要介紹一些較佳實施例。在本部分以及本申請的說明書摘要和發(fā)明名稱中可能會做些簡化或省略以避免使本部分、說明書摘要和發(fā)明名稱的目的模糊，而這種簡化或省略不能用于限制本發(fā)明的范圍。本發(fā)明的目的在于提供一種雙四位數(shù)碼管模塊，其與其他同類型接口的單一功能性的模塊通過導線連接，在獲取信號后顯示對應的數(shù)字，同時可將產(chǎn)生的信息輸出以作為其他模塊的輸入信息。根據(jù)本發(fā)明的，本發(fā)明提供一種雙四位數(shù)碼管模塊，其包括一塊電路板和安裝在所述電路板上的一輸入插座、輸出插座和一雙四位數(shù)碼管，其中所述電路板中包含一移位寄存器電路和一控制驅(qū)動電路，其中輸入信號和時鐘信號通過所述輸入插座輸送給所述移位寄存器電路，所述移位寄存器電路輸出的信號接到所述控制驅(qū)動電路中以控制驅(qū)動所述雙四位數(shù)碼管點亮，所述移位寄存器電路輸出的輸出信號和時鐘信號通過輸出插座輸出； 所述電路板上設置有便于該雙四位數(shù)碼管模塊固定于其他物件上的穿孔。進一步的，所述輸入插座包括四個導電端子，分別為第一導電端子VCC、第二導電端子DATA、第三導電端子CLK和第四導電端子GND，其中所述第二導電端子DATA用于輸入串行信號，第三導電端子CLK用于輸入時鐘信號。進一步的，所述輸出插座包括四個導電端子，分別為第一導電端子VCC、第二導電端子D0UT、第三導電端子CLK和第四導電端子GND，其中所述第二導電端子DOUT用于輸出串行信號，第三導電端子CLK用于輸出時鐘信號。進一步的，所述移位寄存器電路包括第一移位寄存器、第二移位寄存器、第一排阻、第二排阻、第三排阻和第四排阻。
更進一步的，所述輸入插座的第二導電端子DATA與第一移位寄存器的引腳DSA和引腳DSB電性連接，所述輸入插座的第三導電端子CLK分別與第一移位寄存器和第二移位寄存器的引腳CP電性連接；所述第一移位寄存器的引腳Q0-Q3分別與第一排阻的左排引腳電性相連，所述第一移位寄存器的引腳Q4-Q7分別與第二排阻的左排引腳電性相連；第一移位寄存器的引腳Q7與第二移位寄存器的引腳DSA和引腳DSB電性相連；所述第二移位寄存器的引腳Q0-Q3分別與第三排阻的左排引腳電性連接，所述第二移位寄存器的引腳 Q4-Q7分別與第四排阻的左排引腳電性連接。更進一步的，所述雙四位數(shù)碼管包括第一四位數(shù)碼管和第二四位數(shù)碼管，其中所述第一四位數(shù)碼管和第二四位數(shù)碼管為帶時間點的4位共陽數(shù)碼管。進一步的，所述控制驅(qū)動電路包括第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第八晶體管、第九晶體管和第十晶體管。更進一步的，所述第一晶體管的基極與所述移位寄存器電路中的第四排阻的第一輸出引腳電性連接，第一晶體管的集電極分別與所述第二晶體管、第三晶體管、第四晶體管和第五晶體管的發(fā)射極電性連接；第二晶體管、第三晶體管、第四晶體管和第五晶體管的基極分別與所述第三排阻的右排的引腳電性連接，其集電極分別與第一四位數(shù)碼管的引腳 C0M00、引腳C0M01、引腳C0M02和引腳C0M03電性連接；第六晶體管的基極與所述第四排阻的第二輸出引腳電性連接，第六晶體管的集電極分別與所述第七晶體管、第八晶體管、第九晶體管和第十晶體管的發(fā)射極電性連接；第七晶體管、第八晶體管、第九晶體管和第十晶體管的基極分別與所述第四排阻的右排的引腳電性連接，其集電極分別與第二四位數(shù)碼管的引腳C0M10、引腳C0M11、引腳COMl2和引腳COMl3電性連接。進一步的，所述電路板為一矩形，其中所述輸入插座和輸出插座并列位于電路板的一個邊上。與現(xiàn)有技術相比，本發(fā)明的移位寄存器電路根據(jù)輸入信號以點亮數(shù)碼管，其輸出信號可以控制驅(qū)動電路以選擇是第一四位數(shù)碼管還是第二四位數(shù)碼管，以及在選擇數(shù)碼管后進一步選擇其中的數(shù)字。這樣根據(jù)動態(tài)掃描法，可以點亮所有的數(shù)碼管，另外，所述雙四位數(shù)碼管模塊上還設有穿孔可以方便地將所述雙四位數(shù)碼管模塊安裝固定于其他物件上， 便于拆卸。

為了更清楚地說明本發(fā)明實施例的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其它的附圖。其中
圖1為本發(fā)明中的雙四位數(shù)碼管模塊的結構圖； 圖2為本發(fā)明中輸入插座的立體圖； 圖3為四位數(shù)碼管的引腳示意圖4為本發(fā)明中移位寄存器電路在一個實施例中的電路圖； 圖5為數(shù)據(jù)移入及對應的數(shù)碼管排列和引腳分布示意圖； 圖6為本發(fā)明中控制驅(qū)動電路在一個實施例中的電路圖；和圖7為移入不同信號的示意圖。
具體實施方式

本發(fā)明的詳細描述主要通過程序、步驟、邏輯塊、過程或其他象征性的描述來直接或間接地模擬本發(fā)明技術方案的運作。為透徹的理解本發(fā)明，在接下來的描述中陳述了很多特定細節(jié)。而在沒有這些特定細節(jié)時，本發(fā)明則可能仍可實現(xiàn)。所屬領域內(nèi)的技術人員使用此處的這些描述和陳述向所屬領域內(nèi)的其他技術人員有效的介紹他們的工作本質(zhì)。換句話說，為避免混淆本發(fā)明的目的，由于熟知的方法和程序已經(jīng)容易理解，因此它們并未被詳細描述。此處所稱的“一個實施例”或“實施例”是指可包含于本發(fā)明至少一個實現(xiàn)方式中的特定特征、結構或特性。在本說明書中不同地方出現(xiàn)的“在一個實施例中”并非均指同一個實施例，也不是單獨的或選擇性的與其他實施例互相排斥的實施例。此外，表示一個或多個實施例的方法、流程圖或功能框圖中的模塊順序并非固定的指代任何特定順序，也不構成對本發(fā)明的限制。圖1為本發(fā)明中的雙四位數(shù)碼管模塊100的結構圖，所述雙四位數(shù)碼管模塊100 包括電路板110以及安裝在所述電路板110上的輸入插座120、輸出插座130和一雙四位數(shù)碼管140，其中所述電路板110中包含一移位寄存器電路112 (未示出)和一控制驅(qū)動電路114 (未示出)，其中輸入信號和時鐘信號通過所述輸入插座輸送給所述移位寄存器電路 112，所述移位寄存器電路112輸出的信號接到所述控制驅(qū)動電路114中以控制驅(qū)動所述雙四位數(shù)碼管140點亮，所述移位寄存器電路112輸出的輸入信號和時鐘信號通過輸出插座 130輸出；所述電路板110上設置有便于該雙四位數(shù)碼管模塊100固定于其他物件上的穿孔150，所述電路板110為一矩形，其中所述輸入插座120和輸出插座130并列位于電路板的一個邊上。所述輸入插座120包括四個導電端子，分別為第一導電端子VCC、第二導電端子 DATA、第三導電端子CLK和第四導電端子GND，其中，所述第二導電端子DATA用于輸入串行信號，第三導電端子CLK用于輸入時鐘信號。其具體結構可參見圖2，圖2為本發(fā)明中輸入插座的立體圖，其所述輸入插座120包含有第一導電端子VCC (1201)，第二導電端子DATA (1202)，第三導電端子CLK (1203)和第四導電端子GND (1204)。在一個優(yōu)選的實施例中， 從上看圖2中示出的輸入插座120，則可以使得所述導電端子按照如下順序排列第一導電端子VCC (1201)、第二導電端子DATA (1202)、第三導電端子CLK (1203)和第四導電端子 GND (1204)。所述輸入插座120的外殼為絕緣材料。所述輸出插座130也包括四個導電端子，分別為第一導電端子VCC、第二導電端子 D0UT、第三導電端子CLK和第四導電端子GND，其中，所述第二導電端子DOUT用于輸出串行信號，第三導電端子CLK用于輸出時鐘信號。其具體結構與輸入插座130類似，同樣可參見圖2所示。由此可知，所述輸出插座130輸出的數(shù)據(jù)(包括輸出信號和時鐘信號)與輸入插座120輸入的數(shù)據(jù)(包括輸入信號和時鐘信號)分別為類型數(shù)據(jù)，則從輸出插座130輸出的數(shù)據(jù)也可以作為另一個雙四位數(shù)碼管模塊100的輸入數(shù)據(jù)，即數(shù)個所述雙四位數(shù)碼管模塊 100可以級聯(lián)。所述雙四位數(shù)碼管140包括第一四位數(shù)碼管142和第二四位數(shù)碼管144，所述第一四位數(shù)碼管142和第二四位數(shù)碼管144并列的排列在電路板110上，且第一四位數(shù)碼管 142和第二四位數(shù)碼管144可以焊接同類型的數(shù)碼管。其具體的引腳情況可參見圖3所示，
6其中所述第一四位數(shù)碼管DIGITl從引腳1到引腳14分別為引腳C0M00、引腳D、引腳DP、弓丨腳E、引腳C0M02、引腳C、引腳D、引腳B、引腳C0M03、引腳G、引腳TIME_D0T、引腳COMOldI 腳F和引腳A ；所述第二四位數(shù)碼管DIGIT2從引腳1到引腳14分別為引腳C0M10、引腳D、 引腳DP、引腳E、引腳C0M12、引腳C、引腳D、引腳B、引腳C0M13、引腳G、引腳TIME_D0T、引腳 C0M11、引腳F和引腳A。一般的，市場上的四位數(shù)碼管具有相同的封裝，在四位數(shù)碼管內(nèi)部將代表同一個分段LED (分段A-G，點DP)的引腳連接，除此之外，在第二個數(shù)字和第三個數(shù)字之間會有兩個豎直的點，如可表示成數(shù)字為“12 :23”。其可以參見圖4所示，其中D5和D6表示第二個數(shù)字和第三個數(shù)字之間的兩個點。由于這里選取的雙四位數(shù)碼管為八段數(shù)碼管，所以圖中示出的D1、D2、D3和D4分別各個數(shù)字后面的點。所述移位寄存器電路112包括第一移位寄存器、第二移位寄存器、第一排阻、第二排阻、第三排阻和第四排阻，其中所述第一移位寄存器和第二移位寄存器可以采用74HC164 移位寄存器。具體電路連接可參見圖4所示。圖4為本發(fā)明中移位寄存器電路在一個實施例中的電路圖。其中第一移位寄存器 Ul的引腳DSA、引腳DSB作為輸入端；引腳Q0-Q3為輸出端，引腳GND接地，引腳CP接時鐘， 引腳MR接電源VCC，引腳Q4-Q7為輸出端。第二移位寄存器U2與第一移位寄存器Ul相同。 排阻RP1、排阻RP2、排阻RP3和排阻RP4中均含有四個并聯(lián)的電阻，其可以用于對數(shù)碼管中的發(fā)光二極管進行限流，以保證二極管的安全。其移位寄存器電路112具體結構如下所述輸入插座120的第二導電端子DATA與第一移位寄存器Ul的引腳DSA和引腳DSB電性連接，所述輸入插座120的第三導電端子CLK 分別與第一移位寄存器Ul和第二移位寄存器U2的引腳CP電性連接；所述第一移位寄存器 Ul的引腳Q0-Q3分別與第一排阻RPl的左排引腳電性相連，所述第一移位寄存器Ul的引腳Q4-Q7分別與第二排阻RP2的左排引腳電性相連；第一移位寄存器Ul的引腳Q7與第二移位寄存器U2的引腳DSA和引腳DSB電性相連；所述第二移位寄存器U2的引腳Q0-Q3分別與第三排阻RP3的左排引腳電性連接，所述第二移位寄存器U2的引腳Q4-Q7分別與第四排阻RP4的左排引腳電性連接。在一個實施例中，第一排阻RPl的右排引腳分別與第一四位數(shù)碼管142和第二四位數(shù)碼管144的引腳A、引腳B、引腳C、引腳D電性連接；第二排阻RP2的右排引腳分別與第一四位數(shù)碼管DIGITl和第二四位數(shù)碼管DIGIT2的引腳E、引腳F、引腳G、引腳DP電性連接。而第三排阻的右排四引腳以及第四排阻的右排的第一引腳和第二引腳均與控制驅(qū)動電路114相連；而第四排阻RP4右排的第三引腳和第四引腳分別與輸出插座130的第三導電端子CLK和第二導電端子DOUT相連。其中第四排阻右排的第三引腳還與雙四位數(shù)碼管 140 的 TIME_D0T 相連。這里為了方便理解數(shù)碼管排列及引腳分布，可參見圖5所示，其中圖(A)則表明每當CLK處于上升沿的時候，則將其對應的DATA輸入到所述移位寄存器電路112中。通常每次通過輸入插座120的第二導電端子DATA給移位寄存器電路112發(fā)送2個字節(jié)16位的數(shù)據(jù)，發(fā)送位順序(由低位開始)可見圖(B)，其中“-”表示無效位，任意電平均可。可知，前8 位輸入給所述第一移位寄存器Ul，而后8位則輸入給所述第二移位寄存器U2。這樣第一移位寄存器Ul主要控制數(shù)碼管中數(shù)字顯示，而第二移位寄存器U2則主要控制所述控制驅(qū)動電路114。所述控制驅(qū)動電路114包括第一晶體管、第二晶體管、第三晶體管、第四晶體管、 第五晶體管、第六晶體管、第七晶體管、第八晶體管、第九晶體管和第十晶體管。其中所有晶體管在實際應用中可以采用PNP_9012晶體管。其控制驅(qū)動電路114的具體結構可參見圖 6所示。圖6為本發(fā)明中控制驅(qū)動電路在一個實施例中的電路圖。其中所述第一晶體管Ql 的基極與所述移位寄存器電路112中的第四排阻RP4的第一輸出引腳GROUPO電性連接，第一晶體管Ql的集電極分別與所述第二晶體管Q2、第三晶體管Q3、第四晶體管Q4和第五晶體管Q5的發(fā)射極電性連接；第二晶體管Q2、第三晶體管Q3、第四晶體管Q4和第五晶體管Q5 的基極分別與所述第三排阻RP3的右排的引腳(LED0、LEDU LED3和LED4)電性連接，其集電極分別與第一四位數(shù)碼管DIGITl的引腳C0M00、引腳COMO1、引腳C0M02和引腳C0M03電性連接；第六晶體管Q6的基極與所述第四排阻RP4的第二輸出引腳GROUPl電性連接，第六晶體管Q6的集電極分別與所述第七晶體管Q7、第八晶體管Q8、第九晶體管Q9和第十晶體管QlO的發(fā)射極電性連接；第七晶體管Q7、第八晶體管Q8、第九晶體管Q9和第十晶體管QlO 的基極分別與所述第四排阻RP4的右排的引腳(LED0、LEDU LED3和LED4)電性連接，其集電極分別與第二四位數(shù)碼管DIGIT2的引腳C0M10、引腳COMl 1、引腳C0M12和引腳C0M13電性連接；其中所有信號均為低電平有效。在具體應用中，所述引腳LEDO、LED1、LED3和LED4分別連接四位數(shù)碼管中的四位不同的數(shù)字，引腳GROUPO和GROUPl分別連接第一四位數(shù)碼管142和第二四位數(shù)碼管144。 所以經(jīng)過上述控制驅(qū)動電路114連接后，可知第一移位寄存器輸出的數(shù)據(jù)用于顯示具體數(shù)字，而第二移位寄存器輸出的數(shù)據(jù)用于選擇第一四位數(shù)碼管142和第二四位數(shù)碼管144以及各個數(shù)碼管中數(shù)字。如，當對應信號為圖7中的(A)所示，即當GROIPO為低電平時，選中第一排的數(shù)碼管，即選中第一四位數(shù)碼管DIGITl ；當對應信號為(B)所示，即當GROIPl為低電平時，選中第二排的數(shù)碼管，即選擇第二四位數(shù)碼管DIGIT2;當對應信號為(C)所示， 當LEDO為低電平時則選中右邊第一個數(shù)字，而當LED3為低電平時則選用左邊第二個數(shù)字。 經(jīng)過兩者的結合，可以選中8個數(shù)碼管的任意一個，根據(jù)動態(tài)掃描法，可以點亮所有的數(shù)碼管。如，當對應信號為(D)所示，即GROUPl為低電平0，且LEDl為低電平0時，則第二排的數(shù)碼管中的第二個數(shù)字亮起為2。這里，圖1中示意的雙四位數(shù)碼管模塊100上顯示了兩個穿孔150，當然，在實際應用中，也可以根據(jù)需要選擇不同個數(shù)的穿孔150，且其形狀及穿孔的位置也可以根據(jù)需要來進行合理地設定。綜上所述，本發(fā)明通過兩個移位寄存器來分別控制數(shù)字的選擇以及數(shù)字上各分段的選擇，從而根據(jù)動態(tài)掃描法，實現(xiàn)四位數(shù)碼管模塊對數(shù)字的顯示，且所述四位數(shù)碼管模塊上的輸入插座和輸出插座可以將本發(fā)明的數(shù)碼管模塊與同類型的接口進行連接，以形成各種各樣可顯示數(shù)字的系統(tǒng)。上述說明已經(jīng)充分揭露了本發(fā)明的具體實施方式
。需要指出的是，熟悉該領域的技術人員對本發(fā)明的具體實施方式
所做的任何改動均不脫離本發(fā)明的權利要求書的范圍。 相應地，本發(fā)明的權利要求的范圍也并不僅僅局限于前述具體實施方式
。
權利要求
1.一種雙四位數(shù)碼管模塊，其包括一塊電路板和安裝在所述電路板上的一輸入插座、 輸出插座和一雙四位數(shù)碼管，其特征在于所述電路板中包含一移位寄存器電路和一控制驅(qū)動電路，其中輸入信號和時鐘信號通過所述輸入插座輸送給所述移位寄存器電路，所述移位寄存器電路輸出的信號接到所述控制驅(qū)動電路中以控制驅(qū)動所述雙四位數(shù)碼管點亮，所述移位寄存器電路輸出的輸出信號和時鐘信號通過輸出插座輸出；所述電路板上設置有便于該雙四位數(shù)碼管模塊固定于其他物件上的穿孔。
2.根據(jù)權利要求1所述的雙四位數(shù)碼管模塊，其特征在于所述輸入插座包括四個導電端子，分別為第一導電端子VCC、第二導電端子DATA、第三導電端子CLK和第四導電端子 GND，其中所述第二導電端子DATA用于輸入串行信號，第三導電端子CLK用于輸入時鐘信號。
3.根據(jù)權利要求1所述的雙四位數(shù)碼管模塊，其特征在于所述輸出插座包括四個導電端子，分別為第一導電端子VCC、第二導電端子D0UT、第三導電端子CLK和第四導電端子 GND，其中所述第二導電端子DOUT用于輸出串行信號，第三導電端子CLK用于輸出時鐘信號。
4.根據(jù)權利要求1所述的雙四位數(shù)碼管模塊，其特征在于所述移位寄存器電路包括第一移位寄存器、第二移位寄存器、第一排阻、第二排阻、第三排阻和第四排阻。
5.根據(jù)權利要求2、3和4所述的雙四位數(shù)碼管模塊，其特征在于所述輸入插座的第二導電端子DATA與第一移位寄存器的引腳DSA和引腳DSB電性連接，所述輸入插座的第三導電端子CLK分別與第一移位寄存器和第二移位寄存器的引腳CP電性連接；所述第一移位寄存器的引腳Q0-Q3分別與第一排阻的左排引腳電性相連，所述第一移位寄存器的引腳Q4-Q7分別與第二排阻的左排引腳電性相連；第一移位寄存器的引腳Q7與第二移位寄存器的引腳DSA和引腳DSB電性相連；所述第二移位寄存器的引腳Q0-Q3分別與第三排阻的左排引腳電性連接，所述第二移位寄存器的引腳Q4-Q7分別與第四排阻的左排引腳電性連接。
6.根據(jù)權利要求5所述的雙四位數(shù)碼管模塊，其特征在于所述雙四位數(shù)碼管包括第一四位數(shù)碼管和第二四位數(shù)碼管，其中所述第一四位數(shù)碼管和第二四位數(shù)碼管為帶時間點的4位共陽數(shù)碼管。
7.根據(jù)權利要求1所述的雙四位數(shù)碼管模塊，其特征在于所述控制驅(qū)動電路包括第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第八晶體管、第九晶體管和第十晶體管。
8.根據(jù)權利要求4和7所述的雙四位數(shù)碼管模塊，其特征在于所述第一晶體管的基極與所述移位寄存器電路中的第四排阻的第一輸出引腳電性連接，第一晶體管的集電極分別與所述第二晶體管、第三晶體管、第四晶體管和第五晶體管的發(fā)射極電性連接；第二晶體管、第三晶體管、第四晶體管和第五晶體管的基極分別與所述第三排阻的右排的引腳電性連接，其集電極分別與第一四位數(shù)碼管的引腳C0M00、引腳C0M01、引腳C0M02和引腳C0M03 電性連接；第六晶體管的基極與所述第四排阻的第二輸出引腳電性連接，第六晶體管的集電極分別與所述第七晶體管、第八晶體管、第九晶體管和第十晶體管的發(fā)射極電性連接；第七晶體管、第八晶體管、第九晶體管和第十晶體管的基極分別與所述第四排阻的右排的引腳電性連接，其集電極分別與第二四位數(shù)碼管的引腳C0M10、引腳C0M11、引腳C0M12和引腳 COMl3電性連接。
9.根據(jù)權利要求1所述的雙四位數(shù)碼管模塊，其特征在于所述電路板為一矩形，其中所述輸入插座和輸出插座并列位于電路板的一個邊上。
全文摘要
本發(fā)明提供一種雙四位數(shù)碼管模塊，其包括一塊電路板和安裝在所述電路板上的一輸入插座、輸出插座和一雙四位數(shù)碼管，其中所述電路板中包含一移位寄存器電路和一控制驅(qū)動電路，其中輸入信號和時鐘信號通過所述輸入插座輸送給所述移位寄存器電路，所述移位寄存器電路輸出的信號接到所述控制驅(qū)動電路中以控制驅(qū)動所述雙四位數(shù)碼管點亮，所述移位寄存器電路輸出的輸出信號和時鐘信號通過輸出插座輸出；所述電路板上設置有便于該雙四位數(shù)碼管模塊固定于其他物件上的穿孔。
文檔編號G09G3/14GK102456307SQ20101052504
公開日2012年5月16日 申請日期2010年10月29日 優(yōu)先權日2010年10月29日
發(fā)明者徐志強, 曹偉勛 申請人:無錫愛睿芯電子有限公司