專利名稱：具有克服關(guān)機殘影的移位緩存器及消除關(guān)機殘影方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種顯示器，尤其涉及一種消除平面顯示器關(guān)機殘影的移位緩存器與
消除關(guān)機殘影方法。
背景技術(shù)：
使用非晶硅(a-Si)制作移位緩存器應(yīng)用在顯示面板的柵極驅(qū)動器與源極 驅(qū)動器上，是目前薄膜晶體管(thin film transistor, TFT)液晶顯示器(liquid crystaldisplay，LCD)技術(shù)上的主流。此TFT技術(shù)具有節(jié)省集成電路(IC)成本、簡化模塊 段制造流程、增加玻璃基板利用效率等優(yōu)點。LCD在顯示過程中，是利用TFT內(nèi)的儲存電容 保持像素電壓，所以相對的如果在關(guān)機時沒有將像素電壓釋放，則會產(chǎn)生所謂的關(guān)機殘影 現(xiàn)象。 一般解決方法是在關(guān)機之前利用柵極驅(qū)動器將顯示面板的所有柵極線(gate line) 電壓由負電壓拉高至高電位，藉此同步開啟所有像素的TFT。因此，各像素內(nèi)電壓可以在關(guān) 機之前有效宣泄，避免產(chǎn)生關(guān)機殘影的現(xiàn)象。然而，使用a-Si制作移位緩存器電路時，傳統(tǒng) 移位緩存器的架構(gòu)無法在關(guān)機時將所有柵極線同時由低電壓升至高電壓，所以會有所謂關(guān) 機殘影問題，這是目前a-Si的移位緩存器所遇到的主要問題之一。

發(fā)明內(nèi)容
本發(fā)明提供一種平面顯示器，其具有克服關(guān)機殘影的移位緩存器串。此移位緩存 器串搭配適當(dāng)?shù)男盘?，可以在關(guān)機時開啟所有的柵極線，如此就可解決a-Si的移位緩存器 具有關(guān)機殘影的問題。 本發(fā)明提供一種顯示面板的消除關(guān)機殘影方法，可以在關(guān)機時開啟所有的柵極 線，以解決關(guān)機殘影的問題。 本發(fā)明的一實施例提出一種平面顯示器，包括顯示面板、電源供應(yīng)電路、移位緩存 器串、第一晶體管以及電容。顯示面板具有多條柵極線。電源供應(yīng)電路具有系統(tǒng)電壓端與 參考電壓端，其中該電源供應(yīng)電路在關(guān)機期間拉升參考電壓端的電壓。移位緩存器串由該 電源供應(yīng)電路的系統(tǒng)電壓端與參考電壓端所供電。移位緩存器串包含相互串接的多個移位 緩存器，這些移位緩存器的輸出端以一對一方式耦接至這些柵極線。這些第一晶體管的第 一端以一對一方式耦接至這些移位緩存器的輸出端。這些第一晶體管的第二端耦接至該電 源供應(yīng)電路的系統(tǒng)電壓端或參考電壓端。電容的第一端耦接至各第一晶體管的控制端。電 容的第二端耦接至該電源供應(yīng)電路的參考電壓端。 本發(fā)明的一實施例提出一種移位緩存器串，包括多個第一晶體管、多個電容以及 多個移位緩存器。電容的第一端以一對一方式耦接至這些第一晶體管的控制端。這些電容 的第二端耦接至一參考電壓。這些移位緩存器相互串接。這些移位緩存器的輸出端以一對 一方式耦接至這些第一晶體管的第一端。這些移位緩存器中的第n個移位緩存器包括第二 晶體管、第三晶體管以及第四晶體管。第二晶體管的第一端耦接至一系統(tǒng)電壓，第二晶體管 的控制端耦接至該些移位緩存器中第n-l個移位緩存器的輸出端。第三晶體管的第一端耦接至第二晶體管的第二端。第三晶體管的第二端耦接至參考電壓。第三晶體管的控制端耦 接至這些移位緩存器中第n+2個移位緩存器。第四晶體管的第一端接收一時脈。第四晶體 管的第二端耦接至這些移位緩存器中第n+l個移位緩存器的輸入端。第四晶體管的控制端 耦接至第二晶體管的第二端。 本發(fā)明的一實施例提出一種顯示面板的消除關(guān)機殘影方法。該顯示面板的柵極 線由移位緩存器所驅(qū)動。所述消除關(guān)機殘影方法包括配置第一晶體管，其中該第一晶體 管的第一端耦接至移位緩存器的輸出端，該第一晶體管的第二端耦接至系統(tǒng)電壓或參考電 壓；配置電容，其中該電容的第一端耦接至第一晶體管的控制端，該電容的第二端耦接至參 考電壓；以及在一關(guān)機期間，拉升該參考電壓。 基于上述，本發(fā)明實施例中電源供應(yīng)電路在關(guān)機期間拉升參考電壓端的電壓，使 得第一晶體管被導(dǎo)通。因此，第一晶體管可以在關(guān)機期間拉高所有的柵極線的電壓，如此就 可解決非晶硅(a-Si)的移位緩存器具有關(guān)機殘影的問題。


圖1是依照本發(fā)明實施例說明一種平面顯示器的電路模塊示意圖。 圖2是依照本發(fā)明實施例說明圖1中多個電壓的波形變化示意圖。 圖3是依照本發(fā)明實施例說明圖1柵極驅(qū)動器中移位緩存器的電路圖。 圖4是依照本發(fā)明實施例說明圖3中多個電壓的波形變化示意圖。 圖5是依照本發(fā)明另一實施例說明圖1柵極驅(qū)動器中移位緩存器的電路圖。 圖6是依照本發(fā)明實施例說明圖5中多個電壓的波形變化示意圖。 圖7是依照本發(fā)明另一實施例說明圖1柵極驅(qū)動器中移位緩存器的電路圖。 圖8是依照本發(fā)明又一實施例說明圖1中移位緩存器的電路圖。 附圖標號 100 :平面顯示器 110:顯示面板 120 :源極驅(qū)動器 130:柵極驅(qū)動器 140:電源供應(yīng)電路 C(n)、C(n+m):電容 CK、 CK1 、 CK2 、 CK3 :柵時脈 G(n)、G(n+l)、G(n+2)、G(n+3)、G(n+m):移位緩存器的輸出端 NOP :正常操作期間 R(n):上拉電阻 SR (n) 、 SR (n+l) 、 SR (n+2) 、 SR (n+3) 、 SR (n+m):移位緩存器 STP :垂直起始脈沖 SW1 (n) 、 SW2 (n) 、 SW3 (n) 、 SW4 (n):下拉開關(guān) Tl (n) 、 Tl (n+l) 、 Tl (n+2) 、 Tl (n+3) 、 Tl (n+m) 、 T2 (n) 、 T2 (n+l) 、 T2 (n+2) 、 T3 (n)、 T3 (n+l) 、 T3 (n+2) 、 T4 (n) 、 T5 (n) 、 T6 (n) 、 T7 (n) 、 T8 (n) 、 T9 (n) 、 T10 (n):晶體管 VDD :系統(tǒng)電壓
VSS:參考電壓
具體實施例方式
為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖作詳 細說明如下。 圖1是依照本發(fā)明實施例說明一種平面顯示器的電路模塊示意圖。請參照圖l，平 面顯示器100包括顯示面板110、源極驅(qū)動器120、柵極驅(qū)動器130以及電源供應(yīng)電路140。 在正常操作期間NOP，電源供應(yīng)電路140的系統(tǒng)電壓端穩(wěn)定地提供高準位Vgh的系統(tǒng)電壓 VDD，而電源供應(yīng)電路140的參考電壓端則穩(wěn)定地提供低準位Vgl的參考電壓VSS(例如接 地電壓或負電壓)，以提供平面顯示器100內(nèi)部各組件(例如柵極驅(qū)動器130)所需的操作 電能。 顯示面板110具有多條柵極線(未繪示)。柵極驅(qū)動器130具有多個移位緩存 器、多個第一晶體管以及多個電容。于圖1中是以移位緩存器SR(n)與SR(n+m)表示多個 移位緩存器，而以晶體管Tl(n)與Tl(n+m)表示多個第一晶體管。于本實施例中，晶體管 Tl (n) T1 (n+m)均為N通道金屬氧化物半導(dǎo)體(N-cha騰l metal oxide semiconductor, NM0S)晶體管。 在圖1中是以電容C(n)與C(n+m)表示多個電容。其中，雖然圖1繪示了多個電 容C(n) C(n+m)，然而電容C(n) C(n+m)可以由單一電容所置換。也就是說，將此單一 電容的第一端耦接至這些第一晶體管Tl(n) Tl(n+m)的控制端，而此單一電容的第二端 耦接至電源供應(yīng)電路140的參考電壓VSS，其效果等同于電容C (n) C (n+m)。
應(yīng)用本實施例者可以視其設(shè)計需求而以任何方式實現(xiàn)移位緩存器SR(n) SR (n+m)。例如，移位緩存器SR (n) SR (n+m)可以是正反器(f 1 ip-f lop)或閂鎖器 (latch)。移位緩存器SR(n) SR(n+m)相互串接而形成移位緩存器串，其由電源供應(yīng)電路 140的系統(tǒng)電壓VDD與參考電壓VSS所供電。移位緩存器SR(n) SR(n+m)的輸出端G(n) G(n+m)以一對一方式耦接至顯示面板110的柵極線(未繪示)。第一晶體管Tl(n) Tl(n+m)的第一端以一對一方式耦接至移位緩存器SR(n) SR(n+m)的輸出端。第一晶體 管Tl (n) Tl (n+m)的第二端耦接至電源供應(yīng)電路140的參考電壓VSS。
圖2是依照本發(fā)明實施例說明圖1中多個電壓的波形變化示意圖。請參照圖1與 圖2，在正常操作期間N0P，電源供應(yīng)電路140會穩(wěn)定地輸出高準位Vgh的系統(tǒng)電壓VDD，以 及穩(wěn)定地輸出低準位Vgl的參考電壓VSS。在關(guān)機期間POP初期，電源供應(yīng)電路140會短暫 性地拉升其參考電壓端的參考電壓VSS，直到其系統(tǒng)電壓端的系統(tǒng)電壓VDD下降，參考電壓 VSS亦隨之下降。應(yīng)用本實施例者可以依其設(shè)計需求而決定參考電壓VSS在關(guān)機期間POP 被拉升的準位。在本實施例中，電源供應(yīng)電路140在關(guān)機期間POP將其參考電壓端的參考 電壓VSS拉升至與系統(tǒng)電壓VDD相同電位(即高準位Vgh)。在電源供應(yīng)電路140內(nèi)部所儲 存的電能被釋放殆盡后，系統(tǒng)電壓VDD與參考電壓VSS隨之下降。 在參考電壓VSS被拉升的期間，柵時脈(gate clock) CK與垂直起始脈沖 (vertical start pulse) STP亦同步地被拉升。在參考電壓VSS被拉升時，透過電容C(n) C(n+m)的耦合，第一晶體管Tl(n) Tl (n+m)的控制端電壓亦被拉升。當(dāng)?shù)谝痪w管 Tl(n) Tl(n+m)的控制端電壓被拉升到大于臨界電壓(thresholdvoltage)時，第一晶體管Tl (n) Tl (n+m)會被導(dǎo)通(turn on)，使得被拉升至高準位Vgh的參考電壓VSS會經(jīng) 由第一晶體管Tl(n) Tl(n+m)而傳送至移位緩存器SR(n) SR(n+m)的輸出端G(n) G(n+m)，進而傳送至顯示面板110的所有柵極線。因此，柵極驅(qū)動器130可以在關(guān)機期間 拉高顯示面板110所有的柵極線的電壓，藉此同步開啟顯示面板110所有像素的薄膜晶體 管(TFT，未繪示)。儲存在各像素內(nèi)電壓可以在關(guān)機之前有效宣泄，如此就可解決非晶硅 (a-Si)的移位緩存器具有關(guān)機殘影的問題。 上述第一晶體管Tl (n) Tl (n+m)的第二端耦接至電源供應(yīng)電路140的參考電壓 VSS，然而本實施例不應(yīng)因此受限。例如，在其他實施例中，第一晶體管Tl(n) Tl(n+m)的 第二端可以耦接至電源供應(yīng)電路140的系統(tǒng)電壓VDD(參照圖5所示)。
圖1中移位緩存器SR(n) SR(n+m)的實現(xiàn)方式可以是相同的。以下將以其中 第n級移位緩存器SR(n)作為說明范例，其余移位緩存器的實現(xiàn)方式可以參照移位緩存器 SR(n)的相關(guān)說明。 圖3是依照本發(fā)明實施例說明圖1柵極驅(qū)動器130中移位緩存器SR(n) SR(n+3) 的電路圖。第n級移位緩存器SR(n)包括第二晶體管T2(n)、第三晶體管T3(n)以及第四晶 體管T4(n)。在本實施例中，晶體管T2(n)、T3(n)以及T4(n)均為NMOS晶體管。第二晶體 管T2(n)的控制端可以耦接至移位緩存器SR(n) SR(n+m)中第n_l級移位緩存器的輸出 端(也就是前一級移位緩存器的輸出端)。若移位緩存器SR(n)是移位緩存器串的第一級 移位緩存器，則第二晶體管T2(n)的控制端可以接收垂直起始脈沖STP。第二晶體管T2(n) 的第一端耦接至系統(tǒng)電壓VDD。在其他實施例中，第二晶體管T2(n)的第一端可以耦接至前 一級移位緩存器SR(n-l)的輸出端(或垂直起始脈沖STP)。 第n級移位緩存器SR(n)中第三晶體管T3 (n)的第一端耦接至第二晶體管T2 (n) 的第二端。第三晶體管T3(n)的第二端接收電源供應(yīng)電路140所供應(yīng)的參考電壓VSS，而第 三晶體管T3(n)的控制端耦接至下兩級移位緩存器的輸出端，在此為移位緩存器SR(n) SR(n+m)中第n+2級移位緩存器SR(n+2)的輸出端G(n+2)。在其他實施例中，第n級移位 緩存器SR(n)中第三晶體管T3(n)的控制端是耦接至第n+2級移位緩存器SR(n+2)中第二 晶體管T2(n+2)的第二端，以接收移位緩存器SR(n+2)的內(nèi)部電壓B(n+2)。
第n級移位緩存器SR(n)中第四晶體管T4(n)的控制端耦接至第二晶體管T2 (n) 的第二端，以接收移位緩存器SR(n)的內(nèi)部電壓B(n)。第四晶體管T4(n)的第二端耦接至 下一級移位緩存器的輸入端，在此為移位緩存器SR(n) SR(n+m)中第n+l級移位緩存器 SR(n+l)的輸入端。第四晶體管T4(n)的第一端接收時脈CK。在本實施例中，時脈CK包含 第一時脈CK1與第二時脈CK2， 二者互為反相(如圖4所示)。 圖4是依照本發(fā)明實施例說明圖3中多個電壓的波形變化示意圖。請參照圖3與 圖4，第一時脈CK1被提供給移位緩存器SR(n) 、SR(n+2)、...等，而第二時脈CK2被提供給 移位緩存器SR(n+l)、SR(n+3)、...等。在正常操作期間N0P，當(dāng)垂直起始脈沖STP被傳送至 第二晶體管T2(n)的控制端時，第二晶體管T2(n)會被導(dǎo)通，使得移位緩存器SR(n)的內(nèi)部 電壓B(n)會被拉升至接近系統(tǒng)電壓VDD的準位，此時內(nèi)部電壓B(n)會被儲存在移位緩存 器SR(n)內(nèi)部的寄生電容。隨著內(nèi)部電壓B(n)的拉升，第四晶體管T4(n)將會被導(dǎo)通。當(dāng) 垂直起始脈沖STP結(jié)束時，第二晶體管T2(n)會被截止(turn off)，然而移位緩存器SR(n) 內(nèi)部的寄生電容會保持(hold)高準位Vgh的內(nèi)部電壓B(n)，使得第四晶體管T4(n)保持導(dǎo)通。 第一時脈CK1的脈沖被傳送至第四晶體管T4(n)的第一端，此脈沖會通過第四晶 體管T4(n)柵源極之間寄生電容的耦合而將內(nèi)部電壓B(n)拉升至接近兩倍系統(tǒng)電壓VDD 的準位(即2VDD)。同時，由于第四晶體管T4(n)已被導(dǎo)通，因此第一時脈CK1的脈沖可以 通過第四晶體管T4(n)、輸出端G(n)而輸出給下一級移位緩存器SR(n+l)。
上述移位緩存器SR(n)的操作過程同樣地會發(fā)生在其他移位緩存器SR(n+l) SR(n+m)。當(dāng)?shù)趎+2級移位緩存器SR(n+2)的輸出端G(n+2)輸出脈沖時，此脈沖除了被傳 送至顯示面板110其中一條對應(yīng)的柵極線外，還會被傳送至移位緩存器SR(n)中第三晶體 管T3(n)的控制端。在移位緩存器SR(n+2)的輸出端G(n+2)電壓被拉伸時，第三晶體管 T3(n)會被導(dǎo)通，使得移位緩存器SR(n)的內(nèi)部電壓B(n)會被拉降至接近參考電壓VSS的 準位。因此，第四晶體管T4(n)會被截止。其他移位緩存器SR(n+l) SR(n+3)中第三晶 體管T3 (n+l) T3 (n+3)的操作過程類似于第三晶體管T3 (n)，故不再贅述。
應(yīng)用本實施例者可以依據(jù)其設(shè)計需求而改變本實施例。例如，圖5是依照本發(fā)明 另一實施例說明圖1柵極驅(qū)動器130中移位緩存器SR(n) SR(n+3)的電路圖。圖5所繪 示的實施例相似于圖3，二者不同之處在于第一晶體管Tl(n) Tl(n+3)的第二端是耦接至 電源供應(yīng)電路140的系統(tǒng)電壓VDD。在關(guān)機期間P0P，電源供應(yīng)電路140拉升參考電壓VSS， 使得第一晶體管Tl(n) Tl(n+3)會被導(dǎo)通。因此，在關(guān)機期間POP系統(tǒng)電壓VDD會經(jīng)由 第一晶體管Tl(n) Tl(n+3)而傳送至輸出端G(n) G (n+3)，進而傳送至顯示面板110的 柵極線，如此就可解決顯示面板110關(guān)機殘影的問題。 圖5與圖3二者另一不同之處，在于圖5所示實施例中，時脈CK包含第一時脈 CK1、第二時脈CK2與第三時脈CK3，如圖6所示。圖6是依照本發(fā)明實施例說明圖5中多 個電壓的波形變化示意圖。請參照圖5與圖6，第一時脈CK1被提供給移位緩存器SR(n)、 SR(n+3)、...等，第二時脈CK2被提供給移位緩存器SR(n+l)等，而第三時脈CK3被提供給 移位緩存器SR(n+2)等。圖5所示移位緩存器SR(n) SR(n+3)的操作過程類似于圖3所 示移位緩存器SR(n) SR(n+3)，故不再贅述。 圖7是依照本發(fā)明另一實施例說明圖1柵極驅(qū)動器130中移位緩存器SR(n)的 電路圖，其余移位緩存器的實現(xiàn)方式可以參照移位緩存器SR(n)的相關(guān)說明。圖7所繪示 的移位緩存器SR(n)相似于圖3，故相同的部份不再贅述。二者不同之處在于移位緩存器 SR(n)更包括第一下拉開關(guān)SWl(n)、第二下拉開關(guān)SW2(n)以及開關(guān)控制單元CU(n)。第一 下拉開關(guān)SWl(n)的二端分別耦接至第二晶體管T2(n)的第二端與電源供應(yīng)電路140所提 供的參考電壓VSS。第二下拉開關(guān)SW2(n)的二端分別耦接至第四晶體管T4(n)的第二端與 電源供應(yīng)電路140所提供的參考電壓VSS。開關(guān)控制單元CU(n)控制下拉開關(guān)SWl(n)與 SW2(n)。當(dāng)?shù)诙w管T2(n)的第二端的電位為邏輯高準位時，開關(guān)控制單元CU (n)使下 拉開關(guān)SW1 (n)與SW2 (n)截止，否則使下拉開關(guān)SW1 (n)與SW2 (n)導(dǎo)通。因此，當(dāng)開關(guān)控制 單元CU(n)檢測到內(nèi)部電壓B(n)為邏輯低準位時，開關(guān)控制單元CU(n)會通過導(dǎo)通下拉開 關(guān)SWl(n)，而確保第四晶體管T4(n)處于截止狀態(tài)。另外，開關(guān)控制單元CU(n)亦可以通過 導(dǎo)通下拉開關(guān)SW2(n)，而確保內(nèi)部電壓B(n)為邏輯低準位時，輸出端G(n)的電壓被下拉至 接近參考電壓VSS的準位。 應(yīng)用本實施例者可以依據(jù)其設(shè)計需求而以任何方式實現(xiàn)開關(guān)控制單元CU(n)。例如，開關(guān)控制單元CU(n)可以包括上拉電阻R(n)與第八晶體管T8(n)。上拉電阻R(n)的第 一端耦接至系統(tǒng)電壓VDD，而上拉電阻R(n)的第二端耦接至下拉開關(guān)SW1 (n)與SW2 (n)的 控制端。第八晶體管T8(n)的控制端耦接至第二晶體管T2(n)的第二端。第八晶體管T8 (n) 的第一端耦接至下拉開關(guān)SWl(n)與SW2(n)的控制端，而第八晶體管T8 (n)的第二端則耦 接至電源供應(yīng)電路140的參考電壓端以接收參考電壓VSS。 圖8是依照本發(fā)明又一實施例說明圖1中移位緩存器SR(n)的電路圖。圖8所繪 示的實施例相似于圖7，二者不同之處在于開關(guān)控制單元CU(n)更包括第五晶體管T5(n)、 第六晶體管T6 (n)以及第七晶體管T7 (n)。第五晶體管T5 (n)的第一端與控制端接收控制 信號C1。第六晶體管T6(n)的第一端接收控制信號C1。第六晶體管T6(n)的控制端耦接 至第五晶體管T5(n)的第二端，而第六晶體管T6(n)的第二端則耦接至下拉開關(guān)SW1 (n)與 SW2(n)的控制端，以控制下拉開關(guān)SWl(n)與SW2 (n)。第七晶體管T7(n)的第一端與第二 端分別耦接至第五晶體管T5(n)的第二端與電源供應(yīng)電路140的參考電壓端。第七晶體管 T7(n)的控制端耦接至第二晶體管T2(n)的第二端，以接收內(nèi)部電壓B(n)。
控制信號Cl可以由外部控制器提供，以決定是否使能此開關(guān)控制單元CU(n)。應(yīng) 用本實施例者可以依據(jù)其設(shè)計需求而決定何時使能此開關(guān)控制單元CU(n)。例如，在連續(xù) 100個畫面(frame)期間使能此開關(guān)控制單元CU (n)，然后在接下來的IOO個畫面期間禁能 此開關(guān)控制單元CU(n)。依此類堆，外部控制器可以透過控制信號Cl周而復(fù)始地使能/禁 能此開關(guān)控制單元CU(n)。 當(dāng)控制信號C1為邏輯高準位，且內(nèi)部電壓B(n)為邏輯低準位時，晶體管T5 (n)與 T6(n)為導(dǎo)通，而晶體管T7(n)與T8 (n)為截止。因此，邏輯高準位的控制信號Cl會使下拉 開關(guān)SWl(n)與SW2(n)導(dǎo)通，因而確保內(nèi)部電壓B(n)與輸出端G(n)的電壓被下拉至接近 參考電壓VSS的準位。當(dāng)控制信號Cl與內(nèi)部電壓B(n)均為邏輯高準位時，晶體管T5(n)、 T7 (n)與T8(n)為導(dǎo)通，而晶體管T6 (n)為截止。因此，下拉開關(guān)SW1 (n)與SW2 (n)的控制 端電壓被拉下(pull low)，使得下拉開關(guān)SW1 (n)與SW2(n)被截止。 當(dāng)控制信號Cl為邏輯低準位時，由于開關(guān)控制單元CU(n)的輸出端K(n)缺乏拉 上(pull high)的電能，使得不論內(nèi)部電壓B(n)的準位為何，開關(guān)控制單元CU(n)均無法 使下拉開關(guān)SW1 (n)與SW2 (n)導(dǎo)通。 應(yīng)用本實施例者可以依據(jù)其設(shè)計需求而任意修改圖8所示的開關(guān)控制單元 CU(n)。例如，可以在開關(guān)控制單元CU(n)增加第九晶體管T9(n)以及第十晶體管T10 (n)。 第九晶體管T9(n)的第一端與第二端分別耦接至第五晶體管T5(n)的第二端與電源供應(yīng)電 路140的參考電壓端。第十晶體管T10(n)的第一端與第二端分別耦接至第六晶體管T6(n) 的第二端與電源供應(yīng)電路140的參考電壓端。第九晶體管T9(n)與第十晶體管T10(n)的 控制端耦接至下一級移位緩存器(在此為第n+l級移位緩存器SR(n+l))中第二晶體管 T2(n+1)的第二端，以接收移位緩存器SR(n+l)的內(nèi)部電壓B(n+l)。 又例如，可以在移位緩存器SR(n)內(nèi)部增加第三下拉開關(guān)SW3 (n)與第四下拉開關(guān) SW4(n)。第三下拉開關(guān)SW3(n)的二端分別耦接至第二晶體管T2 (n)的第二端與電源供應(yīng) 電路140的參考電壓端。第四下拉開關(guān)SW4(n)的二端分別耦接至第四晶體管T4(n)的第 二端與電源供應(yīng)電路140的參考電壓端。下拉開關(guān)SW3(n)與SW4(n)受控于第n+l個級移 位緩存器SR(n+l)中開關(guān)控制單元CU(n+l)的輸出端K(n+l)。
以下說明顯示面板110的消除關(guān)機殘影方法的實施例。所述消除關(guān)機殘影方法包 括配置第一晶體管Tl(n)，以及配置電容C(n)。第一晶體管Tl(n)的第一端耦接至移位緩 存器SR(n)的輸出端G(n)。第一晶體管Tl(n)的第二端耦接至系統(tǒng)電壓VDD或參考電壓 VSS(例如是接地電壓或是負電壓)。電容C(n)的第一端耦接至第一晶體管Tl(n)的控制 端。電容C(n)的第二端耦接至參考電壓VSS。在關(guān)機期間POP，拉升參考電壓VSS(例如拉 升至與系統(tǒng)電壓VDD同準位)，直到電源供應(yīng)電路140內(nèi)部所儲存的電能被釋放殆盡。
基于上述，上述諸實施例中電源供應(yīng)電路140在關(guān)機期間POP拉升參考電壓端的 電壓VSS，使得第一晶體管Tl(n)被導(dǎo)通。因此，第一晶體管Tl(n)可以在關(guān)機期間POP拉 高顯示面板110的對應(yīng)柵極線的電壓，藉此釋放該柵極線上所有像素的儲存電壓。其它第 一晶體管Tl(n+l) Tl(n+m)可類推之。如此，上述諸實施例可解決非晶硅(a-Si)的移位 緩存器的關(guān)機殘影問題。 雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人 員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，故本發(fā)明的保護范圍當(dāng)視 權(quán)利要求所界定者為準。
權(quán)利要求
一種平面顯示器，其特征在于，所述的平面顯示器包括一顯示面板，具有多條柵極線；一電源供應(yīng)電路，具有一系統(tǒng)電壓端與一參考電壓端，其中所述電源供應(yīng)電路在一關(guān)機期間，拉升所述參考電壓端的電壓；一移位緩存器串，其由所述電源供應(yīng)電路的所述系統(tǒng)電壓端與所述參考電壓端所供電，其中所述移位緩存器串包含相互串接的多個移位緩存器，所述移位緩存器的輸出端以一對一方式耦接至所述柵極線；多個第一晶體管，其第一端以一對一方式耦接至所述移位緩存器的輸出端，所述第一晶體管的第二端耦接至所述電源供應(yīng)電路；以及一電容，其第一端耦接至所述第一晶體管的控制端，所述電容的第二端耦接至所述電源供應(yīng)電路的所述參考電壓端。
2. 如權(quán)利要求1所述的平面顯示器，其特征在于，所述參考電壓端提供接地電壓。
3. 如權(quán)利要求1所述的平面顯示器，其特征在于，在所述關(guān)機期間，所述電源供應(yīng)電路 將所述參考電壓端的電壓拉升至一系統(tǒng)電壓。
4. 如權(quán)利要求1所述的平面顯示器，其特征在于，所述第一晶體管的第二端耦接至所 述電源供應(yīng)電路的參考電壓端。
5. 如權(quán)利要求1所述的平面顯示器，其特征在于，所述第一晶體管的第二端耦接至所 述電源供應(yīng)電路的系統(tǒng)電壓端。
6. 如權(quán)利要求1所述的平面顯示器，其特征在于，所述移位緩存器為一正反器或一閂 鎖器。
7. 如權(quán)利要求l所述的平面顯示器，其特征在于，所述移位緩存器中的第n個移位緩存 器包括一第二晶體管，所述第二晶體管的控制端耦接至所述移位緩存器中第n-l個移位緩存 器的輸出端；一第三晶體管，其第一端耦接至所述第二晶體管的第二端，所述第三晶體管的第二端 耦接至所述電源供應(yīng)電路的所述參考電壓端，而所述第三晶體管的控制端耦接至所述移位 緩存器中第n+2個移位緩存器；以及一第四晶體管，其第一端接收一時脈，所述第四晶體管的第二端耦接至所述移位緩存 器中第n+l個移位緩存器的輸入端，而所述第四晶體管的控制端耦接至所述第二晶體管的~ 丄山柬J而。
8. 如權(quán)利要求7所述的平面顯示器，其特征在于，所述第n個移位緩存器中所述第三晶 體管的控制端耦接至所述第n+2個移位緩存器的輸出端。
9. 如權(quán)利要求7所述的平面顯示器，其特征在于，所述第n個移位緩存器中所述第三晶 體管的控制端是耦接至所述第n+2個移位緩存器中一第二晶體管的第二端。
10. 如權(quán)利要求7所述的平面顯示器，其特征在于，所述第n個移位緩存器進一步包括一第一下拉開關(guān)，其二端分別耦接至所述第二晶體管的第二端與所述電源供應(yīng)電路的 所述參考電壓端；一第二下拉開關(guān)，其二端分別耦接至所述第四晶體管的第二端與所述電源供應(yīng)電路的所述參考電壓端；以及一開關(guān)控制單元，其控制所述第一與所述第二下拉開關(guān)，其中當(dāng)所述第二晶體管的第 二端的電位為邏輯高準位時，所述開關(guān)控制單元使所述第一與所述第二下拉開關(guān)截止，否 則使所述第一與所述第二下拉開關(guān)導(dǎo)通。
11. 如權(quán)利要求IO所述的平面顯示器，其特征在于，所述開關(guān)控制單元包括 一第五晶體管，其第一端與控制端接收一控制信號；一第六晶體管，其第一端接收所述控制信號，所述第六晶體管的控制端耦接至所述第 五晶體管的第二端，而所述第六晶體管的第二端控制所述第一與所述第二下拉開關(guān)；一第七晶體管，其第一端與第二端分別耦接至所述第五晶體管的第二端與所述電源供 應(yīng)電路的所述參考電壓端，而所述第七晶體管的控制端耦接至所述第二晶體管的第二端； 以及一第八晶體管，其第一端與第二端分別耦接至第六晶體管的第二端與所述電源供應(yīng)電 路的所述參考電壓端，而所述第八晶體管的控制端耦接至所述第二晶體管的第二端。
12. 如權(quán)利要求11所述的平面顯示器，其特征在于，所述開關(guān)控制單元進一步包括 一第九晶體管，其第一端與第二端分別耦接至所述第五晶體管的第二端與所述電源供應(yīng)電路的所述參考電壓端，而所述第九晶體管的控制端耦接至所述第n+1個移位緩存器中 一第二晶體管的第二端；以及一第十晶體管，其第一端與第二端分別耦接至第六晶體管的第二端與所述電源供應(yīng)電 路的所述參考電壓端，而所述第十晶體管的控制端耦接至所述第n+1個移位緩存器中所述 第二晶體管的第二端。
13. 如權(quán)利要求10所述的平面顯示器，其特征在于，所述第n個移位緩存器進一步包括一第三下拉開關(guān)，其二端分別耦接至所述第二晶體管的第二端與所述電源供應(yīng)電路的 所述參考電壓端；以及一第四下拉開關(guān)，其二端分別耦接至所述第四晶體管的第二端與所述電源供應(yīng)電路的 所述參考電壓端；其中所述第三與所述第四下拉開關(guān)受控于所述第n+l個移位緩存器中的一開關(guān)控制 單元。
14. 一種移位緩存器串，其特征在于，所述的移位緩存器串包括 多個第一晶體管；多個電容，其第一端以一對一方式耦接至所述第一晶體管的控制端，所述電容的第二 端耦接至一參考電壓；以及多個移位緩存器，所述移位緩存器相互串接，所述移位緩存器的輸出端以一對一方式 耦接至所述第一晶體管的第一端，其中所述移位緩存器中的第n個移位緩存器包括一第二晶體管，其第一端耦接至一系統(tǒng)電壓，所述第二晶體管的控制端耦接至所述移 位緩存器中第n-1個移位緩存器的輸出端；一第三晶體管，其第一端耦接至所述第二晶體管的第二端，所述第三晶體管的第二端 耦接至所述參考電壓，而所述第三晶體管的控制端耦接至所述移位緩存器中第n+2個移位 緩存器；以及一第四晶體管，其第一端接收一時脈，所述第四晶體管的第二端耦接至所述移位緩存 器中第n+1個移位緩存器的輸入端，而所述第四晶體管的控制端耦接至所述第二晶體管的Zr^y ~ 丄山柬 一順。
15. 如權(quán)利要求14所述的移位緩存器串，其特征在于，所述參考電壓為接地電壓。
16. 如權(quán)利要求14所述的移位緩存器串，其特征在于，所述第一晶體管的第二端耦接 至所述參考電壓。
17. 如權(quán)利要求14所述的移位緩存器串，其特征在于，所述第一晶體管的第二端耦接 至所述系統(tǒng)電壓。
18. 如權(quán)利要求14所述的移位緩存器串，其特征在于，所述第n個移位緩存器中所述第 三晶體管的控制端耦接至所述第n+2個移位緩存器的輸出端。
19. 如權(quán)利要求14所述的移位緩存器串，其特征在于，所述第n個移位緩存器中所述第 三晶體管的控制端是耦接至所述第n+2個移位緩存器中一第二晶體管的第二端。
20. 如權(quán)利要求14所述的移位緩存器串，其特征在于，所述第n個移位緩存器進一步包括一第一下拉開關(guān)，其二端分別耦接至所述第二晶體管的第二端與所述參考電壓；一第二下拉開關(guān)，其二端分別耦接至所述第四晶體管的第二端與所述參考電壓；以及一開關(guān)控制單元，其控制所述第一與所述第二下拉開關(guān)，其中當(dāng)所述第二晶體管的第二端的電位為邏輯高準位時，所述開關(guān)控制單元使所述第一與所述第二下拉開關(guān)截止，否則使所述第一與所述第二下拉開關(guān)導(dǎo)通。
21. 如權(quán)利要求20所述的移位緩存器串，其特征在于，所述開關(guān)控制單元包括 一第五晶體管，其第一端與控制端接收一控制信號；一第六晶體管，其第一端接收該控制信號，所述第六晶體管的控制端耦接至所述第五 晶體管的第二端，而所述第六晶體管的第二端控制所述第一與所述第二下拉開關(guān)；一第七晶體管，其第一端與第二端分別耦接至所述第五晶體管的第二端與所述參考電 壓，而所述第七晶體管的控制端耦接至所述第二晶體管的第二端；以及一第八晶體管，其第一端與第二端分別耦接至第六晶體管的第二端與所述參考電壓， 而所述第八晶體管的控制端耦接至所述第二晶體管的第二端。
22. 如權(quán)利要求21所述的移位緩存器串，其特征在于，所述開關(guān)控制單元進一步包括 一第九晶體管，其第一端與第二端分別耦接至所述第五晶體管的第二端與所述參考電壓，而所述第九晶體管的控制端耦接至所述第n+l個移位緩存器中一第二晶體管的第二 端；以及一第十晶體管，其第一端與第二端分別耦接至第六晶體管的第二端與所述參考電壓， 而所述第十晶體管的控制端耦接至所述第n+l個移位緩存器中所述第二晶體管的第二端。
23. 如權(quán)利要求20所述的移位緩存器串，其特征在于，所述第n個移位緩存器進一步包括一第三下拉開關(guān)，其二端分別耦接至所述第二晶體管的第二端與所述參考電壓；以及 一第四下拉開關(guān)，其二端分別耦接至所述第四晶體管的第二端與所述參考電壓； 其中所述第三與所述第四下拉開關(guān)受控于所述第n+l個移位緩存器中的一開關(guān)控制 單元。
24. —種顯示面板的消除關(guān)機殘影方法，其特征在于，所述顯示面板的一柵極線由一移 位緩存器所驅(qū)動，所述消除關(guān)機殘影方法包括配置一第一晶體管，其中所述第一晶體管的第一端耦接至所述移位緩存器的輸出端， 所述第一晶體管的第二端耦接至一系統(tǒng)電壓或一參考電壓；配置一電容，其中所述電容的第一端耦接至所述第一晶體管的控制端，所述電容的第 二端耦接至所述參考電壓；以及在一關(guān)機期間，拉升所述參考電壓。
25. 如權(quán)利要求24所述的消除關(guān)機殘影方法，其特征在于，在非所述關(guān)機期間，所述參 考電壓為接地電壓。
26. 如權(quán)利要求24所述的消除關(guān)機殘影方法，其特征在于，在所述關(guān)機期間，所述參考 電壓被拉升至所述系統(tǒng)電壓。
全文摘要
本發(fā)明公開了一種平面顯示器、具有克服關(guān)機殘影的移位緩存器以及消除關(guān)機殘影方法。移位緩存器的輸出端耦接至顯示面板的柵極線。第一晶體管的第一端耦接至移位緩存器的輸出端。第一晶體管的第二端耦接至系統(tǒng)電壓VDD或參考電壓端VSS。電容的第一端耦接至第一晶體管的控制端。電容的第二端耦接至參考電壓VSS。在關(guān)機期間，參考電壓VSS會被拉升，因而導(dǎo)通第一晶體管，進而拉升柵極線的電壓，如此可解決非晶硅(a-Si)的移位緩存器具有關(guān)機殘影的問題。
文檔編號G09G3/20GK101710478SQ200910226249
公開日2010年5月19日 申請日期2009年11月25日 優(yōu)先權(quán)日2009年11月25日
發(fā)明者廖一遂, 李豪捷, 邱振倫, 陳建良 申請人:友達光電股份有限公司