專利名稱：一種多屏拼接裝置和方法
技術領域：
本發(fā)明涉及多屏顯示領域，更具體地，涉及一種多屏拼接裝置和方法。
背景技術：
多屏拼接顯示系統(tǒng)通常包括多塊顯示卡和多塊顯示單元。其中，顯示卡內置了圖像處理單元(筒稱GPU),圖像處理單元用于生成圖像數據，顯示卡 的一個輸出通道(通用的顯示卡一般具有兩個輸出通道)連接到一個顯示單 元。顯示單元用于顯示圖像數據，該多個顯示單元就構成了拼接屏幕，整個 拼接屏幕的分辨率由參與拼接的顯示單元的物理分辨率累加而成，其中，每個顯示單元可采用DLP前投影機、DLP背投影機、液晶顯示器、等離子顯示 器等。隨著科技的發(fā)展和人們生活水平的提高，人們對高分辨率的多屏拼接顯 示系統(tǒng)的需求越來越迫切。在現有的多屏拼接顯示系統(tǒng)中，要提高拼接顯示 系統(tǒng)的總分辨率，就需要增加顯示單元的數量，從而需要增加顯示卡的數量。 而增加顯示卡的數量，會直接導致拼接顯示系統(tǒng)的成本上升。另一方面，目前，采用單顆GPU的顯示卡已經能夠生成很高分辨率的圖 像，例如，大部分通用顯示卡的輸出分辨率和速度可以輕松達到 2048X1536X60Hz (相當于4個60Hz的XGA)以上。而現有的多屏拼接顯示 系統(tǒng)的顯示單元的分辨率和速度一般是1024X768X60Hz (相當于1個60Hz 的XGA)，也就是說，顯示卡所支持的最大分辨率已經遠遠大于單個顯示單 元支持的分辨率，因此，現有的拼接顯示系統(tǒng)未能充分利用顯示卡的性能。再有，多塊顯示卡采用先進的硬件加速技術已經能夠共同產生完成一個2D或3D的高分辨率圖像。按照每塊顯示卡具有兩個圖像輸出接口計算，每 個圖像輸出接口所支持的最大分辨率依然大于每個顯示單元支持的最大分辨 率，從而也導致現有的拼接顯示系統(tǒng)未能充分利用這多塊顯示卡的性能。發(fā)明內容本發(fā)明的目的是針對上述現有的多屏拼接顯示系統(tǒng)未能充分利用顯示卡 的性能的缺陷，提供一種多屏拼接裝置，該多屏拼接裝置可串接在多屏拼接 顯示系統(tǒng)的顯示卡和顯示單元之間，使多屏拼接顯示系統(tǒng)能充分利用顯示卡 的性能。為實現本發(fā)明目的，本發(fā)明提供的多屏拼接裝置包括接入電路、分割電 路和若干套輸出電路；所述接入電路用于接收圖像處理單元輸出的圖像數據、 同步和時鐘信號；所述分割電路連接到所述接入電路，包括存儲器、存儲控 制模塊和分割模塊，所述分割模塊包括同步和時鐘信號調整模塊，所述存儲 器在所述存儲控制模塊的控制下接收和存儲所述圖像數據，所述分割模塊從 所述存儲器讀取圖像數據并將所讀取的圖像數據分割為若干個圖像塊，所述 圖像塊的數目等于與所述分割電路連接的輸出電路的數目，所述時鐘信號調 整模塊用于在分割圖像數據的同時調整圖像塊的同步和時鐘信號；每套所述 輸出電路與一個顯示單元連接，用于根據改變后的同步和時鐘信號將對應的 圖像塊輸送給對應的顯示單元。與現有技術相比，本發(fā)明的多屏拼接裝置可串接在顯示卡和顯示單元之 間，將顯示卡輸出的高分辨率的圖像數據分割成若干個圖像塊，每個圖像塊 輸送給一個顯示單元進行顯示，使每個圖像塊的分辨率與顯示單元支持的分 辨率相符，使得多屏拼接顯示系統(tǒng)能夠充分地利用顯示卡的性能。優(yōu)選地所述多屏拼接裝置所包括的接入電路為若干套，所述若干套接 入電路的輸出端并行連接到同步控制模塊；所述多屏拼接裝置所包括的分割電路為若干套，所述若干套分割電路的輸入端并行連接到所述同步控制模塊； 所述同步控制模塊用于根據所述同步和時鐘信號合并所述若干套接入電路輸 出的圖像數據，以及控制所述若干套分割電路的同步輸出。該優(yōu)選方案的附 加優(yōu)點是包括了多套接入電路和分割電路，能夠接收多塊顯示卡的多路圖像數據；另外，通過多套分割電路進行分割，能進一步"t是高能夠處理的帶寬， 能避免采用極高性能的存儲器和邏輯電路的要求，有效地降低了各套分割電 路的復雜性和成本。優(yōu)選地所述接入電路包括串接的圖像輸入接口和串并轉換電路，所述 圖像輸入接口用于接收所述圖像處理單元輸出的串行圖像數據，所述串并轉 換電路用于將所述串行圖像數據轉換成并行圖像數據；所述輸出電路包括串 接的并串轉換電路和圖像輸出接口 ，所述并串轉換電路用于將所述圖像塊轉 換成串行圖像數據；所述圖像輸出接口用于連接所述顯示單元；所述多屏拼 接裝置還包括旁路輸出模塊，所述旁路輸出模塊與所述分割電路連接，對所 述存儲器接收的圖像數據進行縮小處理并輸出經過所述縮小處理的圖像數 據。該優(yōu)選方案的附加優(yōu)點是，包括串并轉換電路以及并串轉換電路，保證 了與現有的顯示卡、顯示單元的兼容性；同時，并行圖像數據更容易進行分 割，降低了分割電路的復雜性；再有，通過旁路輸出模塊輸出經過縮小的圖 像，便于監(jiān)控、記錄等。優(yōu)選地，所述分割電路還包括刷新率調整模塊，所述同步信號調整模塊 與所述分割模塊連接，用于改變所述分割模塊輸出的圖像塊的同步信號；所 述刷新率調整模塊與所述分割模塊連接，用于提高或者降低所述分割模塊輸出的圖像塊的刷新率。在該優(yōu)選方案中，通過提高或者降低刷新率，能夠有 效地利用各種傳輸接口的帶寬，實現在有限的帶寬內輸出相對高的分辨率。優(yōu)選地，所述分割電路還包括分辨率調整模塊，所述分辨率調整模塊為 放大模塊和/或縮小模塊，所述分辨率調整模塊與所述分割模塊連接，用于所 述分割模塊分割得到的每個圖像塊的分辨率以放大圖像，或者降低所述分割模塊分割得到的每個圖像塊的分辨率以縮小圖像。在該優(yōu)選方案中，可通過 分辨率調整模塊放大或者縮小各個圖像塊。本發(fā)明的另一個發(fā)明目的是提供一種多屏拼接方法，該多屏拼接方法能 夠使多屏拼接顯示系統(tǒng)充分地利用顯示卡的性能。為實現該發(fā)明目的，本發(fā)明提供的多屏拼接方法，包括以下步驟接收 圖像處理單元輸出的圖像數據、同步和時鐘信號；將所述圖像數據分割成若 干個圖像塊同時調整其同步和時鐘信號，所述圖像塊的數目等于用于顯示所 述并行圖像數據的顯示單元的數目；根據調整后的同步和時鐘信號將對應的 圖像塊輸送給對應的顯示單元。與現有技術相比，本發(fā)明的多屏拼接方法在"l妄收顯示卡輸出的圖像數據 之后，將圖像數據分割成若干個圖像塊，每個圖像塊輸送給一個顯示單元進 行顯示，使每個圖像塊的分辨率與顯示單元支持的分辨率相符，使得多屏拼 接顯示系統(tǒng)能夠充分地利用顯示卡的性能。優(yōu)選地，所述接收步驟具體為通過若干套接入電路從圖像處理單元接 收若干路圖像數據、同步以及時鐘信號；在將所述圖像數據分割成若干個圖 像塊之前，還包括根據所述同步和時鐘信號合并所述若干路圖像數據；在 將所述圖像數據分割成若干個圖像塊之后，還包括根據所述同步和時鐘信 號控制所述若干個圖像塊的同步輸出。該優(yōu)選方案的附加優(yōu)點是能夠通過多 套接入電路能夠接收多塊顯示卡的多路圖像數據；能有效利用多塊協(xié)同顯示 卡的性能。優(yōu)選地，在接收所述圖像數據之后，還包括將所述圖像數據轉換成并 行圖像數據；在將所述圖像數據分割成若干個圖像塊之后，還包括將所述 圖像塊轉換成串行圖像數據；所述多屏拼接方法還包括對分割之前的圖像 數據進行縮小處理并旁路輸出經過所述縮小處理的圖像數據。優(yōu)選地，在將所述圖像數據分割成若干個圖像塊之后，還包括優(yōu)選地， 在將所述圖像數據分割成若干個圖像塊之后，還包括對每個圖像塊進行放 大處理，增加每個圖像塊的分辨率；或者對每個圖像塊進行縮小處理，降低 每個圖像塊的分辨率。


圖l是本發(fā)明的多屏拼接方法的流程圖；圖2是本發(fā)明的多屏拼接裝置的系統(tǒng)框架圖；圖3是本發(fā)明的一個實施例的多屏拼接裝置的示意圖；圖4是本發(fā)明的第二實施例的多屏拼接裝置的示意圖；圖5是本發(fā)明的第三實施例的多屏拼接裝置的示意圖。圖6是本發(fā)明的第四實施例的多屏拼接裝置的示意圖；圖7是圖3、 4和5所示的多屏拼接裝置的一種替換實施例。
具體實施方式
圖1是本發(fā)明的多屏拼接方法的流程圖，圖2是本發(fā)明的多屏拼接裝置 的系統(tǒng)框架圖。如圖2所示，多屏拼接裝置包括順次相接的圖像輸入接口 1、 串并轉換電路2、分割電路3、并串轉換電路4和圖像輸出接口 5。其中，圖 像輸入接口 1、串并轉換電路2，用于接收圖像處理單元輸出的圖像數據(通 常為串行圖像數據)，具體地，圖像輸入接口 1用于連接顯示卡以接收圖像數 據，圖像輸出接口 5用于連接多屏拼接顯示系統(tǒng)的顯示單元。分割電路3用 于將圖像數據分割成若干個圖像塊，而并串轉換電路4和圖像輸出接口 5作 為輸出電路，用于將各個圖像塊輸出到相應的各個顯示單元。在實施時，參考圖1和圖2，在步驟S101中，圖像輸入接口 1連接到顯示卡的輸出通道， 接收圖像處理單元輸出的串行圖像數據、同步和時鐘信號。接著，步驟S103 中，串并轉換電路2將串行圖像數據轉轉成并行圖像數據。步驟S105中，分 割電路3將并行圖像數據分割成若干個圖像塊同時調整其同步和時鐘信號， 圖像塊的數目等于與該分割電路3連接的并串轉換電路4的數目，由于每套 并串轉換電路4連接到一個顯示單元，因此,分割得到的圖像塊的數目也等 于用于顯示該并行圖像數據的顯示單元的數目。步驟S107中，各套并串轉換 電路4將對應的圖像塊轉換成串行圖像數據，并根據同步和時鐘信號以及通 過圖像輸出接口 5將各個圖像塊傳輸給對應的顯示單元，從而完成了多屏拼 接顯示過程?？梢?，實施本發(fā)明，能夠將顯示卡輸出的圖像數據分割成若干個圖像塊， 并顯示在對應的多個顯示單元上，使得多屏拼接顯示系統(tǒng)能夠有效地利用顯 示卡的性能。下面將結合本發(fā)明的優(yōu)選實施例進行更為詳細的描述。實施例一圖3是本發(fā)明第一實施例的多屏拼接裝置的示意圖。如圖3所示，多屏拼接裝置包括DVI接入接口 11、串并轉換電路21、FPGA (現場可編程門陣列)31、與FPGA31連接的并串轉換電路41 44、分別與 并串轉換電路41 44連接的DVI輸出接口 51 54。如上所述，DVI接入接口 11用于連接顯示卡的輸出通道，接收顯示卡或 者圖像處理單元的串行圖像數據，串并轉換電路21用于將串行圖像數據轉換 成并行圖像數據。在該實施例中，串并轉換電路21采用Silcon Image公司的 Sill61芯片。DVI接入接口 ll利用最小變換差分信號——TMDS作為基本電 氣鏈接信號，從而可以支持超大分辨率的顯示設備。同時，由于TMDS通過 先進的編碼算法將8b的象素數據轉換成10b的最小變換信號，所以削弱了傳輸電纜中交叉電磁干擾。類似的，并串轉換電路41 44也采用Silconlmage 公司的Sil160芯片。在本實施例中，采用FPGA來實現分割電路的功能，具體地，使用FPGA 實現分割邏輯、存儲器、存儲控制邏輯以及調整分割圖像塊的同步和時鐘信 號。當輸入信號的分辨率為4096X768X60Hz時，為每秒255M像素的帶寬， 小于一個雙鏈DVI標準的330M帶寬，即，DVI輸入接口 11能順利接收 4096X768X60Hz的輸入信號。那么，DVI輸出4姿口 51~54中，每個DVI輸出 接口的顯示輸出都是1024X768X60Hz,為每秒65M像素的帶寬。因此，FPGA 31處理4個顯示輸出的帶寬要求是65X4-260M/秒。4個DVI輸出接口 51 54 的顯示輸出接到橫向排列的4個顯示單元。輸出的刷新頻率與輸入的刷新頻 率一樣，FPGA 31可以采用FPGA的內部存儲器，不需要搭配外部存儲器。 輸入輸出的掃描時序類似存儲第一線的輸入數據于FPGA 31的內部存儲器 中；然后啟動第一線掃描輸出，同時存儲第二線的輸入數據；然后啟動第二 線掃描輸出，同時存儲第三線的輸入數據；直到768線掃描輸出完成。之后 進行第2幀的處理?？梢钥闯?，只要2線數據的存儲容量就足夠了，每線 4096x3=12KB, 2線的存儲容量為24KB。我們可以選擇具有32KB存儲容量 的FPGA就可以滿足要求，不需要外部存儲器?？梢姡緦嵤├梢酝瓿砂演斎霝榉直媛蕿?096X768X60Hz顯示信號分 割成1x4個XGA ( 1024X768 )， 60Hz的顯示輸出。實施例二圖4是本發(fā)明的第二實施例的多屏拼接裝置的示意圖。與圖3所示的多 屏拼接裝置相比，圖4所示的多屏拼接裝置還包括外部存儲器311、 一個并串 轉換電路40和對應的DVI輸出接口 50。該實施例中，DVI輸入接口 11接收顯示卡輸出的圖像數據、若干位同步、時鐘信號等。FPGA31接收串并轉換 電路21輸出的并行圖像數據，將圖像數據分割完成4個圖像塊，并完成4個 顯示單元的顯示數據分割輸出控制。FPGA 31要產生4組相同的同步信號和 時鐘信號控制4個顯示數據的輸出。同時，FPGA 31還包括縮小模塊，該縮小模塊用于進行分辨率縮小的輸 出處理，并通過并串轉換電路40、 DVI輸出接口 50輸出。通過縮小模塊降低 分辨率后再通過DVI輸出接口 50輸出顯示，可作為監(jiān)控用，例如，實現在 PC機旁邊的監(jiān)控顯示，讓控制人員就近觀察或監(jiān)視輸出情況，判斷是否輸出 顯示正?；蛘_與否，或者為了便于集中地監(jiān)控多塊顯示卡的輸出。在實現 分辨率的縮小處理時，可以采用現有的各種縮小分辨率的方法，包括但不限 于保留奇數行像素去掉偶數行像素和/或保留每一行的奇數像素去掉偶數像素 來縮小分辨率。類似地，當輸入信號的分辨率為2048X1536X60Hz時，為每秒255M像 素的帶寬，小于一個雙鏈DVI的330M帶寬。同樣，4個DVI輸出接口 51~54 中，每個輸出接口的顯示輸出都是1024X768X60Hz。作為一種改進方案，FPGA 31還包括刷新率調整模塊，刷新率調整模塊 用于提高或者降低FPGA31讀取所述并行圖像數據的刷新率。例如，可通過 刷新率調整模塊將分割電路(即FPGA31)的刷新率減少一半，這種情況下， 每個輸出接口 51-54的顯示輸出都是1024X768X30Hz，為每秒33M像素的帶 寬。FPGA31處理4個顯示輸出的帶寬要求是33X4-132M/秒，FPGA所搭配 的存儲器311存取速度為266M/秒，數據接口為64位(如果實現24位真彩色 處理，那么實際使用為48位，即每次讀取2個像素的數據，每個像素24位)。 對于4個XGA真彩色拼接顯示刷新一次的數據量為1024x768X3X4=9437184 字節(jié)，實際占用1024x768X4X4=12582912,即12MB的存儲器；考慮并串轉 換電路40和DVI輸出接口 50可能需要的數據存儲，按照XGA計算要 1024X768=786432,不到1M像素，即4MB字節(jié)(實際只使用3M字節(jié)，其中1MB字節(jié)不能使用)。再考慮到只配備了一個存儲器311,存儲和讀取要分 開進行并交替切換，因此要加倍的存儲容量，所以需要采用32MB以上的存 儲器。作為一種替換方案，也可以給每個分割電路(即FPGA)配備兩個存儲器， 每個存儲器具有對應的存儲控制邏輯電路，以分別進行存儲和讀取操作，而 且可以交替變化，從而提高顯示數據的吞吐量。比如在一個刷新周期內，第 一塊存儲器完成輸入信號的采集存儲，第二快存儲器完成讀取存儲的數據送 到顯示輸出端。其目的也是為了進一步提高輸出的帶寬?；蛘弑苊獠捎脴O高 性能的存儲器和邏輯電路的要求。本實施例可以完成把輸入為分辨率為2048X1536X60Hz顯示信號分割成 2x2個XGA,輸出刷新率可為60Hz或者30Hz。為了使邏輯電路更簡單，可 以設計每輸入2幀圖像只要存儲1幀，剛好4路輸出，每路l幀的圖像。另外，如果多屏拼接顯示系統(tǒng)的顯示單元接收其他數值的刷新率，那么， 還可以使本發(fā)明的多屏拼接裝置以其他數值的刷新率輸出圖像。申請曰為 2008年3月21日、申請?zhí)枮?00810026939.X的中國專利申請"多屏拼接方 法及裝置"記載了調整輸出刷新率的方法，該調整輸出刷新率的方法可應用 到本發(fā)明中。實施例三圖5是本發(fā)明的第三實施例的多屏拼接裝置的示意圖。該實施例中，多 屏拼接裝置包括2個DVI輸入接口 11和13， DVI輸入接口 ll連接串并轉換 電路21, DVI輸入接口 13連接串并轉換電路23。 DVI輸入接口 11和13經 過各自的串并轉換電路形成的48位(或者96位)并行圖像數據和若干位同 步、時鐘信號，并把兩組數據和信號合并在一起(這里要考慮輸出的合理控 制，避免輸出信號短路)送到4個FPGA31 34,其中，FPGA31連接到3個并串轉換電路41 43， FPGA32連接到3個并串轉換電路44 46， FPGA33連 接到3個并串轉換電路47 49，而FPGA34連接1個并串轉換電路40，并串 轉換電路40-49分別連接到DVI輸出接口 50~59。也就是說，FPGA 31~ 33 各自完成3個顯示單元的顯示數據分割以及輸出控制；而FPGA 34作為縮小 處理功能模塊，完成分辨率縮小的處理，經過并串轉換送到DVI輸出接口 50 輸出癥合監(jiān)控顯示器顯示。采用多個分割電路(例如FPGA 31~33 )目的是為了進一步提高輸出的帶 寬，或者降低每個分割電路的硬件要求，避免采用極高性能的存儲器和邏輯 電路的要求，盡可能降低成本。在采用多個分割電路的情況下，通過同步信 號、時鐘信號來對這多個分割電路進行同步控制，實現多個分割電路的輸出 顯示的刷新同步。在輸入信號的分辨率為3072X2304X30Hz時，為每秒276M像素的帶寬， 小于一個雙鏈DVI的330M帶寬，9個DVI輸出接口 51 59的顯示輸出都是 為1024X768X30Hz,即，實現了將輸入信號分割為9塊并在9個顯示單元上 顯示。類似地，作為一個替換方案，FPGA31 33均包括刷新率調整模塊，刷新 率調整模塊用于提高或者降低輸出刷新率。例如，在輸入信號的刷新率為30Hz 之時，將輸出刷新率提高為60Hz,即，DVI輸出接口 51 59中每個輸出接口 的顯示輸出均為1024X768X60Hz,相當于每秒65M 1象素的帶寬。這種情況下， 一個FPGA處理3個顯示輸出的帶寬要求是65X3二195M/秒。在該實施例中， FPGA31搭配兩個存儲器311和312, FPGA32搭配兩個存儲器313和314， FPGA34搭配兩個存儲器315和316。存儲器311-316的存取速度為133M, 數據接口為64位(實際使用為48位，即每次讀取2個像素的數據，每個像 素24位，可以實現24位真彩色處理)，由于每次取48位，即2個像素，所 以吞吐量為最大每秒266M,對于195M/秒需求來說是足夠的。當然，也可以 采用存儲器存取速度為266M，數據接口為32位(實際使用為24位，即每次讀取1個像素的數據，每個像素24位真彩色)。對于3個XGA真彩色刷新一 次的數據量為1024x768X3X3=7077883字節(jié)(實際占用1024x768X4X3 = 9437184字節(jié))，采用16MB以上的存儲器就足夠了。作為一種改進，通過一定的放大算法，本實施例可以完成把輸入分辨率 為1536X2304X60Hz顯示信號分割并橫向放大一倍成3X3個XGA60Hz的顯 示輸出。橫向放大的方法是在取出每個像素連續(xù)輸出2次，或者在原來橫向2 個顯示像素之間插入一個值。而這個值的算法可以根據要求進行邏輯電路運 算。本領域的其他人員還應當意識到，還可以將現有的一些放大方法應用本 實施例中。放大處理主要是為了滿足多屏拼接的整體分辨率的要求。類似地，本實施例還可以完成把輸入分辨率為1536X1152X60Hz顯示信 號分割并橫向縱向^L大一倍成3X3個XGA60Hz的顯示輸出。橫向放大的方 法如上所述，縱向放大一倍是把同一掃描線的數據重復再送一次?；蛘咴谠?來縱向2個顯示像素之間插入一個值。而這個值的算法可以根據要求進行邏 輯電路運算。例如，如果顯示卡輸出的3D活動圖像的分辨率不夠高，可以用 本實施例進行放大處理，以提高每個分割輸出的分辨率，使得多屏拼接顯示 系統(tǒng)的總分辨率滿足要求。如果顯示卡輸出的2D活動圖像正好與3X3個XGA 分辨率累加和一樣，本實施例不需要進行放大處理。這樣就擴大了應用的靈活性。類似地，本實施例可以完成把輸入分辨率為3072X2304X30Hz顯示信號 分割成3X3個XGA60Hz的顯示輸出。每輸入存儲一幀圖《象，剛好輸出2幀 相同的圖像。這樣，對于邏輯電路的設計可以簡單一些。此外，作為一種改進，可以考慮對每個FPGA 31 33只配套一個速度為 266M, 64位的DDRSDRAM。但是FPGA既要對這個存儲器進行存儲，又要 對它讀取，頻繁對存儲器的讀寫切換，讀寫地址又不連續(xù)，讀取速度會大大 小于標稱的速度，而輸入輸出的實時性要求很高，為了解決這些問題，可能 要采用速度更高的存儲器和性能更強的FPGA，隨著今后技術的不斷發(fā)展，成本的進一步下降，這樣的設計將可以輕松應用。如果顯示卡在開發(fā)過程中根據本發(fā)明的多屏拼接裝置修改顯示卡的分辨 率，并縮小顯示輸出行回程和幀回程的時間，那么，將能夠更充分地應用雙鏈路的DVI輸出330M的帶寬。上述實施例中在計算分辨率的帶寬時，都乘 上1.3-1.4的系數，這是考慮了現有顯示卡的輸出標準要求，加上了行回程和 幀回程的時間。另外，還可以考慮把大部分為60Hz以上的刷新率調整為 24-30Hz的刷新率，降低刷新率的好處就是可以提高分辨率。調整分辨率的目 的是要最佳匹配多屏拼接顯示系統(tǒng)采用的顯示單元的分辨率。例如，有一種 1400X1050X60Hz的拼接顯示單元。如果按照3x3單元拼接計算，累加分辨率 為4200X3150。如果顯示卡的輸出分辨率采用24Hz的刷新率(該刷新率為電 影標準刷新率)，并改成1.03系數，得出輸出像素頻率正好為330M/秒。這種 情況下對存儲器的要求為本實施例中的9個DVI顯示輸出51 59都是 1400X1050X60Hz,每秒115M像素的帶寬， 一個FPGA處理3個顯示輸出的 帶寬要求是115X3:345M/秒，每個FPGA所搭配的存儲器存取速度為133M, 數據接口為128位(實際使用為96位，即每次讀取4個像素的數據，每個像 素24位，可以實現24位真彩色處理)，由于每次取96位，即4個像素，所以 吞吐量為最大每秒532M，對于345M/秒需求來說是足夠的。因為輸入數據為 2條鏈路，每條48位，合計96位，即4個像素，采集速度要求330/4=83MHz 的帶寬。所以選擇FPGA的處理速度要求為133MHz以上為好。對于3個 1400X1050真彩色刷新一次的數據量為1400X1050X3X343.23M字節(jié)，采用 32MB以上的存儲器就足夠了。由于要求3個DVI輸出，每個27根，計81 根，存儲器數據線、地址線和控制線約101X2=202根(這里考慮了一個時鐘 采集2次，128位為數據只要64條輸入輸出線)，96位輸入采集約100根， 其他20根左右，合計需要403根左右輸入輸出信號的FPGA。作為另一種可選方法，在本實施例中顯示卡輸出分辨率4200X3150，刷 新率24Hz調整為20Hz。與顯示單元的刷新率60Hz實現1: 3的配合及同步；或者，如果顯示單元的刷新率為48Hz,也能夠實現與24Hz的1: 2的配合及 同步。這樣的設計可以使顯示效果連貫和速度一致，不會使顯示結果有時快 有時慢，甚至抖動。本實施例的FPGA可以是通過控制接口進行參數配置和工作模式的選擇， 也可以通過設計選擇開關以供選擇工作模式，還可以采用單片機(MCU)取代 控制接口，由單片機實現參數的控制等。為了適應更多種輸入輸出分辨率，可能存在輸入分辨率不能正好分割成 顯示單元的整數倍，因此，FPGA的設計還可以考慮用某種圖案填充顯示單元 多余的顯示區(qū)域或者切除邊緣的部分顯示內容。在本實施例中，FPGA34作為獨立的顯示縮小電路，通過FPGA34及其 配套的并串轉換電路40和DVI輸出接口 50,能夠為了減化其他3個FPGA 的邏輯設計，提高整個模塊的穩(wěn)定性。結合以上所述實施例一、二、三，對圖像的分割還存在以下方式如圖7 所示，需要對分辨率為3072X2304X30Hz的圖像進行分割，FPGA71按照實 施例一所述的方法將把3072X2304X30Hz輸入的信號分割成3路 1024X2304X30Hz的信號，然后分別送到FPGA72-74,再根據實施例二、 三所述的方法，每個FPGA將1024X2304X30Hz的信號分割成3個 1024X768X30Hz的信號，最終可輸出9路1024X768X30Hz的信號。如圖7 所示，FPGA71 、 FPGA72、 FPGA73、 FPGA74可置于一個分割設備中； 也可以將FPGA71置于一個分割設備中，將FPGA72、 FPGA73、 FPGA74 置于另一個分割設備中。實施例四圖6是本發(fā)明的第四實施例的多屏拼接裝置的示意圖。該本實施例中， 向電腦主機(PC機)的4個PCIexl6接口中插入4塊高性能顯示卡(優(yōu)先采 用先進的具有多塊顯示卡進行拼接加速運算能力的顯示卡)，每個顯示卡輸出2個DVI顯示通道，每個顯示通道輸出顯示分辨率3072X2304X30Hz，相當于 30Hz的9個XGA ( 1024X768 )。這臺PC機累計輸出8個DVI通道，合計72 個XGA。采用現有的操作系統(tǒng)(例如微軟的windows )能夠實現8個高分辨 率顯示的拼接顯示。在操作時，這臺PC機的每個DVI顯示通道連接到一個 圖5所示的多屏拼接裝置，具體地，DVI顯示通道連接1個多屏拼接顯示裝 置的1個DVI輸入接口 (例如DVI輸入接口 11或者13 )。由于每個多屏拼接 裝置包括9個分割輸出，與9個顯示單元對應，這樣就可以實現72個顯示單 元的大型顯示系統(tǒng)。如圖6所示，這72個顯示單元601 672中，分別對應8 個多屏拼接裝置(或者對應8個分割電路)，而每個分割電路與一個顯示卡的 一個DVI顯示輸出通道對應。這72個顯示單元601 672累計分辨率5662萬 像素，其中橫向8X1024X3=24576像素，縱向2304像素。與圖5所示的多屏 拼接裝置類似，每個多屏拼接裝置的監(jiān)控顯示輸出接到一臺XGA顯示器，可 以觀察每個顯示卡的DVI輸出是否正常工作。作為另一種方案，還可以再裝配另一臺PC機，該PC機同樣插入4塊顯 示卡，每個顯示卡同樣具有2個顯示通道。這臺PC機的8個DVI顯示通道 連接到上述8個多屏拼接裝置的另外一個輸入接口。這種方案下，可以實現 以下各種大型顯示系統(tǒng)1、 分區(qū)使用 一臺PC機顯示控制左半個顯示系統(tǒng)36個顯示單元(2塊 顯示卡輸出)，另外一臺PC機控制右半個顯示系統(tǒng)36個顯示單元(2 塊顯示卡輸出4個DVI輸出，每個輸出3072X2304X30Hz )。2、 獨立使用2臺PC中的任意一臺在需要時可以獨立使用全部的顯示 系統(tǒng)(4塊顯示卡8個DVI輸出，每個輸出3072X2304X30Hz )。3、 獨立使用2臺PC中的任意一臺在需要時可以獨立使用全部的顯示 系統(tǒng)(4塊顯示卡8個DVI輸出，每個輸出1536X2304X60Hz),通 過分割器橫向放大一倍顯示。4、 一臺PC工作，另外一臺機器熱備份工作(每個PC的4塊顯示卡8個DVI輸出，每個輸出3072X2304X30Hz )。以上結合一個實施例對本發(fā)明進行了闡述，但是本發(fā)明不局限于每塊顯 示卡有兩個顯示輸出接口的情況，例如，有些顯示卡可以輸出4個顯示通道。以上所述的本發(fā)明的多種實施方式，僅僅說明了與本發(fā)明內容有關的技 術創(chuàng)新內容，對于其他分辨率的處理方法及自動識別控制方法、其他控制方 法、電源供應、外觀結構等都是專業(yè)人士可以采用現有技術和本發(fā)明可以實 現的內容，這里不作描述。綜上所述，可見，本發(fā)明提供的多屏拼接裝置和多屏拼接方法能充分利 用顯示卡的性能，用戶可以根據各種各樣的需求選擇合適的顯示卡，便于滿 足高、中、低用戶的要求。另外，由于不需要涉及不斷更新的顯示卡設計， 使得多屏拼接顯示系統(tǒng)的設計工作量大大減少，設計的復雜度大大減輕，又 能夠。本發(fā)明所述的輸入輸出接口不僅限于采用DVI、 HDMI數字接口，也可 以采用其他數字接口 ，輸入接口還可以采用模擬接口 ，如模擬輸入接口芯片 AD9888。每種接口能夠輸出一種或者多種顯示標準的圖像。例如，當多屏拼 接裝置的輸出接口采用2個獨立的標準顯示輸出時，該輸出接口與顯示單元 的連接電纜釆用一個輸入連接頭轉換成2個輸出連接頭；相應地，輸入或輸 出連接頭可以是不同或相同的接口標準，如HDMI或DVI 。類似地，多屏拼接裝置的顯示輸出最好配有I2C信息傳輸線，以便于進 行信號格式的轉換和傳輸，VGA、 DVI和HDMI通常有這類傳輸接口，可以 方便地實現控制、選擇工作模式等。同樣，每個FPGA對應的顯示輸出、顯示單元也不局限于3個或4個。存 儲器也不一定外掛，隨著集成電路的發(fā)展，把本發(fā)明所需要的存儲器嵌入在 FPGA中完全可能實現，或者我們可以設計ASIC包含以上的FPGA和存儲器及 其必要的邏輯電路，甚至可以把串并轉換電路、并串轉換電路等都集成在這個ASIC中。再有，由于顯示卡內部均包括并串轉換電路，該并串轉換電路用來將圖 像數據轉換成串行格式。如果對顯示卡以及本發(fā)明的多屏拼接裝置進行協(xié)同設計，那么，將可以實現顯示卡的圖像處理單元直接連接多屏拼接裝置的分 割電路，省掉了多屏拼接裝置的模塊的圖像輸入接口和串并轉換電路，同時 也節(jié)省顯示卡的并串轉換電路和顯示輸出接口 。將能夠有效地降低多屏拼接 顯示系統(tǒng)的成本。類似地，如果多屏拼接裝置的分割電路的輸出部分與顯示 單元的輸入進行協(xié)同設計時，可以節(jié)省多屏拼接裝置的并串轉換電路、圖像 輸出接口 ，同時也節(jié)省了該顯示單元輸入的顯示輸入接口和串并轉換電路， 直接把顯示數據直接互相連接。以上所述的本發(fā)明實施方式，并不構成對本發(fā)明保護范圍的限定。任何 在本發(fā)明的精神和原則之內所作的修改、等同替換和改進等，均應包含在本 發(fā)明的權利要求保護范圍之內。
權利要求
1、一種多屏拼接裝置，其特征在于包括接入電路、分割電路(3)和若干套輸出電路；所述接入電路用于接收圖像處理單元輸出的圖像數據、同步和時鐘信號；所述分割電路(3)連接到所述接入電路，包括存儲器、存儲控制模塊和分割模塊，所述分割模塊包括同步和時鐘信號調整模塊，所述存儲器在所述存儲控制模塊的控制下接收和存儲所述圖像數據，所述分割模塊從所述存儲器讀取圖像數據并將所讀取的圖像數據分割為若干個圖像塊，所述圖像塊的數目等于與所述分割電路(3)連接的輸出電路的數目，所述時鐘信號調整模塊用于在分割圖像數據的同時調整圖像塊的同步和時鐘信號；每套所述輸出電路與一個顯示單元連接，用于根據調整后的同步和時鐘信號將對應的圖像塊輸送給對應的顯示單元。
2、 根據權利要求l所述的多屏拼接裝置，其特征在于所述多屏拼接裝 置所包括的接入電路為若干套，所述若干套接入電路的輸出端并行連接到同 步控制模塊；所述多屏拼接裝置所包括的分割電路(3)為若干套，所述若干 套分割電路(3)的輸入端并行連接到所述同步控制模塊；所述同步控制模塊 用于根據所述同步和時鐘信號合并所述若干套接入電路輸出的圖像數據，以 及控制所述若干套分割電路(3)的同步輸出。
3、 根據權利要求1或2所述的多屏拼接裝置，其特征在于所述接入電路包括串接的圖像輸入接口 (1)和串并轉換電路(2),所述 圖像輸入接口 (1)用于接收所述圖像處理單元輸出的串行圖像數據，所述串 并轉換電路(2)用于將所述串行圖像數據轉換成并行圖像數據；所述輸出電路包括串接的并串轉換電路(4)和圖像輸出接口 (5)，所述 并串轉換電路(4)用于將所述圖像塊轉換成串行圖像數據；所述圖像輸出接 口 (5)用于連接所述顯示單元；所述多屏拼接裝置還包括旁路輸出模塊(6)，所述旁路輸出模塊(6)與所述分割電路(3)連接，對所述存儲器接收的圖像數據進行縮小處理并輸出經過所述縮小處理的圖像數據。
4、 根據權利要求3所述的多屏拼接裝置，其特征在于，所述分割電路(3 ) 還包括刷新率調整模塊，所述刷新率調整模塊與所述分割模塊連接，用于提 高或者降低所述分割模塊輸出的圖像塊的刷新率。
5、 根據權利要求3所述的多屏拼接裝置，其特征在于，所述分割電路(3 ) 還包括分辨率調整模塊，所述分辨率調整模塊與所述分割模塊連接，用于增 加所述分割模塊分割得到的每個圖像塊的分辨率以放大圖像，或者降低所述 分割模塊分割得到的每個圖像塊的分辨率以縮小圖像。
6、 一種多屏拼接方法，其特征在于，包括以下步驟接收圖像處理單元輸出的圖像數據、同步和時鐘信號；將所述圖像數據分割成若干個圖像塊并調整同步和時鐘信號，所迷圖像 塊的數目等于用于顯示所述并行圖像數據的顯示單元的數目；根據所述同步和時鐘信號將對應的圖像塊輸送給對應的顯示單元。
7、 根據權利要求6所述的多屏拼接方法，其特征在于所述接收步驟具體為通過若干套接入電路從圖像處理單元接收若干路 圖像數據、同步以及時鐘信號；在將所述圖像數據分割成若干個圖像塊之前，還包括根據所述同步和 時鐘信號合并所述若干路圖像數據；在將所述圖像數據分割成若干個圖像塊之后，還包括根據所述同步和 時鐘信號控制所述若干個圖像塊的同步輸出。
8、 根據權利要求6或7所述的多屏拼接方法，其特征在于 在接收所述圖像數據之后，還包括將所述圖像數據轉換成并行圖像數據；在將所述圖像數據分割成若干個圖像塊之后，還包括將所述圖像塊轉 換成串行圖像數據；所述多屏拼接方法還包括對分割之前的圖像數據進行縮小處理并旁路 輸出經過所述縮小處理的圖像數據。
9、 根據權利要求8所述的多屏拼接方法，其特征在于，在將所述圖像數 據分割成若干個圖像塊之后，還包括以提高的或者降低的刷新率。
10、 根據權利要求8所述的多屏拼接方法，其特征在于，在將所述圖像 數據分割成若干個圖像塊之后，還包括對每個圖像塊進行放大處理，增加每個圖像塊的分辨率；或者對每個圖像塊進行縮小處理，降低每個圖像塊的分辨率。
全文摘要
本發(fā)明提供一種多屏拼接裝置和方法，該裝置包括接入電路、分割電路和若干套輸出電路；接入電路用于接收圖像處理單元輸出的圖像數據、同步和時鐘信號；分割電路連接到接入電路，包括存儲器、存儲控制模塊和分割模塊，存儲器在存儲控制模塊的控制下接收和存儲圖像數據、同步和時鐘信號，分割模塊從存儲器讀取圖像數據并將所讀取的圖像數據分割為若干個圖像塊，所述圖像塊的數目等于與分割電路連接的輸出電路的數目；每套輸出電路與一個顯示單元連接，用于根據同步和時鐘信號將對應的圖像塊輸送給對應的顯示單元。本發(fā)明將顯示卡輸出的高分辨率的圖像數據分割成若干個圖像塊，每個圖像塊輸送給一個顯示單元進行顯示，能充分利用顯示卡的性能。
文檔編號G09G5/14GK101404151SQ20081002995
公開日2009年4月8日 申請日期2008年8月4日 優(yōu)先權日2008年8月4日
發(fā)明者盧如西 申請人:廣東威創(chuàng)視訊科技股份有限公司