超聲波探頭以及使用該超聲波探頭的超聲波攝像裝置的制造方法
【專利摘要】構(gòu)成能夠動態(tài)地變更延遲時間且小型的延遲電路。探頭具有：模擬存儲部(205)，其將因聲阻抗的差異而產(chǎn)生的與超聲波的反射波對應(yīng)的電荷積蓄在多個電容(303)中，依次輸出蓄積在這些電容(303)中的電荷。在積蓄電荷時，在輸入了使反射波的延遲時間變長的控制信號Ctls_l時，在預先設(shè)定的期間，模擬存儲部(205)在2以上的電容(303)中積蓄相同的電荷，或者，在輸出電荷時，在輸入了控制信號Ctlo_l時，在預先設(shè)定的期間，模擬存儲部(205)輸出積蓄在1個電容(303)中的電荷。
【專利說明】
超聲波探頭以及使用該超聲波探頭的超聲波攝像裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種超聲波探頭以及使用該超聲波探頭的超聲波攝像裝置，尤其涉及一種對向超聲波探頭輸入的超聲波信號的動態(tài)延遲有效的技術(shù)?！颈尘凹夹g(shù)】
[0002]超聲波攝像裝置與X射線診斷裝置或MRI(Magnetic Resonance Imaging，磁共振成像)裝置等其他醫(yī)用圖像診斷裝置相比，裝置規(guī)模小，此外，通過僅使超聲波探頭接觸體表的簡單操作，例如能夠?qū)崟r顯示心臟的脈動、胎兒的動作等檢查對象的運動情況。
[0003]具體地，在超聲波攝像裝置中，向內(nèi)置于超聲波探頭的多個振動元件分別提供驅(qū)動信號，由此向被檢體內(nèi)發(fā)送超聲波。然后，在超聲波攝像裝置中，通過多個振動元件的每一個振動元件接收因生物體組織的聲阻抗的差異而產(chǎn)生的超聲波的反射波，根據(jù)超聲波探頭所接收到的反射波生成超聲波圖像。
[0004]在此，在超聲波攝像裝置中，為了提高超聲波圖像的畫質(zhì)，針對向多個振動元件提供的驅(qū)動信號、從多個振動元件的每一個振動元件得到的反射波信號，進行延遲時間的控制。
[0005]具體地，超聲波攝像裝置根據(jù)被檢體內(nèi)的預定焦點與各振動元件的距離所對應(yīng)的延遲時間，控制向各振動元件提供的驅(qū)動信號的定時，由此向被檢體的預定焦點發(fā)送呈光束的超聲波。
[0006]然后，根據(jù)被檢體內(nèi)的預定焦點與各振動元件之間的距離所對應(yīng)的延遲時間，將在各振動元件中在不同時間接收到的來自預定焦點的信號與各自的時間相對應(yīng)地進行加法運算，即進行整相加法運算。由此，超聲波攝像裝置生成聚焦后的1條接收信號。這樣，為了使來自預定焦點的各個信號符合，需要模擬或數(shù)字的延遲電路。
[0007]例如，在專利文獻1中公開了如下的結(jié)構(gòu):在預定定時，向電容器組蓄積回波信號電流，提供延遲時間。此外，在專利文獻2中記載了如下的技術(shù):根據(jù)回波信號的樣本，通過寫指針或讀出指針以優(yōu)選的延遲時間生成電流信號。
[0008]現(xiàn)有技術(shù)文獻
[0009]專利文獻[〇〇1〇] 專利文獻1:日本特開2013-106931號公報 [〇〇11] 專利文獻2:日本特開2009-528115號公報
【發(fā)明內(nèi)容】

[0012]發(fā)明要解決的課題
[0013]為了得到三維立體圖像而不是二維斷層圖像，在二維陣列狀地排列振子(換能器) 的二維探測器中，使用數(shù)千至一萬通道的振子。
[0014]在這樣的二維探測器中，由于受到電纜條數(shù)的制約等，將全部振子連接至本體裝置是不現(xiàn)實的，需要在探測器頭部內(nèi)減少通道數(shù)的處理。因此，需要使模擬信號延遲而進行加法運算的電子電路。
[0015]此外，在一維探測器中，也可以通過使模擬信號延遲而進行加法運算，來減少電纜條數(shù)、模擬/數(shù)字轉(zhuǎn)換器的數(shù)量，能夠?qū)崿F(xiàn)低成本化、小型化。因此，需要使模擬信號延遲而進行加法運算的電子電路。
[0016]當要在探測器頭部內(nèi)搭載使模擬信號延遲的電路的情況下，需要使該電路小型化。這是因為需要將與數(shù)千至一萬通道的振子連接的電路安裝在探測器頭部內(nèi)。此外，為了在各振子處高精度地聚焦接收光束，需要使由各電路提供的延遲時間不斷經(jīng)時地變化。
[0017]作為改變延遲時間的結(jié)構(gòu)，例如考慮如下的結(jié)構(gòu):設(shè)置多個延遲電路，以各自不同的延遲時間動作，在某定時切換要使用的延遲電路。
[0018]在這樣的結(jié)構(gòu)的情況下，在某一電路動作的期間，能夠?qū)⒉煌难舆t時間設(shè)定給不同的電路，在動態(tài)地變更延遲時間時，切換地使用與輸出連接的電路，從而能夠變更延遲時間。
[0019]然而，在這樣的電路中，需要多個同樣的延遲電路，需要設(shè)置要求大面積的電路。 因此，存在超聲波探頭變得大型化，成本變高的問題。
[0020]本發(fā)明的目的是提供一種能夠動態(tài)地變更延遲時間，并且能夠構(gòu)成小型的延遲電路的技術(shù)。
[0021]根據(jù)本說明書的敘述以及附圖，使本發(fā)明的上述以及其他目的和新特征變得更加明確。[〇〇22]用于解決課題的手段
[0023]若簡單地說明本申請所公開的發(fā)明中的代表性的發(fā)明的概要，則如以下所示。
[0024]代表性的超聲波探頭具有延遲部。延遲部將因聲阻抗的差異而產(chǎn)生的超聲波的反射波所對應(yīng)的電荷蓄積在多個存儲元件中，依次輸出蓄積在存儲元件中的電荷。
[0025]并且，延遲部在蓄積電荷時，在輸入了使反射波的延遲時間變長的第1控制信號時，在預先設(shè)定的期間，在2個以上的存儲元件中蓄積相同的電荷。或者，在輸出電荷時，在輸入了第1控制信號時，在預先設(shè)定的期間，輸出蓄積在1個存儲元件中的電荷。
[0026]此外，代表性的超聲波探頭中的延遲部在蓄積電荷時，在輸入了使反射波的延遲時間變短的第2控制信號時，在預先設(shè)定的期間，在1個存儲元件中蓄積相同電荷?；蛘?，在輸出電荷時，在輸入了第2控制信號時，在預先設(shè)定的期間，不輸出來自存儲元件的電荷。
[0027]并且，也可以應(yīng)用于使用上述超聲波探頭的超聲波攝像裝置。[〇〇28]發(fā)明效果
[0029](1)能夠使超聲波探頭中的動態(tài)地變更超聲波信號的延遲時間的延遲電路小型化。
[0030](2)通過上述(1)，能夠使超聲波探頭小型化。
[0031](3)此外，通過上述(1)，能夠降低超聲波探頭的成本?！靖綀D說明】[〇〇32]圖1是表示本實施方式1中的超聲波攝像裝置的一例的結(jié)構(gòu)圖。[〇〇33]圖2是表示圖1的探頭所具有的1元件電路的結(jié)構(gòu)的一例的框圖。[〇〇34]圖3是表示圖2的1元件電路所具有的模擬存儲部以及數(shù)字電路的一例的框圖。
[0035]圖4是表示圖3的模擬存儲部的動作的一例的時序圖。
[0036]圖5是表示在圖3的模擬存儲部中動態(tài)地改變延遲時間時的一例的時序圖。
[0037]圖6是表示在圖3的模擬存儲部中通過使用寫入側(cè)的控制信號使延遲時間變短時的一例的時序圖。
[0038]圖7是表示在圖3的模擬存儲部中通過使用讀出側(cè)的控制信號使延遲時間變長時的一例的時序圖。
[0039]圖8是表示在圖3的模擬存儲部中通過使用讀出側(cè)的控制信號使延遲時間變短時的一例的時序圖。
[0040]圖9是表示圖3的寫入控制信號生成電路的一例的框圖。[00411圖10是表示圖9的邏輯電路的電路結(jié)構(gòu)的一例的說明圖。
[0042]圖11是表示圖3的讀出控制信號生成電路的一例的框圖。[〇〇43]圖12是表示圖11的邏輯電路的電路結(jié)構(gòu)的一例的說明圖。
[0044]圖13是表示本實施方式2的模擬存儲部5以及加法運算電路中的電路結(jié)構(gòu)的一例的說明圖。
[0045]圖14是表示圖13的開關(guān)/容量部中的模擬存儲器的采樣時的等價電路的一例的說明圖。
[0046]圖15是表示圖13的開關(guān)/容量部中的模擬存儲器的保持時的等價電路的一例的說明圖。
[0047]圖16是表示圖13的模擬存儲部所具有的開關(guān)/容量部中的另一個結(jié)構(gòu)例的說明圖。
[0048]圖17是表示生成使圖16的開關(guān)/容量部所具有的重置用開關(guān)動作的重置控制信號的重置控制信號生成電路的一例的說明圖。
[0049]圖18是表示圖17的重置控制信號生成電路中的各部的信號定時的一例的時序圖。
[0050]圖19是表示圖17的重置控制信號生成電路的另一例的說明圖。[〇〇51]圖20是表示圖19的重置控制信號生成電路中的各部的信號定時的一例的時序圖。 [〇〇52]圖21是表示圖13的模擬存儲部中的電路結(jié)構(gòu)的另一例的說明圖。
[0053]圖22是表示圖21的開關(guān)/容量部中的模擬存儲器的采樣時的等價電路的一例的說明圖。
[0054]圖23是表示圖21的開關(guān)/容量部中的模擬存儲器的保持時的等價電路的一例的說明圖。[〇〇55]圖24是表示圖21的開關(guān)/容量部中的重置時的等價電路的一例的說明圖?！揪唧w實施方式】
[0056]在以下的實施方式中，方便起見有必要時，分割為多個部分或?qū)嵤┓绞蕉M行了說明，但除了特別明示的情況外，它們并不是相互毫無關(guān)系的，而是一方是另一方的一部分或全部的變形例、詳細、補充說明等關(guān)系。[〇〇57]此外，在以下的實施方式中，在提及要素的數(shù)等(包括個數(shù)、數(shù)值、量、范圍等)的情況下，除了特別明示的情況以及原理上明確限定為特定數(shù)的情況等外，并非限定為該特定數(shù)，也可以是特定數(shù)以上或以下。
[0058]并且，在以下的實施方式中，除了特別明示的情況以及認為原理上明確為必須的情況等外，該構(gòu)成要素(包括要素步驟等)并非是必須的。
[0059]同樣，在以下的實施方式中，在提及構(gòu)成要素等的形狀、位置關(guān)系等時，除了特別明示的情況以及認為原理上明確為不是那樣的情況等外，實質(zhì)上包含與該形狀等近似或類似的構(gòu)成要素等。這對于上述數(shù)值和范圍也同樣。
[0060]此外，在用于說明實施方式的所有附圖中，作為原則對同一部件賦予相同的符號， 省略其重復的說明。另外，為了容易理解附圖，即使是平面圖，有時也賦予陰影。
[0061]以下，詳細地說明實施方式。[〇〇62](實施方式1)[〇〇63]圖1是表示本實施方式1中的超聲波攝像裝置的一例的結(jié)構(gòu)圖。
[0064]如圖1所示，超聲波攝像裝置具有探頭100和本體裝置106。此外，探頭100具備:多個子陣101a、101b、…；以及作為控制信號生成部的數(shù)字電路105。[〇〇65] 子陣101各自具有:多個1元件電路102a、102b、…；加法運算電路103;以及緩沖器 104。例如，設(shè)置有128個子陣101。1元件電路102為大約8X8 = 64個以矩陣狀排列的結(jié)構(gòu)。
[0066]本體裝置106具有多個模擬前端電路(在圖1中，表示為AFE)107a、107b、…。分別針對1個子陣101設(shè)置有1個模擬前端電路107。另外，以下，后綴a、b、c、…表示是同一構(gòu)成要素，在無特別需要的情況下進行省略。
[0067]圖2是表示圖1的探頭100所具有的1元件電路102的結(jié)構(gòu)的一例的框圖。[〇〇68]如圖所示，作為收發(fā)部的1元件電路102由換能器201、發(fā)送部203、收發(fā)分離部202、 接收模擬前端部(在圖2中，表示為接收AFE)204、以及作為電壓蓄積輸出部的模擬存儲部 205構(gòu)成。此外，延遲部由數(shù)字電路105和模擬存儲部205構(gòu)成。[〇〇69]從發(fā)送部203輸出的信號被收發(fā)分離部202分離，并被提供給換能器201。從換能器 201輸出超聲波信號。此外，從換能器201輸出并被反射的超聲波信號被換能器201接收。
[0070]換能器201接收到的超聲波信號被收發(fā)分離部202分離，并被輸入到接收模擬前端部204。在接收模擬前端部204中，對接收到的信號進行放大以及濾波等處理。
[0071]向模擬存儲部205輸入從接收模擬前端部204輸出的信號。該模擬存儲部205根據(jù)從數(shù)字電路105輸出的控制信號，對模擬輸入信號進行采樣并蓄積到存儲器中，在某延遲時間后輸出。
[0072]在數(shù)字電路中根據(jù)來自本體裝置106的基準時鐘以及控制數(shù)據(jù)來設(shè)定用于設(shè)定延遲時間的控制信號。從模擬存儲部205輸出的信號從1元件電路102輸出到加法運算電路 103,通過該加法運算電路103進行加法運算。
[0073]通過加法運算電路103進行加法運算而得的信號經(jīng)由圖1的緩沖器104而被發(fā)送到本體裝置106的模擬前端電路。
[0074]圖3是表示圖2的1元件電路102所具有的模擬存儲部205以及數(shù)字電路105的一例的框圖。[〇〇75]如圖所示，模擬存儲部205具有:作為存儲元件的電容303&、30315、303(^";作為第 1開關(guān)的開關(guān)302a、302b、302c、…；作為第2開關(guān)的開關(guān)304a、304b、304c、…；以及緩沖器 301。此外，數(shù)字電路105具有:寫入控制信號生成電路305、讀出控制信號生成電路306、以及解碼電路307。
[0076]緩沖器301的輸出部與開關(guān)302的一端公共連接。開關(guān)302的另一端分別與開關(guān)304 的一端、以及電容303的一方的連接部連接。[〇〇77]此外，電容303的另一方的連接部上連接有基準電位VSS。開關(guān)304的另一端進行公共連接，該公共連接部成為模擬存儲部205的輸出部。[〇〇78]連接成分別將從寫入控制信號生成電路305輸出的寫入控制信號Ctlsl?Ctlsn輸入到開關(guān)302的控制端子。寫入控制信號生成電路305根據(jù)從本體裝置106輸出的基準時鐘生成寫入控制信號Ctlsl?Ctlsn。[〇〇79]連接成分別將從讀出控制信號生成電路306輸出的讀出控制信號Ctlol?Ctlon輸入到開關(guān)304的控制端子。讀出控制信號生成電路306根據(jù)從本體裝置106輸出的基準時鐘生成讀出控制信號Ctlol?Ctlon。
[0080]從接收模擬前端部204輸出的模擬輸入信號Vin被緩沖器301放大、或進行阻抗變換后，經(jīng)由開關(guān)302被輸入到電容303，蓄積與模擬輸入信號Vin對應(yīng)的電荷。[0081 ]經(jīng)由開關(guān)304從模擬存儲部205的輸出部輸出蓄積在電容303中的電荷，作為輸出信號Vout。[〇〇82]模擬存儲部205為延遲生成電路。在模擬存儲部205中進行如下的動作:并聯(lián)連接多個電容303,對模擬輸入信號Vin采樣并依次存儲于電容中，在預定時間后依次輸出所存儲的信號。另外，緩沖器301也可以兼做前級的接收模擬前端部204的電路。[〇〇83]通過開關(guān)302控制向電容303充電信號的定時，通過開關(guān)304控制從電容303輸出信號的定時。通過數(shù)字電路105的寫入控制信號生成電路305生成用于控制開關(guān)302的動作的寫入控制信號Ctlsl?Ctlsn。通過數(shù)字電路105的讀出控制信號生成電路306生成用于控制開關(guān)304的動作的讀出控制信號Ctlol?Ctlon。
[0084]解碼電路307對從本體裝置106輸出的控制數(shù)據(jù)進行解碼，并將該解碼結(jié)果作為控制信號輸出給寫入控制信號生成電路305和讀出控制信號生成電路306。[〇〇85]從解碼電路307輸出的控制信號有:控制信號Ct 1 s_l、控制信號Ct 1 s_s、控制信號 Ctlo_l以及控制信號Ctlo_s。這些控制信號Ctls_l、控制信號Ctls_s、控制信號Ctlo_l以及控制信號(^1〇』成為延遲時間控制信號。此外，控制信號Ctls_l、Ctlo_l為第1控制信號，控制信號Ctls_s、Ctlo_s為第2控制信號。[〇〇86]控制信號Ctls_l、Ctls_s被輸出到寫入控制信號生成電路305,控制信號Ctlo_l、Ctlo_s被輸出到讀出控制信號生成電路306。[〇〇87]控制信號Ctls_l是為了使模擬存儲部205的寫入側(cè)的延遲時間變長而設(shè)定的信號?？刂菩盘朇tls_s是為了使模擬存儲部205的寫入側(cè)的延遲時間縮短而設(shè)定的信號。 [〇〇88]控制信號Ctlo_l是為了使模擬存儲部205的讀出側(cè)的延遲時間變長而設(shè)定的信號。控制信號Ctlo_s是為了使模擬存儲部205的讀出側(cè)的延遲時間縮短而設(shè)定的信號。 [〇〇89]寫入控制信號生成電路305和讀出控制信號生成電路306根據(jù)從解碼電路307輸出的控制信號，生成寫入控制信號Ctlsl?Ctlsn和讀出控制信號Ctlol?Ctlon。
[0090]圖4是表示圖3的模擬存儲部205的動作的一例的時序圖。[0〇91]在圖4中，從上到下分別表不:向模擬存儲部205輸入的模擬輸入信號Vin、從模擬存儲部205輸出的輸出信號Vout、向?qū)懭肟刂菩盘柹呻娐?05和讀出控制信號生成電路 306輸入的基準時鐘、寫入控制信號Ctlsl?Ctlsn、以及讀出控制信號Ctlol?Ctlon中的各信號定時。
[0092]如圖3所示通過寫入控制信號Ctlsl來控制開關(guān)302a。在此，表示在寫入控制信號 Ctlsl為高電平的情況下，開關(guān)302a接通，但并不限定為該極性。[〇〇93]在開關(guān)302a接通時，在電容303a中蓄積與模擬輸入信號Vin對應(yīng)的電荷。在電容 303a中積蓄當開關(guān)302a從接通變?yōu)閿嚅_的定時的模擬輸入信號的值(圖4的401a)。[〇〇94]在開關(guān)304a接通的狀態(tài)下，蓄積在電容303a中的電荷被輸出到輸出信號Vout(圖4 的402a)。通過控制信號Ctlol控制開關(guān)304a接通/斷開的定時。即，在控制信號Ctlol接通的定時，輸出在寫入控制信號Ctlsl的定時采樣到電容303a中的信號，作為輸出信號Vout。 [〇〇95] 在其他并聯(lián)排列的電容303b、303c、…中也同樣地，通過各個寫入控制信號Ctls2、 Ctls3、…的定時，蓄積與模擬輸入信號Vin對應(yīng)的電荷，在控制信號Ctl〇2、Ctl〇3、…接通的定時，輸出與蓄積的電荷對應(yīng)的信號作為輸出信號Vout。[〇〇96]這樣，為了通過控制信號Ctlo輸出通過寫入控制信號Ctls采樣的信號，與模擬輸入信號Vin相比較，輸出信號Vout輸出以寫入控制信號Ctls與讀出控制信號Ctlo之間的延遲時間量而延遲后的信號。[〇〇97]如上所述，分別通過寫入控制信號生成電路305和讀出控制信號生成電路306生成寫入控制信號Ctls和讀出控制信號Ctlo。對于延遲時間，例如以基準時鐘的時鐘周期Tclk 為1單位，設(shè)定其整數(shù)倍的延遲時間。即，生成基于時鐘的延遲時間Tdc = M ? Tclk的延遲時間。其中，M為整數(shù)。
[0098]在接收超聲波信號時，為了高精度地接收在生物體內(nèi)反射回的超聲波信號，需要一邊使焦點位置經(jīng)時地移動，一邊進行接收。在探頭1〇〇內(nèi)的電路中，為了使焦點動態(tài)地變化，在超聲波信號的接收中需要動態(tài)地改變延遲時間。具體地，需要將延遲時間與設(shè)定的時間相比較，將其延長或縮短。[〇〇99]因此，使用圖5?圖8說明動態(tài)地改變延遲時間時的動作。[〇1〇〇]圖5是表示在圖3的模擬存儲部205中動態(tài)地改變延遲時間時的一例的時序圖。[〇1〇1 ]在圖5中，從上到下分別表不:向模擬存儲部205輸入的模擬輸入信號Vin、從模擬存儲部205輸出的輸出信號Vout、基準時鐘、從解碼電路307輸出的控制信號Ctls_l、寫入控制信號Ctlsl?Ctls6、以及讀出控制信號Ctlol?Ctl〇6中的各信號定時。
[0102]首先，在預定的延遲時間后，通過控制信號Ctl〇2輸出通過寫入控制信號Ctls2采樣的圖5的信號501a(圖5的502a)。
[0103]在此，在控制寫入側(cè)的控制信號Ctls而使延遲時間變長時，將同一輸入信號Vin寫入到多個電容303中。在從解碼電路307輸出了使延遲時間變長的控制信號Ctls_l的情況下，多個寫入控制信號Ctls同時成為高電平，多個開關(guān)302同時接通。
[0104]該情況示出了輸出控制信號Ctls_l以便控制信號Ctls3、Ctls4同時成為高電平的例子。由此，將輸入信號Vin的信號(圖5的501b)采樣到2個電容303c、303d中。[〇1〇5]在讀出控制信號Ctl〇3接通的定時輸出蓄積在電容303c中的數(shù)據(jù)(圖5的502b)。 [〇1〇6]此外，在讀出控制信號Ct 1〇4接通的定時輸出蓄積在電容303d中的數(shù)據(jù)(圖5的 502c)。蓄積在電容303c、303d中的信號為同一定時信號(圖5的501b)，因此，成為改變時間地輸出同一信號的情況。
[0107] 通過讀出控制信號Ctl〇5輸出通過寫入控制信號Ctls5采樣的圖5的信號501c(圖5的502d)。與輸出使延遲時間變長的控制信號Ct 1 s_l之前相比，輸出2個采樣(樣本)的量的同一定時信號，因此能夠使延遲時間變長。
[0108]在控制寫入控制信號的情況下，按照如下方式進行控制:即使在使延遲時間變化的情況下也向電容寫入信號，以便不會讀出未寫入數(shù)據(jù)的電容的數(shù)據(jù)。此外，在變更了延遲時間時，也輸出信號，切換時的噪聲的影響也減少。
[0109]另外，在本實施方式1中，說明了同時將信號采樣到2個電容中，但進行采樣的電容的個數(shù)并不限定于此。同時可以將信號采樣到3個或3個以上的電容中。
[0110]圖6是表示在圖3的模擬存儲部205中通過使用寫入側(cè)的控制信號Ctls將延遲時間變短時的一例的時序圖。[〇111]在圖6中，從上到下分別表不:向模擬存儲部205輸入的模擬輸入信號Vin、從模擬存儲部205輸出的輸出信號Vout、基準時鐘、從解碼電路307輸出的控制信號Ct 1 s_s、寫入控制信號Ctlsl?Ctls6、以及讀出控制信號Ctlol?Ctl〇6中的各信號定時。
[0112] 如上所述，在使延遲時間變短的情況下，通過控制信號行控制。首先，通過寫入控制信號Ctlsl將輸入信號Vin采樣到電容303a中(圖6的601a)。在預定的延遲時間后，在讀出控制信號Ctlol的定時輸出被采樣的信號(圖6的602a)。
[0113]在輸入了控制信號Ctls_#t，對控制信號Ctls進行控制以便縮短延遲時間。即，在輸入了控制信號以18_8時，以使寫入控制信號Ctls的脈沖寬度變寬的方式進行控制。
[0114]具體地，例如將寫入控制信號Ctls2的脈沖寬度設(shè)為基準時鐘的2倍的寬度。在該情況下，通過寫入控制信號Ctls2進行控制，在電容303b中蓄積寫入控制信號Ctls2將要下降之前的信號(圖6的601 c)。在讀出控制信號Ct 1〇2的定時輸出蓄積在電容303b中的信號 (圖 6的602b)。
[0115]此外，在讀出控制信號Ctl〇3的定時，輸出通過讀出控制信號Ctls3采樣到電容 303c中的信號。通過控制信號寫入控制信號Ctls2的脈沖寬度變寬，由此與之前相比，能夠使之后的延遲時間縮短。此外，將對電容303充電的緩沖器301的輸出設(shè)為電壓輸出，由此，即使脈沖寬度變寬，也不會對特性產(chǎn)生影響。
[0116]圖7是表示在圖3的模擬存儲部205中通過使用讀出側(cè)的控制信號Ctlo將延遲時間變長時的一例的時序圖。[〇117]在圖7中，從上到下分別表不:向模擬存儲部205輸入的模擬輸入信號Vin、從模擬存儲部205輸出的輸出信號Vout、基準時鐘、從解碼電路307輸出的控制信號Ctlo_l、寫入控制信號Ctlsl?Ctls6、以及讀出控制信號Ctlol?Ctl〇6中的各信號定時。
[0118]在改變讀出側(cè)的控制信號使延遲時間變長的情況下，通過控制信號Ctlo_l進行控制。通過寫入控制信號Ctls2將輸入信號Vin采樣到電容303b中(圖7的701a)。[〇119]在預定的延遲時間后，在控制信號Ctlo2的定時輸出被采樣的信號(圖7的702a)。 此外，通過寫入控制信號Ctls3將輸入信號Vin采樣到電容303c中(圖7的701b)。
[0120]在輸入了控制信號Ctlo_l時，對控制信號Ctlo進行控制以便使延遲時間變長。即， 在向讀出控制信號生成電路306輸入了控制信號Ctlo_l時，進行控制以便使控制信號Ctlo 的脈沖寬度變寬。
[0121]具體地，例如將讀出控制信號Ctl〇3的脈沖寬度設(shè)為基準時鐘的2倍左右的寬度。 在該情況下，在讀出控制信號Ctlo3的定時輸出蓄積在電容303c中的信號，但該輸出的時間成為基準時鐘的2個時鐘量的時間。
[0122]因此，可以以多個采樣量輸出同一數(shù)據(jù)。將后級的電路設(shè)為以高阻抗進行接受的電路，與基準時鐘同步地進行多次采樣，由此可以輸出多個采樣信號。
[0123]這樣，根據(jù)控制信號Ctlo_l使讀出控制信號Ctl〇3的脈沖寬度變寬，由此，與之前相比，能夠使之后的延遲時間變長。
[0124]圖8是表示在圖3的模擬存儲部205中通過使用讀出側(cè)的控制信號Ctlo將延遲時間變短時的一例的時序圖。圖8的各信號與圖7相同，因此省略說明。
[0125]在改變讀出側(cè)的控制信號使延遲時間變短的情況下，通過控制信號Ctlo_s進行控制。通過寫入控制信號Ctlsl將輸入信號Vin采樣到電容303a中(圖8的801a)。
[0126]在預定的延遲時間后，在讀出控制信號Ct 1 〇 1的定時輸出被采樣的信號(圖8的 802a)。此外，分別通過寫入控制信號Ctls2、Ctls3將輸入信號Vin采樣到電容303b、303c中 (圖 8的701b、701c)。
[0127]在向讀出控制信號生成電路306輸入了控制信號Ctlo_l時，進行控制以便使延遲時間變短。即，在向讀出控制信號Ctlo輸入了控制信號Ctlo j時，跳過1個讀出控制信號 Ctlo的輸出，使下一個讀出控制信號接通。
[0128]具體地，讀出控制信號生成電路306不輸出讀出控制信號Ctl〇2,而輸出讀出控制信號Ctlo3。在該情況下，不將蓄積在電容303b中的信號作為輸出信號而輸出。在該定時，輸出蓄積在電容303c中的信號。
[0129]因此，跳過1個地輸出采樣而得的數(shù)據(jù)。在控制讀出控制信號的情況下，當同時讀出來自多個電容303的信號時輸出發(fā)生沖突，成為非期待的數(shù)據(jù)，因此即使在改變延遲時間的情況下，也控制為不同時讀出多個電容303的數(shù)據(jù)。
[0130]圖9是表示圖3的寫入控制信號生成電路305的一例的框圖。
[0131]如圖9所示，寫入控制信號生成電路305由邏輯電路901a、901b、901c、…；非重疊緩沖器(在圖9中表示為從》皿)902&、90213、902(^"而構(gòu)成。
[0132]分別向邏輯電路901輸入基準時鐘和控制信號Ctls_s、Ctls_l，并根據(jù)它們而輸出讀出控制信號Ctlsl、Ctls2、Ctls3、…。
[0133]此外，圖10是表示圖9的邏輯電路901 c的電路結(jié)構(gòu)的一例的說明圖。
[0134]另外，在圖10中，作為代表示出了邏輯電路901c的電路結(jié)構(gòu)，在其他邏輯電路901 中也是相同的結(jié)構(gòu)。
[0135]邏輯電路901c具有:作為“與”電路的AND電路903;作為“或非”電路的N0R電路904、 905;以及觸發(fā)器(flip flop)906。
[0136]關(guān)于邏輯電路901的基本動作，通過觸發(fā)器906使所輸入的信號延遲1時鐘地輸出。
[0137]在不使延遲時間動態(tài)地變化的情況下，按照寫入控制信號Ctlsl、CtlS2、Ctls3、? 的順序輸出高電平的控制信號不斷移動。然后，在輸入了高電平的控制信號Ctls_l時，取前 1級的邏輯電路和2級前的邏輯電路的輸出的N0R(或非)，并反映到觸發(fā)器906的輸入中。
[0138]這樣，從2個連續(xù)的邏輯電路901同時輸出高電平。此外，在輸入了高電平的控制信號Ctls_4^情況下，進行保持觸發(fā)器906的輸出的動作。由此，延長輸出寫入控制信號Ctls 的脈沖寬度。
[0139]來自邏輯電路901的輸出通過N0BUF 902被輸出為寫入控制信號Ctls。該N0BUF902是為了在進行向電容303充電時的寫入控制信號Ctls的切換時不同時接通開關(guān)302,而設(shè)置非重疊期間的電路。通過由NOBUF 902非重疊化的信號，控制開關(guān)302。[〇14〇]通過使用這樣結(jié)構(gòu)的寫入控制信號生成電路305,能夠生成使延遲時間動態(tài)地變化的寫入控制信號Ctls。
[0141]圖11是表示圖3的讀出控制信號生成電路306的一例的框圖。
[0142]如圖所示，讀出控制信號生成電路306由邏輯電路1001a、1001b、1001c、…；非重疊緩沖器(在圖11中表示為NOBUF) 1002a、1002b、1002c、…而構(gòu)成。
[0143]向邏輯電路1001分別輸入基準時鐘和控制信號Ctlo_s、Ctlo_l，輸出讀出控制信號Ctlol、Ctlo2、Ctlo3、."。[〇144]圖12是表示圖11的邏輯電路1001 c的電路結(jié)構(gòu)的一例的說明圖。
[0145]另外，在圖12中，作為代表示出了邏輯電路1001c的電路結(jié)構(gòu)，在其他邏輯電路 1001中也是相同的結(jié)構(gòu)。
[0146]如圖所示，邏輯電路1001c具有:選擇器1003、逆變器1004、作為“或非”電路的N0R 電路1005、以及觸發(fā)器1006。
[0147]關(guān)于邏輯電路1001的基本動作，通過觸發(fā)器1006使所輸入的信號延遲1時鐘地輸出。
[0148]在不使延遲時間動態(tài)地變化的情況下，按照讀出控制信號Ctl0l、Ctl02、Ctl03… 的順序輸出高電平的控制信號不斷移動。根據(jù)控制信號Ctl0_S的電壓電平或極性，選擇向選擇器1003輸入的前級的邏輯電路1001和2級前的邏輯電路1001的輸出中的某一個。
[0149]在要使延遲時間變短的情況下，輸入高電平的控制信號Ctlo_s，選擇2級前的邏輯電路1001的輸出。作為讀出控制信號Ctlo的輸出，跳過1個地輸出讀出控制信號。
[0150]此外，在向控制信號Ctlo_l輸入了高電平的情況下，進行保持觸發(fā)器1006的輸出的動作，由此進行使輸出讀出控制信號Ctlo的脈沖寬度變寬的動作。
[0151]來自邏輯電路1001的輸出通過NOBUF 1002被輸出為讀出控制信號Ctlo。
[0152]通過使用這樣結(jié)構(gòu)的讀出控制信號生成電路306,能夠生成使延遲時間動態(tài)地變化的讀出控制信號Ctlo。
[0153]如上所述，從圖1的本體裝置106將用于變更延遲時間的控制數(shù)據(jù)發(fā)送至探頭100 所具有的數(shù)字電路105,在根據(jù)需要通過數(shù)字電路105的圖3所示的解碼電路307進行解碼等處理后，提供給圖3所示的寫入控制信號生成電路305、讀出控制信號生成電路306。
[0154]這樣，向多個電容303寫入同一數(shù)據(jù)或使1個電容303的讀出時間變長，由此能夠使延遲時間變長。此外，使向1部電容303的寫入時間變長或在讀出數(shù)據(jù)時不執(zhí)行來自1部電容 303的數(shù)據(jù)讀出，由此能夠使延遲時間變短。
[0155]這樣，使用向同一電容列的數(shù)據(jù)的寫入、讀出控制來實施延遲時間的切換，因此能夠僅通過模擬存儲部205來實施延遲時間的切換。因此，能夠通過小面積的電路來實現(xiàn)動態(tài)的延遲時間的變更。
[0156]基于模擬存儲部205的延遲電路的輸出通過圖2的加法運算電路103進行加法運算，并通過未圖示的緩沖器等被發(fā)送給本體裝置106。在本體裝置106中，通過圖1所示的邏輯前端電路107接收來自探頭100的信號。
[0157]邏輯前端電路107由未圖示的低噪聲放大器、可編程增益放大器、抗混疊濾波器、以及模擬/數(shù)字轉(zhuǎn)換器(ADC模擬/數(shù)字轉(zhuǎn)換器)等構(gòu)成。對來自探頭100的信號進行放大以及濾波處理后，轉(zhuǎn)換為數(shù)字信號。
[0158]在模擬/數(shù)字轉(zhuǎn)換器的采樣中使用的時鐘，例如使用由與從本體裝置106發(fā)送至探頭100的基準時鐘相同的振蕩源生成的時鐘。
[0159]與基準時鐘同步地輸出子陣101的各1元件電路102的延遲電路的輸出，因此，在模擬/數(shù)字轉(zhuǎn)換器中，也與該基準時鐘同步地進行數(shù)字轉(zhuǎn)換。
[0160]另外，也可以根據(jù)需要使用對基準時鐘進行加倍或分頻而得到的時鐘。此外，也可以考慮電纜中的延遲時間，錯開進行模擬/數(shù)字轉(zhuǎn)換的相位。
[0161]在探頭100的模擬存儲部205中，與基準時鐘同步地輸出信號。因此，在基準時鐘上升/下降的定時產(chǎn)生尖峰狀的噪聲。
[0162]在本體裝置106側(cè)的模擬/數(shù)字轉(zhuǎn)換器中與基準時鐘同步地進行采樣，由此能夠避免時鐘邊緣的噪聲地進行數(shù)字化。將被模擬/數(shù)字轉(zhuǎn)換器數(shù)字化而得的信號進行數(shù)字整相等信號處理，并顯示超聲波圖像。
[0163]另外，在本實施方式1中說明了使用電容作為存儲模擬信號的元件，使用蓄積在該電容中的電荷來存儲模擬信號的結(jié)構(gòu)，但并不限于此。
[0164]例如，也可以使用M0S(金屬氧化物半導體)等晶體管來存儲模擬信號作為電流。在存儲模擬信號作為電流的情況下，與電容的情況相比，消耗電力變大，另一方面，具有可削減占有面積的優(yōu)點。
[0165]另外，在圖2的加法運算電路103中，不需要對所有的1元件電路102的輸出進行加法運算，也可以是分為多個模塊而分別進行加法運算的結(jié)構(gòu)。例如，在192個通道、S卩1元件電路102為192個情況下，每4個通道進行加法運算，得到進行加法運算后的48個輸出?；蛘撸?也可以對8192個通道的1元件電路102的信號以每8X8陣列的64個通道地進行加法運算，得至IJ128個輸出等。從探頭100經(jīng)由電纜與本體裝置106連接并發(fā)送該信號。
[0166]此外，也可以是對各模擬存儲部205的輸出信號分別設(shè)置低通濾波器的結(jié)構(gòu)。例如，若設(shè)為可去除時鐘周期的噪聲的濾波器，則能夠消除時鐘周期的噪聲。此外，也可以對加法運算電路103的輸出設(shè)置同樣的低通濾波器。此外，也可以在接收模擬前端部204的輸出上連接用于進行頻帶限制的電容。
[0167]這樣，使多個通道的信號延遲并進行加法運算，由此，能夠相對于換能器的元件數(shù)量削減輸出的信號的數(shù)量。由此，能夠削減電纜的條數(shù)、削減將模擬信號轉(zhuǎn)換為數(shù)字信號的 A/D轉(zhuǎn)換器的數(shù)量，能夠?qū)崿F(xiàn)低成本化。
[0168]此外，在二維的換能器陣列中，將全部通道的信號從探頭連接到本體是不現(xiàn)實的， 但如本實施方式所示，通過高精度地延遲并進行加法運算，能夠以可實現(xiàn)的電纜條數(shù)將探頭與裝置本體連接。此外，通過動態(tài)地變更延遲時間，能夠得到更聚焦的接收數(shù)據(jù)。
[0169]由此，能夠?qū)崿F(xiàn)超聲波攝像裝置的小型化，能夠降低該超聲波攝像裝置的成本。
[0170]寫入控制信號Ctls以及讀出控制信號Ctlo由數(shù)字電路105生成，并連接到各1元件電路102a、102b、…。連接到各1元件電路102的控制信號既可以利用不同的配線，也可以是公共的。
[0171]具體地，例如，延遲時間是因?qū)懭肟刂菩盘朇tls與讀出控制信號Ctlo的差而產(chǎn)生的，因此也可以利用全部的1元件電路使單側(cè)的控制信號公共化。在利用各1元件電路使讀出控制信號Ctlo公共化的情況下，利用各1元件電路改變寫入控制信號Ctls，并利用各1元件電路生成不同的延遲時間。通過使控制信號公共化，能夠減少配線數(shù)量，能夠?qū)崿F(xiàn)小面積化。
[0172]或者，對于二維地配置的1元件電路，例如也可以在長軸方向使寫入控制信號Ctls 公共化，在短軸方向使讀出控制信號公共化。在該情況下，能夠減少與各1元件電路連接的配線數(shù)量，能夠?qū)崿F(xiàn)小面積化。
[0173]在本實施方式中，使用寫入控制信號以及讀出控制信號中的某一個來延長或縮短延遲時間，因此即使在這樣共享配線的情況下，也可以通過選擇其中的某個來動態(tài)地變更延遲時間。
[0174]另外，在本實施方式1中，說明了在接收電路側(cè)裝入作為延遲電路的模擬存儲部 205的結(jié)構(gòu)，但也可以在發(fā)送側(cè)使用延遲電路。此外，也可以在發(fā)送側(cè)和接收側(cè)共享延遲電路，在發(fā)送時和接收時切換地使用。
[0175](實施方式2)
[0176]在上述實施方式1中說明了，如圖3所示，在模擬存儲部205中，在對地(基準電位 VSS)地接地的電容303中蓄積模擬信號的電路結(jié)構(gòu)，但模擬存儲部205的結(jié)構(gòu)并不限于此。
[0177]因此，在本實施方式2中說明模擬存儲部205的另一種結(jié)構(gòu)。
[0178]作為模擬存儲部205的另一種結(jié)構(gòu)，例如考慮向不是對地而是相對于運算放大器的虛擬接地充電電容、不是單端而是進行差動化、并設(shè)置重置期間等的電路結(jié)構(gòu)等。
[0179]此外，通過設(shè)為閉環(huán)電路而不是開環(huán)電路，能夠提高輸出電壓的精度。
[0180]圖13是表示本實施方式2的模擬存儲部205以及加法運算電路103中的電路結(jié)構(gòu)的一例的說明圖。
[0181]如圖13所示，模擬存儲部205由運算放大器1101;開關(guān)/容量部1102a、1102b、…而構(gòu)成。此外，加法運算電路103由多個電荷加法運算部SS構(gòu)成。開關(guān)/容量部1102由電容 1103;開關(guān)1104?、110411、1105?、110511而構(gòu)成。
[0182]在此，開關(guān)的后綴p、n表示差動電路的正側(cè)、負側(cè)，不特別需要的情況下進行省略。 此外，電荷加法運算部1109由電容1106a、1106b;開關(guān)1107a、1107b、1108a、1108b而構(gòu)成。
[0183]模擬存儲部205是多個開關(guān)/容量部并聯(lián)連接而進行采樣和蓄積，并在預定的延遲時間后進行輸出的電路。在此，差動信號Vinp、Vinn為從接收模擬前端部204輸出的信號。此夕卜，向運算放大器1101的正(+ )側(cè)輸入部輸入的電壓Vcm為基準電壓。
[0184]圖14是表示圖13的開關(guān)/容量部1102中的模擬存儲器的采樣時的等價電路的一例的說明圖。此外，圖15是表示圖13的開關(guān)/容量部1102中的模擬存儲器的保持時的等價電路的一例的說明圖。
[0185]采樣時，接通開關(guān)1104,斷開開關(guān)1105。因此，電容1103連接在輸入差動信號之間， 與輸入差動信號對應(yīng)的電荷被蓄積到電容1103中。
[0186]在經(jīng)過預定延遲時間而輸出所蓄積的數(shù)據(jù)時，接通開關(guān)1105。由電容1103和運算放大器1101構(gòu)成反饋電路，在采樣時，蓄積在電容1103中的電荷所對應(yīng)的信號作為輸出信號Vout而輸出。
[0187]將延遲地輸出的輸出信號Vout通過加法運算電路103所具有的電荷加法運算部 1109作為電荷而蓄積。電荷加法運算部1109例如以基準時鐘的2倍周期的時鐘進行動作。在第1相位中，開關(guān)1107a接通，開關(guān)1108a斷開，在電容1106a中蓄積與輸出電壓Vout對應(yīng)的信號作為電荷。同時，開關(guān)1107b斷開，開關(guān)1108b接通，將蓄積在電容1106b中的電荷輸出到與圖1的緩沖器104的輸入部連接的Vadd。
[0188]在第2相位中，開關(guān)1107a斷開，開關(guān)1108a接通，將蓄積在電容1106a中的電荷輸出到與圖1的緩沖器104的輸入部連接的端子Vadd。
[0189]同時，開關(guān)1107b接通，開關(guān)1108b斷開，在電容1106b中蓄積與輸出信號Vout對應(yīng)的信號作為電荷。這樣，在2個相位中重復將延遲后的信號Vout作為電荷而積蓄、輸出的動作。
[0190]通過這樣作為電荷而輸出信號，在加法運算電路103中，若對各1元件電路102的輸出信號進行加法運算時直接連接配線，則可進行電荷的平均化，并可對信號進行加法運算。 不需要使用特別的加法運算電路，僅通過配線的連接能夠進行加法運算，因此能夠?qū)崿F(xiàn)小面積化。
[0191]對于使電荷加法運算部1109的開關(guān)動作的控制信號，在輸出延遲后的信號的開關(guān) 1105馬上要從接通變?yōu)閿嚅_之前進行采樣。通過設(shè)為這樣的定時，能夠去除開關(guān)時產(chǎn)生的噪聲，并準確地采樣信號。
[0192]通過決定向電容采樣的定時的開關(guān)1104的控制信號、與決定從電容輸出的定時的開關(guān)1105的控制信號之間的時間差，來決定延遲時間。[0193 ]作為開關(guān)1104的控制信號，使用在上述實施方式1中說明的寫入控制信號Ct 1 s 1、 Ctls2、…。此外，作為開關(guān)1105的控制信號，使用讀出控制信號Ctlol、Ctlo2、…。當動態(tài)切換延遲時間時，通過改變控制信號Ct 1 s、Ct 1〇，使延遲時間變長或變短。
[0194]如本實施方式所示，通過將輸入信號作為差動信號而采樣到電容中，由此能夠高精度地采樣模擬信號并使其延遲。尤其，通過設(shè)為差動電路，能夠抑制失真。此外，通過構(gòu)成使用運算放大器的閉環(huán)電路而保持所采樣的信號，由此能夠得到高精度的信號。
[0195]并且，通過對控制開關(guān)的控制信號設(shè)置延遲時間，由此能夠使模擬信號延遲。通過動態(tài)地改變控制信號，能夠動態(tài)地變更延遲時間。
[0196]此外，電荷加法運算部1109以基準時鐘單位重復電荷的蓄積和輸出，由此即使在使讀出控制信號變長的情況下，也能夠得到與基準時鐘同步的輸出。
[0197]圖16是表示圖13的模擬存儲部205所具有的開關(guān)/容量部1102的另一種結(jié)構(gòu)例的說明圖。
[0198]在該情況下，如圖16所示，開關(guān)/容量部1102由電容1103和開關(guān)1104p、1104n、 1105p、1105n、1201而構(gòu)成。與圖13所示的結(jié)構(gòu)相比，新追加了開關(guān)1201。將該開關(guān)1201用作重置用開關(guān)。
[0199]分別向開關(guān)1104p、1104n的控制端子輸入寫入控制信號Ctls，并分別向開關(guān) 1105?、110511的控制端子輸入讀出控制信號(^1〇。此外，向開關(guān)1201的控制端子輸入重置控制信號Ctlr。
[0200]因此，通過寫入控制信號Ctls來控制開關(guān)1104p、1104n的接通/斷開。通過讀出控制信號Ctlo來控制開關(guān)1105p、1105n的接通/斷開。通過重置控制信號Ctlr來控制開關(guān)1201 的接通/斷開。
[0201]當在模擬存儲器中蓄積數(shù)據(jù)時，在依存于初始狀態(tài)而積蓄的電荷中發(fā)生變化。因此，希望在存儲數(shù)據(jù)前、或在輸出數(shù)據(jù)后進行重置。
[0202]在不動態(tài)地改變延遲時間的情況下，進行采樣的定時以及進行輸出的定時是固定且周期性的，因此只要實施周期性的重置即可。
[0203]具體地，將第n個電容的寫入控制信號和讀出控制信號分別設(shè)為寫入控制信號 Ctls<n>、讀出控制信號Ctlo<n>，將使開關(guān)1201動作的信號設(shè)為重置控制信號Ctlr<n>〇
[0204]在這樣的情況下，對于重置控制信號Ctlr<n>，使用前1個的電容的寫入控制信號Ctls<n —1>即可。或者，使用后1個的電容的讀出控制信號Ctlo<n+l>即可。
[0205]如以上所示的實施方式那樣，在要動態(tài)地改變延遲時間的情況下，作為重置控制信號，無法直接使用寫入控制信號、讀出控制信號。因此，說明在要動態(tài)地改變延遲時間時生成重置控制信號的技術(shù)。[〇2〇6]圖17是表示生成使圖16的開關(guān)/容量部1102所具有的重置用開關(guān)1201動作的重置控制信號的重置控制信號生成電路的一例的說明圖。
[0207]重置控制信號生成電路是使用寫入控制信號生成重置控制信號的電路，例如設(shè)置在模擬存儲部205等中。如圖17所示，重置控制信號生成電路由逆變器延遲部1202、“或”電路即0R電路1203以及“與”電路即AND電路1204而構(gòu)成。[〇2〇8] 逆變器延遲部1202由串聯(lián)連接多個逆變器而構(gòu)成。向逆變器延遲部1202的輸入部輸入寫入控制信號Ctls<n>，且其輸出部與AND電路1204的一個輸入部連接。[〇2〇9] 連接成向0R電路1203的一個輸入部輸入前1個寫入控制信號Ctls<n —1>，并連接成向該0R電路1203的另一個輸入部輸入向前數(shù)第2個寫入控制信號Ctls<n—1>。[〇21〇] 0R電路1203的輸出部與AND電路1204的另一個輸入部連接，從該AND電路1204的輸出輸出重置控制信號Ctlr<n>。[〇211]此外，圖18是表示圖17的重置控制信號生成電路中的各部的信號定時的一例的時序圖。
[0212]在圖18中，從上到下分別表示:基準時鐘;控制信號Ctls_l、Ctls_S;寫入控制信號 Ctlsl?Ctls7;以及讀出控制信號Ctlrl?Ctlr7的信號定時。[〇213]首先，為了在采樣到電容中之前進行重置，取前1級和2級前的控制信號(^18<11 — l>、Ctls<n —2>的0以“或”)。
[0214] 此外，在要動態(tài)地改變延遲時間時，有時Ctls<n>和Ctls<n —1>會同時成為高電平，因此通過逆變器延遲部1202使Ctls<n>反向，取與0R電路1203的輸出的AND(“與”) 來生成重置控制信號Ctlr<n>。這是因為，在控制信號Ctls<n>為高電平的狀態(tài)下，需要對輸入信號Vin進行采樣，因此不應(yīng)當將重置用開關(guān)1201設(shè)為接通。[〇215]此外，在控制開關(guān)1104而對信號進行采樣后，為了保證不將重置用開關(guān)1201設(shè)為接通，通過逆變器延遲部1202使Ctls<n>延遲。這樣，能夠防止毛刺(glitch)，保持所采樣的電荷。
[0216]圖19是表示圖17的重置控制信號生成電路的又一個例子的說明圖。
[0217]在該情況下，重置控制信號生成電路使用讀出控制信號來生成重置控制信號。如圖19所示，重置控制信號生成電路由0R(“或”)電路1205構(gòu)成。
[0218]圖20是表示圖19的重置控制信號生成電路中的各部的信號定時的一例的時序圖。[〇219]在圖20中，從上到下分別表示:基準時鐘;控制信號Ctl〇_l、Ctl〇_s;寫入控制信號 Ctlsl?Ctls7;以及讀出控制信號Ctlrl?Ctlr7的信號定時。
[0220]在該情況下，圖20的重置控制信號生成電路在輸出被采樣到電容中的數(shù)據(jù)之后， 進行存儲在電容中的數(shù)據(jù)的重置。具體地，取1級和2級后的讀出控制信號Ctlo<n+l>、 (^1〇<11+2>的01?( “或”)，生成重置控制信號Ctlr<n>。
[0221]在要動態(tài)地改變延遲時間的情況下，有時不輸出讀出控制信號Ctlo<n+l>，因此，這樣取2個控制信號的0R( “或”)，保證進行重置。
[0222]作為電路結(jié)構(gòu)，如圖19所示的使用讀出控制信號而生成的電路簡單且具有優(yōu)點。 另一方面，在讀出之后立即進行了重置的情況下，重置后，直到再次對信號采樣為止存在一段時間，若考慮在該期間因電容耦合等導致蓄積的電荷可能成為噪聲，則希望在將要成為噪聲之前進行重置。在該情況下，使用圖17所示的寫入控制信號來生成重置控制信號是具有優(yōu)點的。
[0223](實施方式3)[〇224]在本實施方式3中，說明上述實施方式2的圖13所示的模擬存儲部205的又一種結(jié)構(gòu)。
[0225]圖21是表示圖13的模擬存儲部205中的電路結(jié)構(gòu)的又一個例子的說明圖。
[0226] 如圖21所示，模擬存儲部205由運算放大器1501以及開關(guān)/容量部1510a、1510b、? 而構(gòu)成。此外，開關(guān)/容量部1510由電容1502p、1502n以及開關(guān)1503p、1503n、1504p、1504n、 1505p、1505n、1506p、1506n、1507p、1507n 而構(gòu)成。
[0227]在此，后綴p、n表示差動電路的正側(cè)、負側(cè)，不特別需要的情況下進行省略。與實施方式2的電路相比，是完成差動化的電路結(jié)構(gòu)，具有共模噪聲較強的特性。差動信號Vinp、 Vinn為動作信號的輸入信號。公共電壓(Commonvoltage)Vcm為基準電壓。
[0228]在開關(guān)/容量部1510a中，連接成向開關(guān)1504n、1504p、1505p、1505n的一端提供公共電壓Vcm。連接成，向開關(guān)1503p的一端輸入動作信號Vinp，向開關(guān)1503n的一端輸入動作信號Vinn。
[0229]開關(guān)1503p的另一端分別與開關(guān)1507p的一端、開關(guān)1505p的另一端以及電容1502p 的一端連接。電容1502p的另一端分別與開關(guān)1506p的一端以及開關(guān)1504p的另一端連接。開關(guān)1505n的另一端分別與開關(guān)1503n的另一端、開關(guān)1507n的一端以及電容1502n的一端連接。電容1502n的另一端分別與開關(guān)1504n的另一端以及開關(guān)1506n的一端連接。
[0230]開關(guān)1506p的另一端與運算放大器1501的一個輸入部連接，開關(guān)1506n的另一端與運算放大器1501的另一個輸入部連接。開關(guān)1507p的另一端與運算放大器1501的一個輸出部連接。開關(guān)1507n的另一端與運算放大器的另一個輸出部連接。[〇231 ]運算放大器1501的一個輸出部為輸出差動輸出信號Voutp的輸出端子，該運算放大器1501的另一個輸出部為輸出差動輸出信號Voutn的輸出端子。
[0232]另外，在此說明了開關(guān)/容量部1510a的連接關(guān)系，但對于其他開關(guān)/容量部1510， 也成為同樣的連接關(guān)系。
[0233]圖22是表示圖21的開關(guān)/容量部1510中的模擬存儲器的采樣時的等價電路的一例的說明圖。圖23是表示圖21的開關(guān)/容量部1510中的模擬存儲器的保持時的等價電路的一例的說明圖。圖24是表示圖21的開關(guān)/容量部1510中的重置時的等價電路的一例的說明圖。
[0234]在開關(guān)/容量部1510的采樣時，開關(guān)1503、1504分別為接通，開關(guān)1505、1506、1507 分別為斷開。因此，電容1502連接在差動信號Vinp、Vinn和共模電壓Vcm之間。
[0235]采樣時，與差動信號Vinp、Vinn對應(yīng)的電荷被蓄積在電容1502中。保持時，開關(guān) 1503、1504、1505 斷開，開關(guān) 1506、1507接通。
[0236]由電容1502和運算放大器1501構(gòu)成反饋電路，在采樣時，蓄積在電容1502中的電荷所對應(yīng)的信號作為差動輸出信號V〇Utp、V〇utn而輸出。此外，在重置積蓄在電容中的信號時，接通開關(guān)1504、1505。
[0237]通過決定向電容采樣的定時的開關(guān)1504的寫入控制信號、以及決定從電容輸出的定時的開關(guān)1506和開關(guān)1507的讀出控制信號之間的時間差，決定延遲時間。[〇238]作為開關(guān)1503以及開關(guān)1504的動作控制信號，例如使用在上述實施方式1中示出的寫入控制信號Ctlsl、Ctls2、…。此外，作為開關(guān)1506以及開關(guān)1507的動作控制信號，同樣使用在上述實施方式1中示出的讀出控制信號Ctlol、Ctlo2、…。[〇239]分別通過圖3所示的寫入控制信號生成電路305和讀出控制信號生成電路306來生成這些寫入控制信號Ctlsl、Ctls2、…以及讀出控制信號Ctlol、Ctlo2、…。
[0240]此外，在要動態(tài)地切換延遲時間時，與上述實施方式1同樣地，通過改變向控制信號生成電路305以及讀出控制信號生成電路306輸入的控制信號Ctls、Ctlo,使延遲時間變長或變短。
[0241]這樣，通過將開關(guān)/容量部1510設(shè)為差動輸入差動輸出的電路，能夠高精度地采樣模擬輸入信號并使其延遲，此外，能夠設(shè)為共模噪聲較強的電路。
[0242]以上，根據(jù)實施方式具體地說明了本發(fā)明人實施的發(fā)明，但本發(fā)明并不限定于上述實施方式，在不脫離其宗旨的范圍內(nèi)能夠進行各種變更。
[0243]另外，本發(fā)明并不限定于上述實施方式，還可以包括各種變形例。例如，上述的實施方式是為了便于理解本發(fā)明而進行的詳細說明，并不一定必須具備說明的所有結(jié)構(gòu)。
[0244]此外，也可以將某實施方式的結(jié)構(gòu)的一部分置換成其他實施方式的結(jié)構(gòu)，并且，也可以對某實施例的結(jié)構(gòu)增加其他實施例的結(jié)構(gòu)。此外，可以對各實施方式的結(jié)構(gòu)的一部分進行其他結(jié)構(gòu)的追加、刪除、置換。
[0245]符號說明
[0246]100 探頭
[0247]101 子陣
[0248]102 1元件電路
[0249]103加法運算電路
[0250]104緩沖器
[0251]105數(shù)字電路
[0252]1〇6本體裝置
[0253]107邏輯前端電路
[0254]201換能器
[0255]202收發(fā)分離部
[0256]203發(fā)送部
[0257]204接收模擬前端部
[0258]205模擬存儲部
[0259]301緩沖器
[0260]302 開關(guān)
[0261]303 電容
[0262]304 開關(guān)
[0263]305控制信號生成電路
[0264]306控制信號生成電路
[0265]307解碼電路
[0266]901邏輯電路
[0267]902非重疊緩沖器
[0268]903 AND電路
[0269]904 N0R電路
[0270]906觸發(fā)器
[0271]1001邏輯電路
[0272]1002非重疊緩沖器
[0273]1003選擇器
[0274]1004逆變器
[0275]1005N0R電路
[0276]1006觸發(fā)器
[0277]1101運算放大器
[0278]1102開關(guān)/容量部
[0279]1103電容
[0280]1104開關(guān)
[0281]1105開關(guān)
[0282]1106電容
[0283]1107開關(guān)
[0284]1108開關(guān)
[0285]1109電荷加法運算部
[0286]1201開關(guān)
[0287]1202逆變器延遲部
[0288]1203 0R電路
[0289]1204 AND電路
[0290]1205 0R電路
[0291]1501運算放大器
[0292]1510開關(guān)/容量部
[0293]1502電容
[0294]1503開關(guān)
[0295]1504開關(guān)
[0296]1505開關(guān)
[0297]1506 開關(guān)
[0298]1507 開關(guān)
【主權(quán)項】
1.一種超聲波探頭，其特征在于，該超聲波探頭具有:延遲部，其將因聲阻抗的差異而產(chǎn)生的超聲波的反射波所對應(yīng)的 電荷蓄積到多個存儲元件中，并依次輸出在上述存儲元件中蓄積的上述電荷，上述延遲部在上述電荷的蓄積時，在輸入了使上述反射波的延遲時間延長的第1控制 信號時，在預先設(shè)定的期間，將相同的電荷蓄積到2個以上的上述存儲元件中，或者，在上述 電荷的輸出時，在輸入了上述第1控制信號時，在預先設(shè)定的期間，輸出在1個上述存儲元件 中蓄積的電荷。2.根據(jù)權(quán)利要求1所述的超聲波探頭，其特征在于，上述延遲部在上述電荷的蓄積時，在輸入了使上述反射波的延遲時間縮短的第2控制 信號時，在預先設(shè)定的期間，將相同的上述電荷蓄積到1個上述存儲元件中，或者，在上述電 荷的輸出時，在輸入了上述第2控制信號時，在預先設(shè)定的期間，不輸出來自上述存儲元件 的電荷。3.—種超聲波探頭，其特征在于，該超聲波探頭具備:多個收發(fā)部，其發(fā)送超聲波，并接收因聲阻抗的差異而產(chǎn)生的上述 超聲波的反射波，上述收發(fā)部具備:延遲部，其蓄積與上述反射波對應(yīng)的電壓電平，并依次輸出所積蓄的 上述電壓電平，上述延遲部具有:電壓蓄積輸出部，其根據(jù)寫入控制信號蓄積與上述反射波對應(yīng)的電壓電平，并根據(jù)讀 出控制信號輸出所蓄積的上述電壓電平；以及控制信號生成部，其生成上述寫入控制信號和上述讀出控制信號，上述控制信號生成部在輸入了改變延遲時間的延遲時間控制信號時，與上述延遲時間 控制信號對應(yīng)地，改變上述寫入控制信號或上述讀出控制信號的輸出周期，來改變使上述 反射波延遲的延遲時間。4.根據(jù)權(quán)利要求3所述的超聲波探頭，其特征在于，上述電壓蓄積輸出部具有:多個存儲元件，其蓄積與上述反射波對應(yīng)的電壓電平；多個第1開關(guān)，其根據(jù)上述寫入控制信號，使上述存儲元件蓄積上述電壓電平；以及多個第2開關(guān)，其根據(jù)上述讀出控制信號，輸出在上述存儲元件中蓄積的上述電壓電平。5.根據(jù)權(quán)利要求4所述的超聲波探頭，其特征在于，向上述控制信號生成部輸入的延遲時間控制信號具有使上述反射波的延遲時間延長 的第1延遲時間控制信號，上述控制信號生成部在輸入了上述第1延遲時間控制信號時，與上述第1延遲時間控制 信號的輸入期間對應(yīng)地，生成以使2個以上的上述存儲元件蓄積相同的電壓電平的方式控 制上述第1開關(guān)的上述寫入控制信號。6.根據(jù)權(quán)利要求4所述的超聲波探頭，其特征在于，向上述控制信號生成部輸入的延遲時間控制信號具有使上述反射波的延遲時間延長 的第1延遲時間控制信號，上述控制信號生成部在輸入了上述第1延遲時間控制信號時，與上述第1延遲時間控制 信號的輸入期間對應(yīng)地，生成以延長從1個上述存儲元件輸出的上述電壓電平的輸出期間 的方式控制上述第2開關(guān)的上述讀出控制信號。7.根據(jù)權(quán)利要求4所述的超聲波探頭，其特征在于，向上述控制信號生成部輸入的延遲時間控制信號具有使上述反射波的延遲時間縮短 的第2延遲時間控制信號，上述控制信號生成部在輸入了上述第2延遲時間控制信號時，與上述第2延遲時間控制 信號的輸入期間對應(yīng)地，生成延長1個上述存儲元件蓄積上述電壓電平的期間的方式控制 上述第1開關(guān)的上述寫入控制信號。8.根據(jù)權(quán)利要求4所述的超聲波探頭，其特征在于，向上述控制信號生成部輸入的延遲時間控制信號具有使上述反射波的延遲時間縮短 的第2延遲時間控制信號，上述控制信號生成部在輸入了上述第2延遲時間控制信號時，與上述第2延遲時間控制 信號的輸入期間對應(yīng)地，生成以不從1個以上的上述存儲元件輸出上述電壓電平的方式控 制上述第2開關(guān)的上述讀出控制信號。9.根據(jù)權(quán)利要求3所述的超聲波探頭，其特征在于，向上述電壓蓄積輸出部輸入的上述反射波是差動輸入信號，上述電壓蓄積輸出部具有:多個存儲元件，其蓄積上述差動輸入信號的電壓電平；多個第1開關(guān)部，其根據(jù)上述寫入控制信號，使上述存儲元件蓄積上述差動輸入信號的 電壓電平；第2開關(guān)部，其根據(jù)上述讀出控制信號，輸出上述存儲元件所蓄積的上述電壓電平；以 及運算放大器，其輸出與從上述第2開關(guān)部輸出的上述電壓電平對應(yīng)的信號。10.根據(jù)權(quán)利要求9所述的超聲波探頭，其特征在于，向上述控制信號生成部輸入的延遲時間控制信號具有使上述反射波的延遲時間延長 的第1延遲時間控制信號，上述控制信號生成部在輸入了上述第1延遲時間控制信號時，與上述第1延遲時間控制 信號的輸入期間對應(yīng)地，生成以使2個以上的上述存儲元件蓄積相同的電壓電平的方式控 制上述第1開關(guān)部的上述讀出控制信號；或者，在輸入了上述第1延遲時間控制信號時，與上 述第1延遲時間控制信號的輸入期間對應(yīng)地，生成以延長從1個上述存儲元件輸出的上述電 壓電平的輸出期間的方式控制上述第2開關(guān)的上述讀出控制信號。11.根據(jù)權(quán)利要求9所述的超聲波探頭，其特征在于，向上述控制信號生成部輸入的延遲時間控制信號具有使上述反射波的延遲時間縮短 的第2延遲時間控制信號，上述控制信號生成部在輸入了上述第2延遲時間控制信號時，與上述第2延遲時間控制 信號的輸入期間對應(yīng)地，生成以延長1個上述存儲元件蓄積上述電壓電平的期間的方式控 制上述第1開關(guān)部的上述寫入控制信號；或者，在輸入了上述第2延遲時間控制信號時，與上 述第2延遲時間控制信號的輸入期間對應(yīng)地，生成以不從1個以上的上述存儲元件輸出上述電壓電平的方式控制上述第2開關(guān)部的上述讀出控制信號。12.根據(jù)權(quán)利要求9所述的超聲波探頭，其特征在于，上述電壓蓄積輸出部還具有:重置開關(guān)，其在上述電壓電平被蓄積到上述存儲元件中 之前，重置上述存儲元件。13.—種超聲波攝像裝置，其特征在于，具有權(quán)利要求1?12中任一項所述的超聲波探頭。
【文檔編號】A61B8/00GK106061395SQ201480076530
【公開日】2016年10月26日
【申請日】2014年2月26日
【發(fā)明人】中川樹生, 鱒澤裕, 梶山新也
【申請人】株式會社日立制作所