FPGA 芯片 I 4. FPGA 芯片 25. FPGA 芯片 3 6. FPGA 芯片4 7. Morris-Lecar神經(jīng)元模型8. FHN神經(jīng)元模型 9. Hudgkin-Huxley神經(jīng)元模 型 10.人機(jī)操作界面11. USB接口模塊 12. SDRAM存儲(chǔ)模塊 13. Nios II軟核處理器 14.神經(jīng)元膜電位信號(hào)15.直流刺激信號(hào)發(fā)生器16.正弦信號(hào)發(fā)生器17.脈沖信號(hào)發(fā) 生器18.高斯白噪聲發(fā)生器19.有色噪聲信號(hào)發(fā)生器20. USB接口芯片21. USB接口 22.串行EEPROM 23.刺激信號(hào)24.分路器25.神經(jīng)元模型選擇信號(hào)26.刺激類型選 擇信號(hào)27.三選一數(shù)據(jù)選擇器28.五選一數(shù)據(jù)選擇器29.存儲(chǔ)器控制信號(hào)30.神經(jīng)元 流水線模型 31.外部刺激信號(hào)發(fā)生器 32. Morris-Lecar神經(jīng)元流水線模型 33. FHN 神經(jīng)元流水線模型34. Hodgkin-Huxley神經(jīng)元流水線模型35.數(shù)據(jù)輸入總線36.數(shù) 據(jù)輸出總線 37.參數(shù)1數(shù)值信號(hào)38.參數(shù)2數(shù)值信號(hào) 39.參數(shù)3數(shù)值信號(hào) 40.參 數(shù)4數(shù)值信號(hào)41. Morris-Lecar神經(jīng)元模型變量V數(shù)值信號(hào) 42. Morris-Lecar神經(jīng)元 模型變量N數(shù)值信號(hào) 43. FHN神經(jīng)元模型變量V數(shù)值信號(hào) 44. FHN神經(jīng)元模型變量w 數(shù)值信號(hào) 45. FHN神經(jīng)元模型變量V流水線通路46. FHN神經(jīng)元模型變量w流水線通路 47. Hodgkin-Huxley神經(jīng)元模型變量V數(shù)值信號(hào) 48. Hodgkin-Huxley神經(jīng)元模型變量m 數(shù)值信號(hào)49. Hodgkin-Huxley神經(jīng)元模型變量V流水線數(shù)據(jù)通路50. Hodgkin-Huxley神 經(jīng)元模型變量m流水線數(shù)據(jù)通路51. Hodgkin-Huxley神經(jīng)元模型變量η流水線數(shù)據(jù)通路 52. Hodgkin-Huxley神經(jīng)元模型變量h流水線數(shù)據(jù)通路 53.人機(jī)操作界面I 54.人機(jī) 操作界面II 55.人機(jī)操作界面III 56.波形顯示界面57.選項(xiàng)卡58.界面基本操作框 59.通用設(shè)置60.分岔圖分析界面61.共振分析界面62. Morris-Lecar神經(jīng)元模型變量 V流水線通路63. Morris-Lecar神經(jīng)元模型變量N流水線通路
【具體實(shí)施方式】
[0024] 下面結(jié)合附圖對(duì)本發(fā)明的基于FPGA的電刺激下神經(jīng)元隨機(jī)響應(yīng)及共振實(shí)驗(yàn)平臺(tái) 結(jié)構(gòu)加以說明。
[0025] 本發(fā)明的基于FPGA的電刺激下神經(jīng)元隨機(jī)響應(yīng)及共振實(shí)驗(yàn)平臺(tái)的設(shè)計(jì)思想是首 先在多片F(xiàn)PGA上分別建立生理型與現(xiàn)象型兩類神經(jīng)元模型；然后在FPGA上獨(dú)立于神經(jīng) 元模型設(shè)計(jì)不同種類外部刺激信號(hào)發(fā)生器，將其產(chǎn)生信號(hào)作為外部電流刺激施加給模型， 通過刺激更改神經(jīng)元模型的動(dòng)態(tài)特性，使其產(chǎn)生隨機(jī)響應(yīng)或共振現(xiàn)象；利用Nios II軟核處 理器作為硬件控制核心，依照人機(jī)操作界面輸入指令對(duì)數(shù)據(jù)的傳輸與選擇進(jìn)行相應(yīng)控制操 作，同時(shí)作為上位機(jī)與下位機(jī)數(shù)據(jù)傳輸交換的控制中心；最后設(shè)計(jì)上位機(jī)軟件界面，上位機(jī) 軟件界面通過設(shè)置參數(shù)并傳輸?shù)紽PGA芯片，實(shí)現(xiàn)對(duì)神經(jīng)元模型關(guān)鍵參數(shù)和刺激信號(hào)參數(shù) 的配置，通過選項(xiàng)窗口選擇可以選擇刺激信號(hào)類型與神經(jīng)元類型，同時(shí)也可以把FPGA芯片 中神經(jīng)元放電動(dòng)態(tài)數(shù)據(jù)上傳到上位機(jī)，在上位機(jī)軟件界面進(jìn)行放電動(dòng)態(tài)波形的顯示，通過 上位機(jī)進(jìn)行分岔與共振分析的結(jié)果同樣以圖像的形式呈現(xiàn)在人機(jī)操作界面中。該實(shí)驗(yàn)平臺(tái) 由相互連接的FPGA開發(fā)板和上位機(jī)組成。其中FPGA部分用來實(shí)現(xiàn)不同種類神經(jīng)元模型和 外部刺激信號(hào)發(fā)生器，上位機(jī)用來設(shè)計(jì)人機(jī)操作界面并通過USB與FPGA進(jìn)行通訊。
[0026] 所述神經(jīng)元模型在FPGA中采用歐拉法離散化，并采用流水線技術(shù)搭建，使復(fù)雜的 常微分方程并行計(jì)算。流水線思想本質(zhì)上利用延時(shí)寄存器使數(shù)學(xué)模型分為幾個(gè)子運(yùn)算過 程，在每個(gè)時(shí)鐘周期內(nèi)，每個(gè)子運(yùn)算過程可以同時(shí)進(jìn)行不同神經(jīng)集群、不同時(shí)刻的運(yùn)算，模 型數(shù)據(jù)交叉在片外SDRAM寄存器中保存，并隨時(shí)鐘而傳遞。在神經(jīng)元模型中，不同模型參數(shù) 會(huì)產(chǎn)生不同種類的放電模式，模型參數(shù)由人機(jī)操作界面輸入，存儲(chǔ)在外設(shè)寄存器SDRAM中， 計(jì)算時(shí)同步調(diào)用，這樣便可實(shí)現(xiàn)獨(dú)立神經(jīng)元的參數(shù)調(diào)整與神經(jīng)元放電模式改變。
[0027] 所述外部刺激信號(hào)發(fā)生器31 :外部刺激信號(hào)輸入到被控神經(jīng)元模型的輸入端作 為刺激輸入，在不同的神經(jīng)元中施加刺激信號(hào)會(huì)產(chǎn)生神經(jīng)元的隨機(jī)響應(yīng)與共振現(xiàn)象，因此 需要設(shè)計(jì)一個(gè)數(shù)據(jù)選擇器，來實(shí)現(xiàn)刺激信號(hào)在不同神經(jīng)元之間的切換，以實(shí)現(xiàn)對(duì)不同神經(jīng) 元?jiǎng)討B(tài)特性的分析。不同的刺激信號(hào)所產(chǎn)生的刺激效果不同，因此可以通過在人機(jī)操作界 面調(diào)節(jié)刺激信號(hào)的種類、頻率、幅值，通過USB傳輸?shù)紽PGA對(duì)外部刺激發(fā)生器進(jìn)行配置，對(duì) 刺激參數(shù)進(jìn)行快速定量的優(yōu)化，在研宄共振現(xiàn)象中，通過人機(jī)操作界面設(shè)定刺激信號(hào)變化 步長(zhǎng)與變化幅值，從而得到神經(jīng)元線性響應(yīng)Q的變化曲線，為后續(xù)的分析工作提供重要的 理論依據(jù)。
[0028] 所述人機(jī)操作界面10 :人機(jī)操作界面的編寫采用C++語言開發(fā)實(shí)現(xiàn)，通過MFC開 發(fā)窗體界面，軟件平臺(tái)為Micro Visual Studio2010,人機(jī)操作界面能實(shí)現(xiàn)實(shí)時(shí)的數(shù)據(jù)采 集、波形顯示與數(shù)據(jù)分析處理。
[0029] 本發(fā)明的基于FPGA的電刺激下神經(jīng)元隨機(jī)響應(yīng)及共振實(shí)驗(yàn)平臺(tái)由相互連接的 FPGA開發(fā)板1和上位機(jī)2組成。其中FPGA開發(fā)板1用來實(shí)現(xiàn)神經(jīng)元模型30和外部刺激信 號(hào)發(fā)生器31，上位機(jī)2用來設(shè)計(jì)人機(jī)操作界面10并通過USB接口模塊11實(shí)現(xiàn)與FPGA開發(fā) 板1的通訊。
[0030] 以下對(duì)電場(chǎng)作用下神經(jīng)元隨機(jī)響應(yīng)與共振實(shí)驗(yàn)平臺(tái)的整體實(shí)現(xiàn)加以說明：
[0031] 如圖1所示，對(duì)硬件實(shí)驗(yàn)平臺(tái)進(jìn)行設(shè)計(jì)，仿真平臺(tái)包含有相互連接的FPGA開發(fā)板 1與上位機(jī)2,數(shù)據(jù)通訊通過USB接口模塊11完成，F(xiàn)PGA芯片I 3采用Altera公司生產(chǎn) 的 Cyclone V SoC 5CSEMA5F31C6 芯片，F(xiàn)PGA 芯片 II 4、FPGA 芯片III 5、FPGA 芯片IV 6 采用 Altera 低功耗 Cyclone III EP3C120F484C8N 型號(hào) FPGA 芯片，Morris-Lecar 神經(jīng)元模型 7， FHN神經(jīng)元模型8, Hodgkin-Huxley神經(jīng)元模型9分別采用Verilog HDL語言編程實(shí)現(xiàn)。根 據(jù)神經(jīng)元的數(shù)學(xué)模型，采用歐拉法離散化并搭建Morris-Lecar神經(jīng)元流水線模型32、FHN 神經(jīng)元流水線模型33、Hodgkin-Huxley神經(jīng)元流水線模型34。數(shù)據(jù)輸入總線35接收由人 機(jī)操作界面10設(shè)置的數(shù)據(jù)到硬件系統(tǒng)中，神經(jīng)元膜電位信號(hào)14以及刺激信號(hào)23等關(guān)鍵數(shù) 據(jù)通過數(shù)據(jù)輸出總線36上傳到上位機(jī)2中進(jìn)行神經(jīng)元隨機(jī)響應(yīng)與共振現(xiàn)象的實(shí)時(shí)顯示與 分析，SDRAM存儲(chǔ)模塊12負(fù)責(zé)存儲(chǔ)FPGA芯片I 3計(jì)算得出的關(guān)鍵數(shù)據(jù)。在FPGA芯片I 3 上采用Verilog HDL語言搭建三選一數(shù)據(jù)選擇器27、直流刺激信號(hào)發(fā)生器15、正弦信號(hào)發(fā) 生器16、脈沖信號(hào)發(fā)生器17、高斯白噪聲發(fā)生器18、有色噪聲信號(hào)發(fā)生器19,所有的信號(hào)發(fā) 生器輸出信號(hào)到五選一數(shù)據(jù)選擇器28中進(jìn)行數(shù)據(jù)選擇。
[0032] SDRAM存儲(chǔ)模塊12接收由FPGA芯片I 3輸出的相應(yīng)數(shù)據(jù)進(jìn)行存儲(chǔ)，系統(tǒng)的控制 工作由存儲(chǔ)器控制信號(hào)29完成，存儲(chǔ)器控制信號(hào)29由Nios II軟核處理器13根據(jù)人機(jī)操 作界面10輸入的指令輸出。外部刺激信號(hào)發(fā)生器31由直流刺激信號(hào)發(fā)生器15、正弦信號(hào) 發(fā)生器16、脈沖信號(hào)發(fā)生器17、高斯白噪聲信號(hào)發(fā)生器18與有色噪聲信號(hào)發(fā)生器19組成， 其中直流刺激信號(hào)發(fā)生器15、正弦信號(hào)發(fā)生器16、脈沖信號(hào)發(fā)生器17采用Verilog HDL語 言編程實(shí)現(xiàn)，高斯白噪聲信號(hào)發(fā)生器18與有色噪聲信號(hào)發(fā)生器19采用查找表技術(shù)實(shí)現(xiàn)，其 五路輸出信號(hào)經(jīng)過五選一數(shù)據(jù)選擇器28的選擇，輸出一路刺激信號(hào)23到分路器24中，由 分路器選擇一條分路輸出到相應(yīng)神經(jīng)元模型中進(jìn)行計(jì)算。計(jì)算結(jié)果通過三選一數(shù)據(jù)選擇器 27選擇其中一路作為系統(tǒng)輸出，通過USB接口模塊11傳到上位機(jī)2中。三選一數(shù)據(jù)選擇器 27、五選一數(shù)據(jù)選擇器28、分路器24的控制端分別接收由Nios II軟核處理器13根據(jù)人機(jī) 操作界面10輸入的指令神經(jīng)元模型選擇信號(hào)25,刺激類型選擇信號(hào)26施加控制。
[0033] 神經(jīng)元流水線模型30由Morris-Lecar神經(jīng)元流水線模型32、FHN神經(jīng)元流水線 模型33以及Hodgkin-Huxley神經(jīng)元流水線模型34組成，所有數(shù)據(jù)通