專利名稱：：動態(tài)雷達(dá)信號模擬器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種可在線編程的便攜式雷達(dá)信號模擬器，具體地說是一種可在線編程，產(chǎn)生雷達(dá)測試系統(tǒng)所需信號的動態(tài)雷達(dá)信號模擬器。
背景技術(shù)：
：目前，隨著電磁環(huán)境的日益復(fù)雜，在雷達(dá)的現(xiàn)場調(diào)試、性能評估和設(shè)備維護(hù)中，對通用便攜的雷達(dá)信號模擬器的需求越來越迫切。當(dāng)前，雷達(dá)信號模擬的研究內(nèi)容集中于軟件仿真算法和硬件信號生成。然而，軟件仿真算法缺乏實(shí)時性；硬件信號生成方法缺乏靈活性，因而難以滿足新雷達(dá)體制測試需求。
發(fā)明內(nèi)容為了解決雷達(dá)測試系統(tǒng)對便攜性，實(shí)時性的需求，以及對現(xiàn)場數(shù)據(jù)模擬，輸出格式等個性化需求，本發(fā)明的目的是提供一種動態(tài)雷達(dá)信號模擬器，該動態(tài)雷達(dá)信號模擬器可以實(shí)時實(shí)現(xiàn)雷達(dá)模擬數(shù)據(jù)的生成以及時鐘選擇、波形輸出參數(shù)、數(shù)據(jù)輸出格式等控制信息的設(shè)置，靈活性好，滿足了雷達(dá)信號模擬器個性化和實(shí)時性的需求。本發(fā)明的目的是通過以下技術(shù)方案來實(shí)現(xiàn)的—種動態(tài)雷達(dá)信號模擬器，其特征在于該模擬器包括PC計算機(jī)、USB總線交互模塊、FPGA控制與存儲模塊、數(shù)據(jù)輸出與輸入模塊，PC計算機(jī)實(shí)現(xiàn)模擬信號數(shù)據(jù)的寫入、時鐘的選擇，以及波形輸出參數(shù)、數(shù)據(jù)輸出格式控制信息的設(shè)置；PC計算機(jī)通過USB總線交互模塊將數(shù)據(jù)和指令傳輸給FPGA控制與存儲模塊；FPGA控制與存儲模塊包括FPGA控制芯片、用來存儲和轉(zhuǎn)發(fā)的RAM和FlashMemory,FPGA控制芯片通過RAM作為數(shù)據(jù)轉(zhuǎn)發(fā)通道，實(shí)現(xiàn)對FlashMemory的讀寫以及模擬數(shù)據(jù)輸出；數(shù)據(jù)輸出與輸入模塊通過長線發(fā)送器和長線接收器實(shí)現(xiàn)數(shù)據(jù)的輸出與輸入。本發(fā)明中，所述模擬信號類型包括線性調(diào)頻信號、回波脈沖信號、噪聲信號、外場數(shù)據(jù)；輸出格式包括并行方式1、并行方式2、串行方式。PC計算機(jī)中數(shù)據(jù)類型為復(fù)數(shù)形式的時候，分為I路和Q路兩路正交信號1路16位數(shù)據(jù)，Q路16位數(shù)據(jù)；輸出采用能降低共模干擾的差分輸出的方式；輸出格式有并行方式1，并行方式2，串行方式；其中，并行方式1:輸出形式I路，16位差分；Q路，16位；時鐘，2位差分，分別和I路、Q路連接；M0脈沖(雷達(dá)脈沖重復(fù)周期的標(biāo)示脈沖)，1位差分，每個脈沖重復(fù)周期輸出一個MO脈沖作為標(biāo)示脈沖；并行方式2:輸出形式1路，16位差分，I路和Q路信號時分復(fù)用輸出；Q路，空置；時鐘，1位差分；M0脈沖，1位差分；串行方式輸出形式輸出串行信號1位差分；時鐘，l位差分；W0脈沖(字同步脈沖):1位差分;M0脈沖:1位差分。本發(fā)明通過USB接口與PC機(jī)相連，可以實(shí)時在線按預(yù)設(shè)方式輸出指定數(shù)據(jù)的信號3模擬器。信號類型有線性調(diào)頻信號，回波脈沖信號，白噪聲，外場數(shù)據(jù)。數(shù)據(jù)輸出格式有并行方式l:16位IQ(正交)并行傳輸，并行方式2:16位IQ(正交)時分復(fù)用傳輸，串行方式16位IQ時分復(fù)用傳輸。輸出方式差分長線輸出。本發(fā)明中，數(shù)據(jù)輸出與輸入模塊包括數(shù)據(jù)輸出端口和數(shù)據(jù)輸入端口；數(shù)據(jù)輸出端口包括通道一數(shù)據(jù)即I路數(shù)據(jù)輸出、通道二數(shù)據(jù)即Q路數(shù)據(jù)輸出、串行數(shù)據(jù)輸出；通道一數(shù)據(jù)包括16位并行信號，1位時鐘輸出信號和1位M0脈沖信號，差分傳輸，共36路信號；通道二數(shù)據(jù)包括16位并行信號，1位時鐘輸出信號和1位M0脈沖信號，差分傳輸，共36路信號；串行數(shù)據(jù)輸出包括串行數(shù)據(jù)1位，串行輸出時鐘1位，字同步脈沖1位，M0脈沖1位，差分傳輸，共8路信號；數(shù)據(jù)輸入端口包括1位外部時鐘輸入和1位M0脈沖輸入；當(dāng)系統(tǒng)選擇外部時鐘時，由數(shù)據(jù)輸入端口采集時鐘信號和MO脈沖信號，經(jīng)過電平轉(zhuǎn)換之后送至FPGA控制與存儲模塊，提供時鐘信號和M0脈沖信號；系統(tǒng)選擇內(nèi)部時鐘時，數(shù)據(jù)輸入端口空置。采用上述方案后，在PC機(jī)上可以通過軟件實(shí)現(xiàn)雷達(dá)模擬數(shù)據(jù)的生成以及時鐘選擇、波形輸出參數(shù)、數(shù)據(jù)輸出格式等控制信息的設(shè)置，在與雷達(dá)信號模擬器硬件部分用USB接口連接之后，即可通過PC機(jī)上軟件控制界面與硬件上系統(tǒng)總讀寫控制按鈕的協(xié)同控制實(shí)現(xiàn)雷達(dá)模擬數(shù)據(jù)的下載。在完成下載后，雷達(dá)信號模擬器即可在通過軟件預(yù)設(shè)的工作模式或者在通過系統(tǒng)總控制模塊設(shè)置的工作模式下，輸出系統(tǒng)存儲的信號數(shù)據(jù)，實(shí)現(xiàn)雷達(dá)信號的模擬。雷達(dá)信號數(shù)據(jù)有線性調(diào)頻信號、回波脈沖信號、噪聲信號、現(xiàn)場采集數(shù)據(jù)信號等類型，輸出格式有并行方式1、并行方式2及串行方式等三種格式備選，系統(tǒng)時鐘有外部時鐘和內(nèi)部時鐘可供選擇，滿足了系統(tǒng)個性化和實(shí)時性的需求。與現(xiàn)有技術(shù)相比，本發(fā)明可以實(shí)時實(shí)現(xiàn)雷達(dá)模擬數(shù)據(jù)的生成以及時鐘選擇、波形輸出參數(shù)、數(shù)據(jù)輸出格式等控制信息的設(shè)置，靈活性好，滿足了雷達(dá)信號模擬器個性化和實(shí)時性的需求。圖l本發(fā)明的原理框圖2并行方式1時序圖3并行方式2時序圖4串行方式時序圖5控制指令格式；圖6本實(shí)施例中雷達(dá)信號模擬器功能模塊框圖。具體實(shí)施例方式以下結(jié)合實(shí)施例和附圖對本發(fā)明作進(jìn)一步說明?！N動態(tài)雷達(dá)信號模擬器，見圖1，該模擬器包括PC計算機(jī)1、USB總線交互模塊2、FPGA控制與存儲模塊3、數(shù)據(jù)輸出與輸入模塊4，PC計算機(jī)1實(shí)現(xiàn)模擬信號數(shù)據(jù)的寫入、時鐘的選擇，以及波形輸出參數(shù)、數(shù)據(jù)輸出格式控制信息的設(shè)置；PC計算機(jī)1通過USB總線交互模塊2將數(shù)據(jù)和指令傳輸給FPGA控制與存儲模塊3;FPGA控制與存儲模塊3包括FPGA控制芯片31、用來存儲和轉(zhuǎn)發(fā)的RAM32和FlashMemory33，F(xiàn)PGA控制芯片31通過RAM32作為數(shù)據(jù)轉(zhuǎn)發(fā)通道，實(shí)現(xiàn)對FlashMemory33的讀寫以及模擬數(shù)據(jù)輸出；數(shù)據(jù)輸出與輸入模塊4通過長線發(fā)送器和長線接收器實(shí)現(xiàn)數(shù)據(jù)的輸出與輸入。各模塊功能如下1、PC計算機(jī)PC通過USB總線交互模塊與FPGA控制模塊和Flash存儲模塊實(shí)現(xiàn)數(shù)據(jù)交互。PC上實(shí)現(xiàn)模擬數(shù)據(jù)的寫入、時鐘的選擇，以及波形輸出參數(shù)、數(shù)據(jù)輸出格式等控制信息的設(shè)置。數(shù)據(jù)類型為復(fù)數(shù)形式的時候，分為I路和Q路兩路正交信號1路16位數(shù)據(jù)，Q路16位數(shù)據(jù)。為了降低共模干擾，輸出采用差分輸出的方式。輸出格式有并行方式l，并行方式2，串行方式。(1)并行方式1:輸出形式1路，16位差分；Q路，16位；時鐘，2位差分，分別和I路、Q路連接；MO脈沖(雷達(dá)脈沖重復(fù)周期的標(biāo)示脈沖)，1位差分。每個脈沖重復(fù)周期輸出一個MO脈沖作為標(biāo)示脈沖。時序如圖2。(2)并行方式2:輸出形式I路，16位差分，I路和Q路信號時分復(fù)用輸出；Q路，空置；時鐘，l位差分;M0脈沖，1位差分。時序如圖3。(3)串行方式輸出形式輸出串行信號1位差分；時鐘，1位差分；W0脈沖(字同步脈沖)1位差分；M0脈沖1位差分。數(shù)據(jù)說明16位X2，共32位。每32位一個字同步脈沖W0。每個字先輸出16位I，再輸出16位Q，I、Q都是按從高位到低位的順序輸出。每個脈沖重復(fù)周期輸出一個MO脈沖作為標(biāo)示脈沖。時序圖如圖3。PC上對仿真數(shù)據(jù)或外場數(shù)據(jù)的計算和保存構(gòu)成下列信號產(chǎn)生模塊(1)線性調(diào)頻信號線性調(diào)頻信號可以獲得較大的壓縮比，有著良好的距離分辨率和徑向速度分辨率，所以線性調(diào)頻信號作為雷達(dá)系統(tǒng)中一種常用的脈沖壓縮信號，已經(jīng)廣泛應(yīng)用于高分辨率雷達(dá)領(lǐng)域。該模塊可設(shè)置參數(shù)有調(diào)頻斜率Kr=Br/Tp(Br為信號帶寬，Tp發(fā)射脈寬)，信號幅度Ar，脈沖重復(fù)頻率M0，時鐘選擇內(nèi)部時鐘或者外部時鐘，這里如果選擇外部時鐘，那么MO脈沖也由外部一并提供；如果選擇內(nèi)部時鐘，則可以選擇以下幾個將由系統(tǒng)晶振產(chǎn)生的時鐘頻率之一10MHz、5MHz、2.5MHz、1.25MHz。因?yàn)檩敵鰹镮，Q兩路正交信號，I，Q兩路精度均為16bit，模塊生成的線性調(diào)頻信號保存為精度16bit的I路和Q路兩個數(shù)據(jù)文件。(2)回波脈沖信號回波脈沖信號可以模擬雷達(dá)的目標(biāo)回波信息。該模塊可設(shè)置參數(shù)有脈沖重復(fù)頻率M0、脈沖寬度Tp、延遲時間Tn、脈沖幅度Ar、時鐘選擇。(3)噪聲為了模擬雷達(dá)的噪聲信號，利用MATLAB產(chǎn)生零中頻的白噪聲信號。(4)外場數(shù)據(jù)外場數(shù)據(jù)對系統(tǒng)的模擬和調(diào)試有重要的意義。該模塊將外場數(shù)據(jù)的實(shí)部和虛部按I，Q兩路正交信號，16bit精度保存。在信號產(chǎn)生模塊中，一些參數(shù)設(shè)置如時鐘選擇，脈沖重復(fù)頻率等，需要用控制指令的方式通過USB總線交互模塊傳送給FPGA控制模塊，由FPGA控制模塊進(jìn)行譯碼和處理?？刂浦噶罡袷皆谙旅娴?FPGA控制與存儲模塊"有詳細(xì)論述。2、USB總線交互模塊USB總線交互模塊實(shí)現(xiàn)PC計算機(jī)和FPGA控制模塊之間的數(shù)據(jù)與指令的傳輸，F(xiàn)PGA控制模塊通過高速RAM作為數(shù)據(jù)轉(zhuǎn)發(fā)通道，實(shí)現(xiàn)對Flash的讀寫以及各種類型的模擬數(shù)據(jù)輸出，USB控制芯片用EZ-USBFX2(CY7C68013)芯片，它集成了USB2.0收發(fā)器、SIE(串行接口引擎，SerialInterfaceEngine)、增強(qiáng)的8051微控制器以及可編程成的外部接口于一個單片中。USB配置端點(diǎn)2為OUT端點(diǎn)，端點(diǎn)6，端點(diǎn)8為IN端點(diǎn)。其中端點(diǎn)8緩沖區(qū)配置為從屬FIFO。PC機(jī)上的控制信號寫入FX2之后，F(xiàn)X2通過串行方式傳給FPGA，F(xiàn)PGA解碼后作出相應(yīng)控制動作。端點(diǎn)2接收主機(jī)來的控制指令，對其進(jìn)行校驗(yàn)，校驗(yàn)成功后通過四個10口串行發(fā)送到FPGA。其四個端口依次分為串行時鐘，串行數(shù)據(jù)，USB準(zhǔn)備好，F(xiàn)PGA準(zhǔn)備好組成。端點(diǎn)8為從屬FIFO,FPGA通過此端口將PC上傳來的數(shù)據(jù)依次存放到Flash中。從屬FIFO不需要CPU的控制。3、FPGA控制與存儲模塊FPGA(現(xiàn)場可編程門陣列)控制與存儲模塊包括FPGA控制芯片以及用來存儲和轉(zhuǎn)發(fā)的RAM(隨機(jī)存儲器)和FlashMemory(閃存)。FPGA采用AlteraCyclone的EP1C12Q240。FPGA的內(nèi)部功能模塊有時鐘模塊、Flash寫入模塊、RAM寫入模塊、串行輸出控制模塊、并行輸出控制模塊、系統(tǒng)總控制模塊。時鐘模塊通過將FPGA的工作時鐘分頻產(chǎn)生其他模塊的時鐘信號，如10M的Flash讀時鐘，25K的Flash寫時鐘。如果選擇內(nèi)部產(chǎn)生數(shù)據(jù)輸出時鐘，那么時鐘模塊還會根據(jù)要求產(chǎn)生串行輸出控制模塊和并行輸出控制模塊的時鐘信號、MO脈沖信號和字同步信號；如果選擇外部輸入時鐘，時鐘模塊負(fù)責(zé)對輸入的時鐘和MO脈沖進(jìn)行整理，行成串行、并行輸出控制模塊的時鐘和MO脈沖信號。Flash寫入模塊用25K的時鐘，控制將電腦里傳過來的放置于FIFO口的數(shù)據(jù)，依次存放到FLASH指定地址中。在此之前，先經(jīng)計算機(jī)將控制信號發(fā)送至FX2的端點(diǎn)2緩沖區(qū)，經(jīng)端點(diǎn)2緩沖區(qū)從字節(jié)1到字節(jié)7串行發(fā)送至FPGA，然后寫入Flash的指定地址上，其字節(jié)1為指令頭字節(jié)，字節(jié)7為指令尾字節(jié)，且字節(jié)1須為0X55，字節(jié)7須為OXAA。否則，指令將不會發(fā)送和存儲。在系統(tǒng)工作時首先從Flash中讀取控制字段至FPGA的指令經(jīng)譯碼后，執(zhí)行相應(yīng)的控制動作。控制指令格式如圖5。控制字段分配字節(jié)1(55-48):0X55(B'01010101)，表示指令頭字節(jié)。字節(jié)2(47-40):字節(jié)2(39-32):字節(jié)4(31-24):共24位，表示M0脈沖的頻率控制字，系統(tǒng)時鐘是外部引入的50M晶振，MO脈沖可由該系統(tǒng)時鐘分頻得到。字節(jié)5(23-16):輸出格式選擇0X00并行方式10X01并行方式20X10串行方式其他保留字節(jié)6(15-8):時鐘信號選擇0X0x外部時鐘0X11內(nèi)部時鐘(10MHz)0X12內(nèi)部時鐘(5MHz)0X14內(nèi)部時鐘(2.5MHz)0X18內(nèi)部時鐘(1.25MHz)其他保留如果選擇外部時鐘，字節(jié)2-字節(jié)4的M0脈沖頻率控制字不起作用，由外部提供MO脈沖。字節(jié)7(7-0):OXAA(B'10101010)，表示指令尾字節(jié)。RAM寫入模塊雖然Flash的容量大，但是速度慢，為了滿足信號模擬器的輸出速度要求，用高速RAM進(jìn)行輸出數(shù)據(jù)的緩存和轉(zhuǎn)發(fā)。RAM芯片采用SI的611v6416，容量為64K*16RAM，F(xiàn)lash將Flash中的數(shù)據(jù)按控制指令中設(shè)置的輸出格式寫入高速RAM中，高速RAM有兩塊，一路存放I路數(shù)據(jù)，一路存放Q路數(shù)據(jù)。并行輸出控制模塊當(dāng)輸出格式選擇為并行方式1或者并行方式2時，該模塊負(fù)責(zé)控制將已經(jīng)按輸出格式存儲在高速RAM中的數(shù)據(jù)輸出到各個輸出端口中，同時輸出時鐘，數(shù)據(jù)和時鐘均為差分方式輸出。所以輸出端口數(shù)為，并行方式1:16X2+16X2+1X2+2X2=70路，并行方式2:16X2+1X2+1X2=36路。串行輸出控制模塊當(dāng)輸出格式選擇為串行方式時，該模塊負(fù)責(zé)控制將已經(jīng)按輸出格式存儲在高速RAM中的數(shù)據(jù)輸出到串行輸出端口中，同時還要輸出位時鐘、幀同步時鐘、字同步脈沖。所有信號均為差分方式輸出，輸出端口數(shù)為1X2+1X2+1X2+1X2=8路。系統(tǒng)總控制模塊在通過PC向USB寫控制字的方法實(shí)現(xiàn)軟系統(tǒng)控制的基礎(chǔ)上，為滿足雷達(dá)信號模擬器在模擬現(xiàn)場使用的靈活性需求，模擬器還提供了利用選擇按鈕實(shí)現(xiàn)的硬系統(tǒng)控制方法。FPGA提供了硬系統(tǒng)控制模塊。系統(tǒng)設(shè)有總讀寫控制按鈕一個一一S;時鐘選擇按鈕一個一一S1，S2，S3;輸出格式選擇按鈕二個——S4，S5時鐘選擇按鈕中，SI負(fù)責(zé)選擇內(nèi)部時鐘和外部時鐘，O-內(nèi)部時鐘。l-外部時鐘。SI取0時，選擇內(nèi)部時鐘，結(jié)合S2和S3，選擇不同的時鐘頻率，S2，S3:OO-lOMHz，01_5MHz，10-2.5腿z，11-1.25腿z，MO脈沖頻率由軟件寫入的控制字決定和選擇的時鐘頻率共同決定；S1取1時，選擇外部時鐘，S2和S3無效，MO脈沖也由外部提供。其他功能選擇按鈕真值表如下<table>tableseeoriginaldocumentpage8</column></row><table>對應(yīng)各控制按鈕，還有六個指示燈指示它們的功能，O-燈亮，l-燈滅.當(dāng)需要通過從PC上下載數(shù)據(jù)至Flash時，首先按總讀寫控制按鈕，指示燈亮起時，與PC機(jī)連接并下載數(shù)據(jù)。然后通過Sl，S2，S3，S4，S5按鈕，結(jié)合各個指示燈，選擇需要的時鐘和輸出格式等。4、數(shù)據(jù)輸出與輸入模塊數(shù)據(jù)輸出和輸入模塊通過長線發(fā)送器和長線接收器，實(shí)現(xiàn)數(shù)據(jù)，時鐘信號和MO脈沖的差分輸出，以及外部時鐘和MO脈沖的采集輸入，使用AM26LS31雙長線驅(qū)動器。數(shù)據(jù)輸出端口由以下三個部分組成通道一數(shù)據(jù)(I路數(shù)據(jù)輸出)，通道二數(shù)據(jù)(Q路數(shù)據(jù)輸出)，串行數(shù)據(jù)(串行數(shù)據(jù)輸出)。通道一數(shù)據(jù)包括16位并行信號，1位時鐘輸出信號和1位MO脈沖信號，差分傳輸，所以共36路信號，通道二數(shù)據(jù)包括16位并行信號，1位時鐘輸出信號和1位MO脈沖信號，差分傳輸，共36路信號，串行數(shù)據(jù)包括串行數(shù)據(jù)1位，串行輸出時鐘1位，字同步脈沖1位，M0脈沖l位，差分傳輸，所以共8路信號；數(shù)據(jù)輸入端口由l位外部時鐘輸入和1位M0脈沖輸入組成。當(dāng)系統(tǒng)選擇外部時鐘時，該模塊中由數(shù)據(jù)輸入端口采集時鐘信號和MO脈沖信號，經(jīng)過電平轉(zhuǎn)換之后送至FPGA完成選擇、整理等操作，為系統(tǒng)各模塊提供時鐘信號和MO脈沖信號；系統(tǒng)選擇內(nèi)部時鐘時，模塊由內(nèi)部產(chǎn)生時鐘信號和MO脈沖信號，數(shù)據(jù)輸入端口空置。本發(fā)明以FPGA芯片主控，結(jié)合Flash和高速RAM的存儲和轉(zhuǎn)發(fā)功能，利用USB接口與PC機(jī)相連，通過在線編程，實(shí)現(xiàn)按預(yù)設(shè)格式差分長線輸出指定的信號。輸出信號的時鐘和同步信號MO脈沖有內(nèi)部產(chǎn)生和通過數(shù)據(jù)輸出與輸入模塊由外部輸入兩種方式。圖2，圖3和圖4是模擬的信號輸出格式的時序圖，包括并行方式1，并行方式2和串行方式。輸出格式以PC通過USB總線交互模塊向FPGA芯片寫入控制字的方式進(jìn)行選擇，見圖5。然后FPGA芯片根據(jù)控制字選擇的包含輸出格式等信息的工作方式進(jìn)行時鐘選擇，數(shù)據(jù)緩存，輸出控制等處理，最后實(shí)現(xiàn)信號的差分長線輸出。圖6是雷達(dá)信號模擬器功能模塊框圖。PC計算機(jī)上設(shè)置運(yùn)行參數(shù)，結(jié)合Matlab，與USB控制芯片相連，完成模擬數(shù)據(jù)的生成和寫入，以及時鐘選擇，波形輸出參數(shù)，數(shù)據(jù)輸出格式等控制信息的設(shè)置。USB控制芯片用EZ-USBFX2(CY7C68013)芯片，在PC和FPGA主控芯片之間作為兩者的交互模塊，實(shí)現(xiàn)模擬數(shù)據(jù)和控制字的寫入。FPGA采用AlteraCyclone的EP1C12Q240，與Flash,高速RAM、功能控制按鈕、LED功能指示燈、長線接收器組和長線發(fā)送器組相連，F(xiàn)lash型號AT49BV641;高速RAM型號611v6416;長線驅(qū)動器型號AM26LS31。FPGA的內(nèi)部功能模塊有時鐘模塊、Flash寫入模塊、RAM寫入模塊、串行輸出控制模塊、并行輸出控制模塊、系統(tǒng)總控制模塊。各個內(nèi)部模塊協(xié)同完成數(shù)據(jù)的存儲，輸出與輸入控制等功能。本發(fā)明可以實(shí)時實(shí)現(xiàn)雷達(dá)模擬數(shù)據(jù)的生成以及時鐘選擇、波形輸出參數(shù)、數(shù)據(jù)輸出格式等控制信息的設(shè)置，靈活性好，滿足了雷達(dá)信號模擬器個性化和實(shí)時性的需求。權(quán)利要求一種動態(tài)雷達(dá)信號模擬器，其特征在于該模擬器包括PC計算機(jī)(1)、USB總線交互模塊(2)、FPGA控制與存儲模塊(3)、數(shù)據(jù)輸出與輸入模塊(4)，PC計算機(jī)(1)實(shí)現(xiàn)模擬信號數(shù)據(jù)的寫入、時鐘的選擇，以及波形輸出參數(shù)、數(shù)據(jù)輸出格式控制信息的設(shè)置；PC計算機(jī)(1)通過USB總線交互模塊(2)將數(shù)據(jù)和指令傳輸給FPGA控制與存儲模塊(3)；FPGA控制與存儲模塊(3)包括FPGA控制芯片(31)、用來存儲和轉(zhuǎn)發(fā)的RAM(32)和FlashMemory(33)，F(xiàn)PGA控制芯片(31)通過RAM(32)作為數(shù)據(jù)轉(zhuǎn)發(fā)通道，實(shí)現(xiàn)對FlashMemory(33)的讀寫以及模擬數(shù)據(jù)輸出；數(shù)據(jù)輸出與輸入模塊(4)通過長線發(fā)送器和長線接收器實(shí)現(xiàn)數(shù)據(jù)的輸出與輸入。2.根據(jù)權(quán)利要求1所述的動態(tài)雷達(dá)信號模擬器，其特征在于所述模擬信號類型包括線性調(diào)頻信號、回波脈沖信號、噪聲信號、外場數(shù)據(jù)；輸出格式包括并行方式1、并行方式2、串行方式。3.根據(jù)權(quán)利要求l所述的動態(tài)雷達(dá)信號模擬器，其特征在于PC計算機(jī)(1)中數(shù)據(jù)類型為復(fù)數(shù)形式的時候，分為I路和Q路兩路正交信號1路16位數(shù)據(jù)，Q路16位數(shù)據(jù)；輸出采用能降低共模干擾的差分輸出的方式；輸出格式有并行方式l，并行方式2，串行方式；其中，并行方式l:輸出形式I路，16位差分；Q路，16位；時鐘，2位差分，分別和I路、Q路連接；M0脈沖(雷達(dá)脈沖重復(fù)周期的標(biāo)示脈沖)，l位差分，每個脈沖重復(fù)周期輸出一個M0脈沖作為標(biāo)示脈沖；并行方式2:輸出形式1路，16位差分，I路和Q路信號時分復(fù)用輸出；Q路，空置；時鐘，1位差分；M0脈沖，1位差分；串行方式輸出形式輸出串行信號1位差分；時鐘，l位差分；W0脈沖(字同步脈沖)1位差分;M0脈沖:1位差分。4.根據(jù)權(quán)利要求l所述的動態(tài)雷達(dá)信號模擬器，其特征在于數(shù)據(jù)輸出與輸入模塊(4)包括數(shù)據(jù)輸出端口和數(shù)據(jù)輸入端口；數(shù)據(jù)輸出端口包括通道一數(shù)據(jù)即I路數(shù)據(jù)輸出、通道二數(shù)據(jù)即Q路數(shù)據(jù)輸出、串行數(shù)據(jù)輸出；通道一數(shù)據(jù)包括16位并行信號，1位時鐘輸出信號和1位M0脈沖信號，差分傳輸，共36路信號；通道二數(shù)據(jù)包括16位并行信號，1位時鐘輸出信號和1位M0脈沖信號，差分傳輸，共36路信號；串行數(shù)據(jù)輸出包括串行數(shù)據(jù)1位，串行輸出時鐘1位，字同步脈沖1位，M0脈沖1位，差分傳輸，共8路信號；數(shù)據(jù)輸入端口包括1位外部時鐘輸入和1位外部MO脈沖輸入；當(dāng)系統(tǒng)選擇外部時鐘時，由數(shù)據(jù)輸入端口采集時鐘信號和M0脈沖信號，經(jīng)過電平轉(zhuǎn)換之后送至FPGA控制與存儲模塊(3)，提供時鐘信號和M0脈沖信號；系統(tǒng)選擇內(nèi)部時鐘時，數(shù)據(jù)輸入端口空置。全文摘要本發(fā)明公開了一種動態(tài)雷達(dá)信號模擬器，該模擬器包括PC計算機(jī)、USB總線交互模塊、FPGA控制與存儲模塊、數(shù)據(jù)輸出與輸入模塊，PC計算機(jī)實(shí)現(xiàn)模擬信號數(shù)據(jù)的寫入、時鐘的選擇，以及波形輸出參數(shù)、數(shù)據(jù)輸出格式控制信息的設(shè)置；PC計算機(jī)通過USB總線交互模塊將數(shù)據(jù)和指令傳輸給FPGA控制與存儲模塊；FPGA控制與存儲模塊包括FPGA控制芯片、用來存儲和轉(zhuǎn)發(fā)的RAM和FlashMemory，F(xiàn)PGA控制芯片通過RAM作為數(shù)據(jù)轉(zhuǎn)發(fā)通道，實(shí)現(xiàn)對FlashMemory的讀寫以及模擬數(shù)據(jù)輸出；數(shù)據(jù)輸出與輸入模塊通過長線發(fā)送器和長線接收器實(shí)現(xiàn)數(shù)據(jù)的輸出與輸入。本發(fā)明可以實(shí)時實(shí)現(xiàn)雷達(dá)模擬數(shù)據(jù)的生成以及時鐘選擇、波形輸出參數(shù)、數(shù)據(jù)輸出格式等控制信息的設(shè)置，靈活性好，滿足了雷達(dá)信號模擬器個性化和實(shí)時性的需求。文檔編號G01S7/40GK101782647SQ201010107838公開日2010年7月21日申請日期2010年2月9日優(yōu)先權(quán)日2010年2月9日發(fā)明者唐嵐,張興敢,杜仲林,柏業(yè)超,魏耀申請人:南京大學(xué)