本公開涉及顯示裝置以及驅(qū)動該顯示裝置的方法。更具體地，本公開涉及一種包括互補型金屬氧化物半導(dǎo)體(CMOS)晶體管元件的選通驅(qū)動電路以及使用該選通驅(qū)動電路的顯示裝置。
背景技術(shù)：
：平板顯示裝置包括液晶顯示(LCD)裝置和有機發(fā)光二極管(OLED)顯示器等。顯示裝置的驅(qū)動電路通常包括：像素陣列，圖像顯示在像素陣列上；數(shù)據(jù)驅(qū)動電路，其將數(shù)據(jù)信號供應(yīng)給像素陣列的數(shù)據(jù)線；選通驅(qū)動電路，其將與數(shù)據(jù)信號同步的選通脈沖(或掃描脈沖)依次供應(yīng)給像素陣列的選通線；定時控制器，其控制數(shù)據(jù)驅(qū)動電路和選通驅(qū)動電路；等等。各個像素包括薄膜晶體管(TFT)，所述薄膜晶體管響應(yīng)于通過選通線供應(yīng)的選通脈沖，將數(shù)據(jù)線的電壓供應(yīng)給像素電極。選通脈沖在選通高電壓VGH與選通低電壓VGL之間擺動。選通高電壓VGH被設(shè)置為比形成在顯示面板上的TFT的閾值電壓高的電壓，并且選通低電壓VGL被設(shè)置為比TFT的閾值電壓低的電壓。像素的TFT響應(yīng)于選通高電壓VGH而導(dǎo)通。已經(jīng)采用了用于將選通驅(qū)動電路與像素陣列一起嵌入在顯示面板中的技術(shù)。嵌入在顯示面板中的選通驅(qū)動電路被稱為面板中柵極(GIP)電路。GIP電路包括通常包括多個相關(guān)地連接的級的移位寄存器。各個級響應(yīng)于起始脈沖生成輸出，并且根據(jù)移位時鐘對輸出進行移位。移位寄存器的級包括對選通線充電的Q節(jié)點、使選通線放電的QB(Qbar)節(jié)點以及連接到Q節(jié)點和QB節(jié)點的開關(guān)電路。開關(guān)電路響應(yīng)于起始脈沖或者來自前一級的輸出而使Q節(jié)點放電，以便使選通線的電壓上升，并且響應(yīng)于復(fù)位脈沖或者來自下一級的輸出而對QB節(jié)點充電。開關(guān)電路包括按照金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的結(jié)構(gòu)的TFT。GIP電路直接形成在顯示面板的邊框上，這使得難以設(shè)計窄邊框。為了具體實現(xiàn)窄邊框，已經(jīng)對GIP電路的簡單配置進行了許多研究。然而，GIP電路通常需要用于穩(wěn)定操作的特定電路，這使得難以設(shè)計GIP電路的簡單配置。緊接在嵌入有GIP電路的顯示裝置通電之后，GIP電路中的Q節(jié)點和QB節(jié)點立即處于隨機狀態(tài)。在隨機狀態(tài)下，GIP電路可能發(fā)生故障以生成異常輸出。為了GIP電路的穩(wěn)定操作，復(fù)位信號通常被供應(yīng)給GIP電路的所有級，使得可以在Q＝低并且QB＝高的情況下執(zhí)行初始化處理。為此，通常需要用于將RST信號供應(yīng)給GIP電路的復(fù)位(RST)線。在GIP電路的移位寄存器中，多個級彼此級聯(lián)連接。為了生成輸出信號，各個級接收用于對Q節(jié)點預(yù)充電的第一進位信號Gout_Pre。在生成輸出信號之后，各個級接收用于使Q節(jié)點放電的第二進位信號Gout_Post。為此，添加了不生成輸出但向其它級供應(yīng)進位信號的虛設(shè)級。例如，第(n+1)級(或端部生成器)連接到輸出最后一個選通脈沖的第n級(n是大于2的正整數(shù))。第(n+1)級不輸出選通脈沖，而是將第二進位信號Gout_Post供應(yīng)給第n級。為了減小邊框的尺寸，現(xiàn)在正在進行許多研究以優(yōu)化GIP電路。然而，因為GIP電路通常需要用于正?；蚍€(wěn)定操作的特定電路元件和信號線，所以可能難以減小GIP電路的尺寸以及邊框的尺寸。技術(shù)實現(xiàn)要素：因此，本公開涉及一種顯示裝置以及驅(qū)動該顯示裝置的方法，其基本上消除了由于現(xiàn)有技術(shù)的限制和缺點導(dǎo)致的一個或更多個問題。本公開的優(yōu)點在于提供一種具有窄邊框的顯示裝置。本公開的實施方式的另外的優(yōu)點和特征將在下面的描述中被部分地闡述，并且對于本領(lǐng)域普通技術(shù)人員而言在查閱下文之后部分地將變得明顯或者可以從本發(fā)明的實踐而得知。通過在書面描述及其權(quán)利要求以及附圖中具體指出的結(jié)構(gòu)可以實現(xiàn)并獲得本發(fā)明的實施方式的目的和其它優(yōu)點。為了實現(xiàn)這些目的和其它優(yōu)點，并且根據(jù)本發(fā)明的目的，如在本文中所具體實現(xiàn)并廣義描述的，選通驅(qū)動電路具有包括多個相關(guān)地連接的級的移位寄存器。所述第n級(n是正整數(shù))可以包括：自動復(fù)位電路，所述自動復(fù)位電路接收第一時鐘和來自第(n-1)級的進位信號，當(dāng)所述第一時鐘處于高電壓并且所述進位信號處于低電壓時，將Q節(jié)點調(diào)節(jié)為低電壓，并且當(dāng)所述第一時鐘和所述進位信號二者處于高電壓時，將所述Q節(jié)點調(diào)節(jié)為高電壓。所述第n級還可以包括：鎖存器，所述鎖存器連接在所述Q節(jié)點與QB節(jié)點之間；以及緩沖器，所述緩沖器被配置為在所述Q節(jié)點的電壓是高電壓并且第二時鐘在高電壓下被接收時使輸出電壓上升，并且在所述QB節(jié)點的電壓是高電壓時使所述輸出電壓下降。所述第一時鐘與所述進位信號同步。根據(jù)本公開的實施方式的顯示裝置包括所述選通驅(qū)動電路。要理解的是，本發(fā)明的以上總體描述和以下詳細(xì)描述二者是示例性和說明性的，并且旨在提供對要求保護的本發(fā)明的進一步說明。附圖說明附圖被包括以提供對本發(fā)明的進一步理解，并且被并入本說明書并構(gòu)成本說明書的一部分，附圖例示了本發(fā)明的實施方式，并且與本說明書一起用來解釋本發(fā)明的原理。附圖中：圖1是例示了根據(jù)本公開的實施方式的顯示裝置的驅(qū)動電路的框圖。圖2是例示了面板中柵極(GIP)電路中的選通定時控制信號和相關(guān)地連接的級的圖。圖3是例示了圖2中示出的級的電路圖。圖4是例示了圖3中示出的級的操作的波形圖。具體實施方式提供以下描述以幫助讀者獲得對本文描述的方法、設(shè)備和/或系統(tǒng)的全面理解。因此，將向本領(lǐng)域普通技術(shù)人員建議本文描述的方法、設(shè)備和/或系統(tǒng)的各種改變、修改和等同物。另外，為了更加清楚和簡明，可以省略對公知功能和結(jié)構(gòu)的描述。參照圖1和圖2，根據(jù)本公開的實施方式的顯示裝置包括顯示面板PNL和用于將輸入圖像的數(shù)據(jù)寫入顯示面板PNL的像素陣列AA的顯示面板驅(qū)動電路。顯示面板PNL可以被實現(xiàn)為具有面板中柵極(GIP)電路的諸如液晶顯示(LCD)裝置和有機發(fā)光二極管(OLED)顯示裝置的平板顯示器的顯示面板。顯示面板PNL包括：數(shù)據(jù)線12；選通線14，其以正交方式與數(shù)據(jù)線12交叉；以及像素陣列AA，其中由數(shù)據(jù)線12和選通線14限定的像素按照矩陣布置。輸入圖像顯示在像素陣列AA上。顯示面板驅(qū)動電路包括：數(shù)據(jù)驅(qū)動電路SIC，其將數(shù)據(jù)電壓供應(yīng)給數(shù)據(jù)線12；選通驅(qū)動電路LS和GIP，其將與數(shù)據(jù)電壓同步的選通脈沖依次供應(yīng)給選通線14；以及定時控制器(TCON)。定時控制器TCON將從外部主機系統(tǒng)接收的輸入圖像的數(shù)據(jù)發(fā)送到數(shù)據(jù)驅(qū)動電路SIC。定時控制器TCON從外部主機系統(tǒng)接收變得與輸入圖像同步的定時信號，諸如垂直同步信號、水平同步信號、數(shù)據(jù)使能信號、時鐘等。參照接收的定時信號，定時控制器TCON生成用于對分別操作數(shù)據(jù)驅(qū)動電路SIC和選通驅(qū)動電路的定時進行控制的定時控制信號。主機系統(tǒng)可以被實現(xiàn)為以下項目之一：電視系統(tǒng)、機頂盒、導(dǎo)航系統(tǒng)、DVD播放器、藍光播放器、個人計算機(PC)、家庭影院系統(tǒng)和電話系統(tǒng)。主機系統(tǒng)將從各種視頻源接收的輸入圖像的像素數(shù)據(jù)發(fā)送到定時控制器TCON，并且將與像素數(shù)據(jù)同步的定時信號發(fā)送到定時控制器TCON。數(shù)據(jù)驅(qū)動電路SIC由定時控制器TCON供應(yīng)輸入圖像的數(shù)據(jù)和數(shù)據(jù)定時控制信號。數(shù)據(jù)驅(qū)動電路SIC通過在定時控制器TCON的控制下將輸入圖像的數(shù)據(jù)轉(zhuǎn)換為伽馬補償電壓來生成數(shù)據(jù)電壓，并且將該數(shù)據(jù)電壓輸出到數(shù)據(jù)線12。數(shù)據(jù)驅(qū)動電路SIC包括多個源驅(qū)動器集成電路(IC)。源驅(qū)動器IC可以通過玻璃上芯片(COG)工藝或載帶自動結(jié)合(TAB)工藝連接到數(shù)據(jù)線12。選通驅(qū)動電路包括電平移位器LS和GIP電路GIP。在由電平移位器LS轉(zhuǎn)換選通時序控制信號的電壓電平之后，從定時控制器TCON輸出的選通定時控制信號被輸入到GIP電路。選通定時控制信號包括起始脈沖VST(L)和VST(R)以及移位時鐘CLK(L)和CLK(R)。由于輸入到電平移位器LS的信號是數(shù)字信號，所以該信號不能驅(qū)動顯示面板PNL的薄膜晶體管(TFT)。電平移位器LS對從定時控制器TCON接收的選通定時控制信號的電壓進行移位，以將選通定時控制信號轉(zhuǎn)換為在選通低電壓VGL與選通高電壓VGH之間擺動的電壓的信號。選通高電壓VGH被設(shè)置為比形成在顯示面板PNL上的TFT的閾值電壓高的電壓，并且選通低電壓VGH被設(shè)置為比TFT的閾值電壓低的電壓。GIP電路GIP可以形成在顯示面板PNL的一側(cè)的邊緣上或者顯示面板PNL的兩側(cè)的邊緣上。GIP電路GIP包括被輸入有起始脈沖VST(L)和VST(R)以及移位時鐘CLK(L)和CLK(R)的移位寄存器。在GIP電路GIP被形成在邊框的兩側(cè)的情況下，如圖2所示，起始脈沖VST(L)和VST(R)以及移位時鐘CLK(L)和CLK(R)分別被供應(yīng)給左GIP電路GIP和右GIP電路GIP。左GIP電路GIP包括按照命名的順序?qū)⑦x通脈沖依次供應(yīng)給奇數(shù)編號的選通線G1、G3、...、Gn-1的第一移位寄存器。右GIP電路GIP包括被布置在顯示面板PNL的右側(cè)并且按照命名的順序?qū)⑦x通脈沖依次供應(yīng)給偶數(shù)編號的選通線G2、G4、...、Gn的第二移位寄存器。第一移位寄存器包括級聯(lián)連接的連接級SL1至SLn/2。第一移位寄存器的級SL1至SLn/2響應(yīng)于起始脈沖VST(L)開始輸出選通脈沖，并且響應(yīng)于移位時鐘CLK(L)來對選通脈沖進行移位。從級SL1至SLn/2分別輸出的選通脈沖被供應(yīng)給奇數(shù)編號的選通線G1、G3、...、Gn-1，并且同時，作為進位信號Gout-Pre被輸入到下一級。第二移位寄存器包括級聯(lián)連接的級SR1至SRn/2。第二移位寄存器的級SR1至SRn/2響應(yīng)于起始脈沖VST(R)開始輸出選通脈沖，并且響應(yīng)于移位時鐘CLK(R)來對選通脈沖進行移位。從級SR1至SRn/2分別輸出的選通脈沖被供應(yīng)給偶數(shù)編號的選通線G2、G4、...、Gn，并且同時，作為進位信號Gout_Pre被輸入到下一級。如圖3所例示，GIP電路GIP的各個級用作包括互補型金屬氧化物半導(dǎo)體(CMOS)晶體管的SR鎖存器。各個級利用進位信號Gout_Pre和第一時鐘CLKA來控制自動復(fù)位，并且利用第一時鐘CLKA來控制緩沖器關(guān)閉定時。結(jié)果，本公開的實施方式可以不需要虛設(shè)級(或端部生成器)。因此，從根據(jù)本公開的實施方式的GIP電路中移除上述組件，這使得易于設(shè)計窄邊框。圖3是詳細(xì)例示了圖2中示出的級的電路圖。圖3中示出的電路是第n級電路(“n”是正整數(shù))。在圖3中，M1、M3、M5、M7、M9和M11被實現(xiàn)為n型金屬氧化物硅場效應(yīng)晶體管(MOSFET)(在下文中，稱為“NMOS”)，M2、M4、M6、M8和M10被實現(xiàn)為p型MOSFET(在下文中，稱為“PMOS”)。圖4是例示了圖3中示出的級的操作的波形圖。參照圖3和圖4，各個級包括自動復(fù)位電路31、鎖存器32和緩沖器33。移位時鐘CLK(L)或CLK(R)、從前一級接收的進位信號/起始脈沖VST(L)和VST(R)、選通高電壓VGH和選通低電壓VGL被輸入到各個級。輸入到除第一級之外的第n級的進位信號是來自第(n-1)級的輸出Gout。不是進位信號Gout_Pre，而是起始脈沖VST(L)或VST(R)被輸入到第一級SL1或SR1。移位時鐘CLK(L)或CLK(R)包括第一時鐘CLKA和相對于第一時鐘CLKA具有相位差的第二時鐘CLKB。第二時鐘CLKB在第一時鐘CLKA之后發(fā)生。第一時鐘CLKA變?yōu)榕c進位信號Gout_Pre同步。在GIP電路形成在顯示面板PNL的一側(cè)邊框中的情況下，第二時鐘CLKB可以與第一時鐘CLKA反相地發(fā)生。自動復(fù)位電路31和緩沖器33中的每一個包括傳輸門(TG)。TG是NMOS和PMOS并聯(lián)連接以減小導(dǎo)通電阻RON并且能夠在全范圍的電壓下被驅(qū)動的開關(guān)元件。例如，在給定VGH＝10V，VGL＝0V，Vth＝1V并且Vgs＝10V的情況下，如果驅(qū)動范圍為則NMOS的輸出電壓范圍為并且PMOS的輸出電壓范圍為在這種情況下，Vth表示閾值電壓，Vgs表示柵-源電壓。由于NMOS和PMOS并聯(lián)連接，因此可以用的輸出電壓范圍(即，全范圍)來驅(qū)動TG。自動復(fù)位電路31接收第一時鐘CLKA以及從第(n-1)級接收的進位信號Gout_Pre。如果CLKA＝高且Gout_Pre＝低，則自動復(fù)位電路31將Q節(jié)點Q的電壓調(diào)節(jié)為Q＝低。另選地，如果CLKA＝高且Gout_Pre＝高，則自動復(fù)位電路31將Q節(jié)點Q的電壓調(diào)節(jié)為Q＝高。自動復(fù)位電路31包括第一TGM1或M2、第二NMOSM3和第二PMOSM4。第一TG包括彼此并聯(lián)連接的第一NMOSM1和第一PMOSM2。第一時鐘CLKA和進位信號Gout_Pre被輸入到第一TG。NMOS時鐘M1響應(yīng)于第一時鐘CLKA而導(dǎo)通。第一NMOSM1包括輸入有第一時鐘CLKA的柵極、輸入有進位信號Gout_Pre的漏極以及連接到Q節(jié)點Q的源極。第一PMOSM2響應(yīng)于進位信號Gout_Pre以及來自第二NMOSM3和第二PMOSM4的輸出而導(dǎo)通，其中，第二NMOSM3和第二PMOSM4根據(jù)第一時鐘CLKA而導(dǎo)通/截止。第一PMOSM2包括連接到第二NMOSM3的漏極和第二PMOSM4的漏極的柵極、輸入有進位信號Gout_Pre的源極以及連接到Q節(jié)點的漏極。第二NMOSM3和第二PMOSM4響應(yīng)于第一時鐘CLKA互補地操作，以便對第一PMOSM2的柵極充電和放電。當(dāng)?shù)诙﨨MOSM3響應(yīng)于第一時鐘CLKA而導(dǎo)通時，第二PMOSM4截止。相反，當(dāng)?shù)诙MOSM4導(dǎo)通時，第二NMOSM3截止。第二NMOSM3包括輸入有第一時鐘CLKA的柵極、連接到第一PMOSM2的柵極的漏極以及連接到VGL線(或低電位電源線)的源極。第二PMOSM4包括輸入有第一時鐘CLKA的柵極、連接到第一PMOSM2的柵極的漏極以及連接到VGH線(或高電位電源線)的源極。VGL線被供應(yīng)有選通低電壓(VGL)。VGH線被供應(yīng)有選通高電壓(VGH)。自動復(fù)位電路31的輸出節(jié)點連接到第一NMOSM1的源極、第一PMOSM2的漏極和Q節(jié)點Q。自動復(fù)位電路31的輸出信號被供應(yīng)給Q節(jié)點Q。響應(yīng)于輸出信號，鎖存器32對Q節(jié)點Q和QB節(jié)點QB充電或放電。鎖存器32包括在閉環(huán)反饋電路中連接的兩個反相器INV1和INV2，以按照與Q節(jié)點Q的電壓相反的關(guān)系調(diào)節(jié)QB節(jié)點QB的電壓。第一反相器INV1包括第三NMOSM5和第三PMOSM6。第二反相器INV2包括第四NMOSM7和第四PMOSM8。第一反相器INV1將Q節(jié)點Q的反相信號供應(yīng)給QB節(jié)點QB。第三NMOSM5包括連接到自動復(fù)位電路31的輸出節(jié)點且連接到Q節(jié)點Q的柵極、連接到QB節(jié)點QB的漏極以及連接到VGL線的源極。第三PMOSM6包括連接到自動復(fù)位電路31的輸出節(jié)點且連接到Q節(jié)點Q的柵極、連接到QB節(jié)點QB的漏極以及連接到VGH線的源極。第二反相器INV2將QB節(jié)點QB的反相信號供應(yīng)給Q節(jié)點Q。第四NMOSM7包括連接到QB節(jié)點QB的柵極、連接到Q節(jié)點Q的漏極以及連接到VGL線的源極。第四PMOSM8包括連接到QB節(jié)點QB的柵極、連接到Q節(jié)點Q的漏極以及連接到VGH線的源極。如果Q＝高且CLKB＝高，則緩沖器33使輸出電壓Gout上升。另選地，如果QB＝高，則緩沖器33使輸出電壓Gout下降。緩沖器33包括上拉晶體管和下拉晶體管。響應(yīng)于Q節(jié)點Q的電壓，上拉晶體管將第二時鐘CLKB供應(yīng)給輸出節(jié)點，以便使輸出電壓Gout上升。響應(yīng)于QB節(jié)點QB的電壓，下拉晶體管使輸出節(jié)點放電，以便使輸出電壓Gout下降。上拉晶體管包括第二TGM10和M11。下拉晶體管包括第六NMOSM9。輸出電壓是供應(yīng)給選通線的選通脈沖。第二TG包括彼此并聯(lián)連接的第五NMOSM11和第五PMOSM10。第二時鐘CLKB被輸入到第二TG。第五PMOSM10包括連接到QB節(jié)點QB的柵極、連接到輸出節(jié)點的漏極以及輸入有第二時鐘CLKB的源極。第五NMOSM11包括連接到Q節(jié)點Q的柵極、連接到輸出節(jié)點的源極以及輸入有第二時鐘CLKB的漏極。第六NMOSM9包括連接到QB節(jié)點QB的柵極、連接到輸出節(jié)點的漏極以及連接到VGL線的源極。在圖4和表1中示出了第n級中的TFTM1至M11的導(dǎo)通(ON)/截止(OFF)定時。[表1]TFTt1t2t3t4t5t6t7t8t9t10M1截止導(dǎo)通截止截止截止導(dǎo)通截止截止截止導(dǎo)通M2截止導(dǎo)通截止截止截止導(dǎo)通截止截止截止導(dǎo)通M3截止導(dǎo)通截止截止截止導(dǎo)通截止截止截止導(dǎo)通M4導(dǎo)通截止導(dǎo)通導(dǎo)通導(dǎo)通截止導(dǎo)通導(dǎo)通導(dǎo)通截止M5異常截止截止截止截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止M6異常導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止截止截止導(dǎo)通M7異常導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止截止截止導(dǎo)通M8異常截止截止截止截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止M9異常導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止截止截止導(dǎo)通M11異常截止截止截止截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止參照圖3和圖4以及表1，時段t1指示緊接在顯示裝置通電之后的時段。在時段t1中，CLKA＝低，CLKB＝低，Gout_Pre＝低。這里，“低”表示選通低電壓(VGL)，“高”表示選通高電壓(VGH)。因此，在時段t1中，Q節(jié)點Q和QB節(jié)點QB中的每一個處于異常狀態(tài)，進而具有取決于其前一狀態(tài)的隨機電壓。在時段t1中，M4保持在導(dǎo)通狀態(tài)，并且M1至M3處于截止?fàn)顟B(tài)。在時段t1中，M5至M11處于隨機和異常狀態(tài)。在時段t2中，CLKA＝高，CLKB＝低，并且Gout_Pre＝低。因此，M1、M2和M3導(dǎo)通，并且M4截止。同時，M6、M7和M9導(dǎo)通，而M5、M8和M10截止。在時段t2中，進行復(fù)位以使Q＝低并且QB＝高。在時段t3中，CLKA＝低，CLKB＝低，并且Gout_Pre＝低。在時段t3中，M4、M6和M7處于導(dǎo)通狀態(tài)，并且M1至M3、M5、M8和M11處于截止?fàn)顟B(tài)。在時段t4中，CLKA＝低，CLKB＝高，并且Gout_Pre＝高。在時段t4中，TFT保持與時段t3相同的狀態(tài)。在時段t5中，CLKA＝低，CLKB＝低，并且Gout_Pre＝低。因此，M1、M2和M3導(dǎo)通，而M4截止。在時段t5中，TFT保持與t4中相同的狀態(tài)。在時段t3至t5中，M1至M3處于截止?fàn)顟B(tài)，M4處于導(dǎo)通狀態(tài)。在時段t3至t5中，M5至M11保持與時段t2中相同的狀態(tài)。在時段t6中，CLKA＝高，CLKB＝低，并且Gout_Pre＝高。因此，在時段t6中，M1至M3、M5、M8、M10和M11導(dǎo)通，并且M4、M6、M7和M9截止。結(jié)果，Q節(jié)點Q在選通高電壓VGH下充電以實現(xiàn)Q＝高，并且使QB節(jié)點QB放電以實現(xiàn)QB＝低。在時段t7中，CLKA＝低，CLKB＝低，并且Gout_Pre＝低。在時段t7中，M4、M5、M8、M10和M11導(dǎo)通，并且M1至M3、M6、M7和M9截止。結(jié)果，在時段t7中，Q＝高并且QB＝低，這與時段t6中相同。在時段t7中，CLKA＝低，M1和M2截止，并且鎖存器32使Q節(jié)點Q和QB節(jié)點QB保持在它們的前一狀態(tài)。在時段t8中，CLKA＝低，CLKB＝高，并且Gout_Pre＝低。因此，在時段t8中，M4、M5、M8、M10和M11導(dǎo)通，并且M1至M3、M6、M7和M9截止。結(jié)果，CLKB＝高經(jīng)由第二TG被供應(yīng)給輸出節(jié)點，使得輸出電壓可以上升。在時段t9中，CLKA＝低，CLKB＝低，并且Gout_Pre＝低。因此，在時段t9中，M4、M5、M8、M10和M11導(dǎo)通，并且M1至M3、M6、M7和M9截止。結(jié)果，輸出節(jié)點的電壓由于CLKB＝低而放電，使得輸出電壓可以下降。在時段t10中，CLKA＝高，CLKB＝低，并且Gout_Pre＝低。在時段t10中，TFT處于與時段t2中相同的狀態(tài)。因此，M1、M2和M3導(dǎo)通，而M4截止。同時，M6、M7和M9導(dǎo)通，并且M5、M8、M10和M11截止。在時段t10中，進行復(fù)位以使Q＝低并且QB＝高。在時段t10中，第二時鐘CLKB使第二TG截止，以控制對緩沖器33進行驅(qū)動的定時。本發(fā)明的實施方式可以被描述如下。本發(fā)明的示例性實施方式提供了一種具有移位寄存器的選通驅(qū)動電路，所述移位寄存器具有包括第n級的多個級，其中，n是正整數(shù)，該第n級包括：自動復(fù)位電路，所述自動復(fù)位電路接收第一時鐘和來自第(n-1)級的進位信號，當(dāng)所述第一時鐘處于高電壓并且所述進位信號處于低電壓時，將Q節(jié)點調(diào)節(jié)為低電壓，并且當(dāng)所述第一時鐘和所述進位信號二者處于高電壓時，將所述Q節(jié)點調(diào)節(jié)為高電壓；鎖存器，所述鎖存器連接在所述Q節(jié)點與QB節(jié)點之間；以及緩沖器，所述緩沖器在所述Q節(jié)點的電壓是高電壓并且第二時鐘在高電壓下被接收時使輸出電壓上升，并且在所述QB節(jié)點的電壓是高電壓時使所述輸出電壓下降。所述第一時鐘與所述進位信號同步。所述自動復(fù)位電路包括：第一傳輸門(TG)，其被配置為接收所述第一時鐘和所述進位信號，并且將輸出信號供應(yīng)給所述Q節(jié)點；以及第二n型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)(NMOS)和第二p型MOSFET(PMOS)，它們連接到所述第一TG。所述第一TG包括：第一NMOS，所述第一NMOS包括輸入有所述第一時鐘的柵極、輸入有所述進位信號的漏極以及連接到所述Q節(jié)點的源極；以及第一PMOS，所述第一PMOS包括與所述第二NMOS的漏極和所述第二PMOS的漏極連接的柵極、輸入有所述進位信號的源極以及連接到所述Q節(jié)點的漏極。所述第二NMOS包括輸入有所述第一時鐘的柵極、與第一PMOS的柵極連接的漏極以及連接到用來供應(yīng)低電壓的低電位電源線的源極。所述第二PMOS包括輸入有所述第一時鐘的柵極、與所述第一PMOS的柵極連接的漏極以及連接到高電位電源線的源極。所述鎖存器包括在閉環(huán)反饋電路中彼此連接的第一反相器和第二反相器。所述第一反相器包括：第三NMOS，所述第三NMOS包括連接到所述Q節(jié)點的柵極、連接到所述QB節(jié)點的漏極以及連接到所述低電位電源線的源極；以及第三PMOS，所述第三PMOS包括連接到所述Q節(jié)點的柵極、連接到所述QB節(jié)點的漏極以及連接到所述高電位電源線的源極。所述第二反相器包括：第四NMOS，所述第四NMOS包括連接到所述QB節(jié)點的柵極、連接到所述Q節(jié)點的漏極以及連接到所述低電位電源線的源極；以及第四PMOS，所述第四PMOS包括連接到所述QB節(jié)點的柵極、連接到所述Q節(jié)點的漏極以及連接到所述高電位電源線的源極。所述緩沖器包括：上拉晶體管，所述上拉晶體管被配置為響應(yīng)于所述Q節(jié)點的電壓，將所述第二時鐘供應(yīng)給輸出節(jié)點，以便使輸出電壓上升；以及下拉晶體管，所述下拉晶體管被配置為響應(yīng)于所述QB節(jié)點的電壓，使所述輸出節(jié)點放電，以便使所述輸出電壓下降。所述上拉晶體管包括第二TG。所述第二時鐘發(fā)生在所述第一時鐘之后。所述第二TG包括：第五PMOS，所述第五PMOS包括連接到所述QB節(jié)點的柵極、連接到所述輸出節(jié)點的漏極以及輸入有所述第二時鐘的源極；以及第五NMOS，所述第五NMOS包括連接到所述Q節(jié)點的柵極、連接到所述輸出節(jié)點的源極以及輸入有所述第二時鐘的漏極，并且其中，所述下拉晶體管包括第六NMOS，所述第六NMOS包括連接到所述QB節(jié)點的柵極、連接到所述輸出節(jié)點的漏極以及連接到所述低電位電源線的源極。在所述第一時鐘在高電位電壓下被充電并且所述進位信號在低電位電壓下被接收的情況下，所述Q節(jié)點的電壓被復(fù)位為低電位電壓，所述QB節(jié)點的電壓被復(fù)位為高電位電壓，并且繼而，所述第二TG截止。本公開的另一示例性實施方式提供了一種顯示裝置，該顯示裝置包括：顯示面板，所述顯示面板包括將數(shù)據(jù)信號供應(yīng)給數(shù)據(jù)線的數(shù)據(jù)驅(qū)動電路以及將與數(shù)據(jù)信號同步的選通脈沖供應(yīng)給選通線的選通驅(qū)動電路。選通驅(qū)動電路具有移位寄存器，所述移位寄存器具有包括第n級的多個級，其中，n是正整數(shù)。所述第n級包括：自動復(fù)位電路，所述自動復(fù)位電路接收第一時鐘和從第(n-1)級接收的進位信號，當(dāng)所述第一時鐘處于高電壓并且所述進位信號處于低電壓時，將Q節(jié)點調(diào)節(jié)為低電壓，并且當(dāng)所述第一時鐘和所述進位信號二者處于高電壓時，將所述Q節(jié)點調(diào)節(jié)為高電壓；鎖存器，所述鎖存器連接在所述Q節(jié)點與QB節(jié)點之間；以及緩沖器，所述緩沖器在所述Q節(jié)點的電壓是高電壓并且第二時鐘在高電壓下被接收時使輸出電壓上升，并且在所述QB節(jié)點的電壓是高電壓時使所述輸出電壓下降。所述第一時鐘與所述進位信號同步。所述自動復(fù)位電路包括：第一傳輸門(TG)，所述第一TG被配置為接收所述第一時鐘和所述進位信號，并且將輸出信號供應(yīng)給所述Q節(jié)點；以及第二n型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)(NMOS)和第二p型MOSFET(PMOS)，所述第二NMOS和所述第二PMOS連接到所述第一TG。所述第一TG包括：第一NMOS，所述第一NMOS包括輸入有所述第一時鐘的柵極、輸入有所述進位信號的漏極以及連接到所述Q節(jié)點的源極；以及第一PMOS，所述第一PMOS包括與所述第二NMOS的漏極和所述第二PMOS的漏極連接的柵極、輸入有所述進位信號的源極以及連接到所述Q節(jié)點的漏極。所述第二NMOS包括輸入有所述第一時鐘的柵極、與第一PMOS的柵極連接的漏極以及連接到用來供應(yīng)所述低電壓的低電位電源線的源極。所述第二PMOS包括輸入有所述第一時鐘的柵極、與所述第一PMOS的柵極連接的漏極以及連接到高電位電源線的源極。所述鎖存器包括在閉環(huán)反饋電路中彼此連接的第一反相器和第二反相器。所述第一反相器包括：第三NMOS，所述第三NMOS包括連接到所述Q節(jié)點的柵極、連接到所述QB節(jié)點的漏極以及連接到所述低電位電源線的源極；以及第三PMOS，所述第三PMOS包括連接到所述Q節(jié)點的柵極、連接到所述QB節(jié)點的漏極以及連接到所述高電位電源線的源極。所述第二反相器包括：第四NMOS，所述第四NMOS包括連接到所述QB節(jié)點的柵極、連接到所述Q節(jié)點的漏極以及連接到所述低電位電源線的源極；以及第四PMOS，所述第四PMOS包括連接到所述QB節(jié)點的柵極、連接到所述Q節(jié)點的漏極以及連接到所述高電位電源線的源極。所述緩沖器包括：上拉晶體管，所述上拉晶體管被配置為響應(yīng)于所述Q節(jié)點的電壓，將所述第二時鐘供應(yīng)給輸出節(jié)點，以便使輸出電壓上升；以及下拉晶體管，所述下拉晶體管被配置為響應(yīng)于所述QB節(jié)點的電壓，使所述輸出節(jié)點放電，以便使所述輸出電壓下降。所述上拉晶體管包括第二TG。所述第二時鐘發(fā)生在所述第一時鐘之后。所述第二TG包括：第五PMOS，所述第五PMOS包括連接到所述QB節(jié)點的柵極、連接到所述輸出節(jié)點的漏極以及輸入有所述第二時鐘的源極；以及第五NMOS，所述第五NMOS包括連接到所述Q節(jié)點的柵極、連接到所述輸出節(jié)點的源極以及輸入有所述第二時鐘的漏極。所述下拉晶體管包括第六NMOS，所述第六NMOS包括連接到所述QB節(jié)點的柵極、連接到所述輸出節(jié)點的漏極以及連接到所述低電位電源線的源極。在所述第一時鐘在高電位電壓下充電并且所述進位信號在低電位電壓下被接收的情況下，所述Q節(jié)點的電壓被復(fù)位為低電位電壓，所述QB節(jié)點的電壓被復(fù)位為高電位電壓，并且繼而，所述第二TG截止。如上所述，根據(jù)本公開的實施方式的選通驅(qū)動電路具有嵌入在各個級中的自動復(fù)位電路，進而不需要附加的復(fù)位信號線。此外，選通驅(qū)動電路能夠利用第一時鐘控制緩沖器的關(guān)閉定時，使得輸出電壓Vout可以在沒有虛設(shè)級(或端部生成器)的情況下放電。如上所述，本公開的實施方式利用自動復(fù)位電路來消除對復(fù)位信號線的需要，該自動復(fù)位電路利用第一時鐘和從前一級接收的進位信號對Q節(jié)點和QB節(jié)點進行復(fù)位。此外，本公開的實施方式通過利用第一時鐘控制緩沖器關(guān)閉定時來消除對虛設(shè)級(或端部生成器)的需要。結(jié)果，本公開的實施方式使得GIP電路的簡單配置具體實現(xiàn)窄邊框的顯示裝置。盡管已經(jīng)參照本公開的多個示例性實施方式描述了實施方式，但是應(yīng)該理解的是，本領(lǐng)域技術(shù)人員能夠設(shè)計出將落入本公開的原理的范圍內(nèi)的許多其它修改和實施方式。更具體地，可以在本公開、附圖和所附的權(quán)利要求的范圍內(nèi)對主題組合布置的組成部分和/或布置進行各種變型和修改。除了對這些組成部分和/或布置的變型和修改之外，對于本領(lǐng)域技術(shù)人員而言，替代使用也將是顯而易見的。本申請要求于2015年11月25日提交的韓國專利申請No.10-2015-0165753的權(quán)益，該韓國專利申請的全部內(nèi)容出于所有目的通過引用被并入本文，如同在本文中全部闡述一樣。當(dāng)前第1頁1 2 3