技術(shù)編號：7509148
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細信息。本發(fā)明涉及一種相位同步電路，尤其是一種用于從多相時鐘信號中選擇一個信號并輸出一個與基準照信號相位同步的信號的相位同步電路。背景技術(shù) 大多數(shù)電子裝置使用電路來生成與基準信號同步的信號。例如，在計算機中，一個用來根據(jù)基準信號從發(fā)生器中選擇和輸出具有規(guī)定頻率的時鐘信號的電路，被用來生成提供給CPU或芯片組的時鐘信號。PLL(鎖相環(huán)路，Phase-Locked Loop)或DLL(延遲鎖定環(huán)路，Delay-Locked Loop)方法已經(jīng)被建議用作與基準信號進行相...
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該專利適合技術(shù)人員進行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識儲備，不適合論文引用。
該類技術(shù)注重原理思路，無完整電路圖，適合研究學(xué)習(xí)。