技術(shù)編號(hào)：7097081
提示：您尚未登錄，請(qǐng)點(diǎn) 登 陸 后下載，如果您還沒(méi)有賬戶請(qǐng)點(diǎn) 注 冊(cè) ，登陸完成后，請(qǐng)刷新本頁(yè)查看技術(shù)詳細(xì)信息。本發(fā)明的示例性實(shí)施例涉及一種制造半導(dǎo)體器件的方法，更具體而言，涉及一種能夠減小位線與儲(chǔ)存節(jié)點(diǎn)接觸插塞之間的電容的半導(dǎo)體器件及其制造方法。 背景技術(shù)近來(lái)，隨著存儲(chǔ)器件的集成度增加，在形成具有層疊結(jié)構(gòu)的位線之后形成用于儲(chǔ)存節(jié)點(diǎn)接觸插塞(SNC)的自對(duì)準(zhǔn)接觸(SAC)可能是相當(dāng)困難的。在30nm級(jí)或30nm級(jí)以下的存儲(chǔ)器件中，隨著工藝余量以此方式減小，可能無(wú)法確保儲(chǔ)存節(jié)點(diǎn)接觸孔的開(kāi)放面積進(jìn)而由此造成SAC故障。為了應(yīng)對(duì)這些特點(diǎn)，引入了鑲嵌(damascene)位...
注意：該技術(shù)已申請(qǐng)專利，請(qǐng)尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識(shí)儲(chǔ)備，不適合論文引用。