技術編號：7006273
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術詳細信息。本發(fā)明涉及半導體制造領域，尤其涉及一種不同多晶硅柵電極厚度的集成工藝。 背景技術隨著集成電路制造工藝的不斷進步，半導體器件的體積正變得越來越小，為了提高邏輯器件的運行速度及控制線寬的高寬比，防止柵電極圖形發(fā)生傾倒，多晶硅材料的厚度會不斷降低，圖1為多晶柵電極厚度與不同邏輯技術節(jié)點的關系，其縱軸表示多晶硅柵電極厚度，橫軸表示不同邏輯技術節(jié)點；如圖1所示，隨著邏輯技術節(jié)點的越來越小多晶硅柵電極厚度的厚度在不斷的降低。圖2為不同材料的阻擋能力與注入能量的關系，其...
注意：該技術已申請專利，請尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權人授權前，僅供技術研究參考不得用于商業(yè)用途。
該專利適合技術人員進行技術研發(fā)參考以及查看自身技術是否侵權，增加技術思路，做技術知識儲備，不適合論文引用。