技術(shù)編號(hào)：6947423
提示：您尚未登錄，請(qǐng)點(diǎn) 登 陸 后下載，如果您還沒(méi)有賬戶請(qǐng)點(diǎn) 注 冊(cè) ，登陸完成后，請(qǐng)刷新本頁(yè)查看技術(shù)詳細(xì)信息。本發(fā)明涉及半導(dǎo)體設(shè)計(jì)及制造，特別涉及一種在絕緣襯底上形成有高Ge 應(yīng)變層的半導(dǎo)體結(jié)構(gòu)及其形成方法。背景技術(shù)近年來(lái)開發(fā)出SOI (絕緣體上硅)的絕緣襯底來(lái)代替體硅襯底的集成電路，通過(guò)使 用SOI襯底，可以減小晶體管的漏極與襯底之間的寄生電容，從而可以提供半導(dǎo)體集成電 路的性能。然而隨著半導(dǎo)體器件特征尺寸的不斷縮小使得單個(gè)晶體管的尺寸逐漸達(dá)到物理 和技術(shù)的雙重極限，因此以Si作為溝道材料的CMOS器件的遷移率變得越來(lái)越低，已經(jīng)無(wú)法 滿足器件性能不斷提升的要求。...
注意：該技術(shù)已申請(qǐng)專利，請(qǐng)尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識(shí)儲(chǔ)備，不適合論文引用。