技術(shù)編號(hào):6466824
提示:您尚未登錄,請(qǐng)點(diǎn) 登 陸 后下載,如果您還沒(méi)有賬戶(hù)請(qǐng)點(diǎn) 注 冊(cè) ,登陸完成后,請(qǐng)刷新本頁(yè)查看技術(shù)詳細(xì)信息。本發(fā)明涉及一種FPGA (現(xiàn)場(chǎng)可編程門(mén)陣列)與DSP (數(shù)字信號(hào)處理器)之間通信時(shí)因時(shí) 鐘不同步而需要的數(shù)據(jù)緩存方法,具體地說(shuō)涉及一種基于FPGA的異步雙FIFO (先入先出存 儲(chǔ)器)的數(shù)據(jù)緩存的實(shí)現(xiàn)方法。技術(shù)背景在現(xiàn)代集成電路設(shè)計(jì)中,由于設(shè)計(jì)規(guī)模的不斷擴(kuò)大, 一個(gè)系統(tǒng)往往含有多個(gè)時(shí)鐘芯片, 因此不同時(shí)鐘域芯片間的數(shù)據(jù)傳遞便成為集成電路芯片設(shè)計(jì)中的一個(gè)重點(diǎn)問(wèn)題, 一般需要通 過(guò)采用滿(mǎn)足要求的異步FIFO緩存數(shù)據(jù)來(lái)解決此問(wèn)題,實(shí)現(xiàn)快速高效實(shí)時(shí)的數(shù)據(jù)傳輸,滿(mǎn)足...
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