技術編號：6331907
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術詳細信息。本發(fā)明屬于半導體集成電路自動化設計領域，主要涉及后端版圖設計和驗證，尤其是版圖(Layout)與原理圖(Schematic) —致性檢查(LVS-Layout Versus Schematic)。背景技術版圖設計和驗證是集成電路設計流程中重要的一環(huán)，高效準確的驗證能夠有效的提高集成電路設計的效率，極大降低設計失敗的風險。然而隨著工藝不斷的向著納米級進展，在超大規(guī)模乃至甚大規(guī)模集成電路設計中，版圖規(guī)模急劇膨脹，傳統(tǒng)的版圖驗證方法在計算速度和內存使用方面都遠遠...
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