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一種大規(guī)模集成電路測(cè)試數(shù)據(jù)與測(cè)試功耗協(xié)同優(yōu)化的方法技術(shù)資料下載

技術(shù)編號(hào):6130250

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本發(fā)明涉及的是大規(guī)模集成電路的。技術(shù)背景隨著集成電路技術(shù)的飛速發(fā)展,集成電路的集成度越來(lái)越高,功能也越來(lái)越復(fù)雜,尤其是隨著片上系統(tǒng)soc的出現(xiàn),集成電路測(cè)試面臨越來(lái)越多的挑戰(zhàn)。這些困難一方面體現(xiàn)在隨著集成電路復(fù)雜度的提高,集成電路測(cè)試所需的數(shù)據(jù)量越來(lái)越大。例如龍芯2號(hào)芯片中,完成一個(gè)完整的測(cè)試大概需 要2G位的測(cè)試數(shù)據(jù),如果芯片中集成多個(gè)數(shù)字芯核,那么測(cè)試數(shù)據(jù)將更為 龐大。由測(cè)試數(shù)據(jù)量劇增所帶來(lái)的存儲(chǔ)空間問(wèn)題、多測(cè)試通道需求等無(wú)疑 會(huì)增加集成電路的測(cè)試成本...
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