技術(shù)編號：2726453
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明是有關(guān)制造集成電路的領(lǐng)域，尤其有關(guān)一種于形成及圖案化用于制造微結(jié)構(gòu)特征部位(feature)的堆棧材料層時用來估計疊對準(zhǔn) 石角度(overlay accuracy)及圖案方文置誤差(Pattern Placement Error; 簡 稱PPE)的方法及結(jié)構(gòu)。背景技術(shù)諸如集成電路等的微結(jié)構(gòu)之制造需要在諸如硅襯底、絕緣層上覆 硅(Silicon On Insulator;簡稱SOI)襯底、或其它適當(dāng)?shù)妮d體材料等 的適當(dāng)襯底之材料層中形成有精確控制的尺寸...
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